KR100212420B1 - 테스트회로를 내장한 캐쉬 스태틱램 - Google Patents

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Abstract

본 발명은 각 스태틱램셀의 읽기/쓰기동작을 내부에 내장된 테스트회로를 이용하여 테스트의 용이성을 높이고 테스트 시간을 단축시킬 수 있는 테스트회로를 내장한 캐쉬 스태틱램에 관한 것으로, 본 발명의 테스트회로를 내장한 캐쉬 스태틱램은 4웨이 64세트 방식의 셀 어레이 구조를 갖는 스태틱램셀 어레이와, 캐쉬 콘트롤러로부터 인가되는 tRway 신호와 메모리관리장치로부터 인가되는 어드레스를 입력하여 4웨이 64세트 스태틱램셀 어레이의 하나의 비트라인을 갱신하여 주는 쓰기 회로부와, 스태틱램셀 어레이의 비트라인을 로직 하이상태로 충전시켜 주는 프리차지부와, 스태틱램셀 어레의 64로우중 하나의 로우를 선택하는 워드라인 디코더와, 워드라인 디코더에 의해 선택된 로우의 램셀로부터 비트라인을 통해 읽혀진 미약한 신호를 증폭하는 감지증폭부와, 쓰기회로부로부터 인가되는 어드레스와 감지 증폭의 출력을 비교하여 4비트의 Taghit#_0를 출력하는 비교부와, 감지 증폭부를 통해 증폭된 스태틱램셀 어레이로부터 읽혀진 데이터와 캐쉬 제어기로 부터의 4비트의 tRway를 입력하여 Dphi1b신호와 Phi2신호에 따라 스태틱램셀의 정상여부를 판정하기 위한 상기 노드(AA)의 값을 산출하는 스태틱램테스트회로를 포함한다.

Description

테스트회로를 내장한 캐쉬 스태틱램
제1도는 본 발명에 따른 테스트회로를 구비한 캐쉬 스태틱램의 일실시 회로도.
제2도는 상기 제1도의 캐쉬 스태틱램에 내장된 스태틱램 테스트 회로의 일실시 회로도.
제3도는 상기 제2도의 스태틱램 테스트회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 쓰기 회로부 20 : 비교부
30 : 감지 증폭부 40 : 프리차ㅇ지부
50 : 스태틱램 셀 어레이 60 : 워드라인 디코더
70 : 스태틱램 테스트 회로
본 발명은 64 램셀이 4웨이 세트로 연결된(4way64set associative) 캐쉬(cache) 스태틱램(Static Random Access Memory, 이하 SRAM이라 한다.)에 관한 것으로, 특히 각 SRAM 셀의 읽기/쓰기동작을 내부에 내장된 테스트회로를 이용하여 테스트함으로써 테스트의 용이성을 높이고 테스트 시간을 단축시킬 수 있는 테스트회로를 내장한 캐쉬 SRAM에 관한 것이다.
마이크로 프로세서와 같은 고성능 칩에는 칩의 성능을 향상시키기 위해서 통상적으로 작은 크기의 SRAM이 사용된다. 또한, 종래에는 이 SRAM을 테스트하기 위한 회로가 SRAM과는 별도로 외부에 장착되어 SRAM을 테스트하였기 때문에 테스트가 어려울 뿐만 아니라 테스트하는데 걸리는 시간과 비용이 커지는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 4 웨이64 셋 SRAM의 회로 내부에 자체적으로 각 SRAM 셀을 쓰기 및 읽기할 수 있는 테스트회로를 내장시킴으로써 테스트의 용이성을 높이고, 고속으로 테스트를 수행할 수 있는 테스트 회로가 내장된 캐쉬 SRAM을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 내부에 테스트회로를 내장한 캐쉬 SRAM에 있어서, 다수의 메모리 블록을 구비하는 SRAM 셀 어레이; 캐쉬 콘트롤러로부터 인각되는 쓰기 웨이 선택신호 및 메모리 관리 장치로부터 인가되는 어드레스를 입력받아 상기 메모리 블록의 하나의 비트라인을 선택하기 위한 쓰기 회로부; 상기 선택된 비트라인을 로직 하이 상태로 충전하기 위한 프리차아지 수단; 상기 메모리 블록에서 하나의 메모리 셀을 선택하기 위한 워드라인 디코딩 수단; 상기 워드라인 디코딩 수단에 의해 선택된 셀로부터 상기 비트라인을 통해 읽혀지는 신호를 감지하여 증폭하기 위한 감지 증폭 수단; 상기 쓰기 회로부로부터 인가되는 어드레스와 상기 감지 증폭 수단으로부터의 출력을 비교하여 태그 비트 신호를 출력하기 위한 비교 수단; 및 상기 감지 증폭 수단을 통해 상기 선택된 셀로부터 읽혀진 데이터 및 상기 캐쉬 콘트롤러로부터 인가되는 읽기 웨이 선택 신호를 입력받아 제1제어 신호 및 제2제어 신호에 응답하여 상기 선택된 셀의 정상 동작 여부를 판단하기 위한 테스트 회로부를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제1도는 본 발명에 따른 테스트 회로를 구비한 4웨이(way)64세트(set) SRAM의 읽기 및 쓰기 회로의 일실시 블록도이다.
도면에 도시된 바와 같이, 4웨이64세트 SRAM의 읽기/쓰기 회로는 쓰기 회로부(10), 비교부(20), 감지 증폭부(30), 프리차아지(precharge)부(40), SRAM 셀 어레이(50), 워드라인 디코더(60) 및 SRAM 테스트 회로(70)로 이루어진다.
쓰기 회로부(10)는 캐쉬 콘트롤러(도면상에는 미도시)로부터 인가되는 쓰기 웨이 선택신호인 tWway 신호와 메모리관리장치(memory management unit , 도면상에 미도시)로부터 인가되는 어드레스(address)를 입력받아 4웨이64세트 SRAM 셀 어레이(50)의 하나의 비트라인을 선택하는 역할을 한다.
비교부(20)는 쓰기 회로부(10)로부터 인가되는 어드레스와 감지 증폭부(30)의 출력을 비교하여 4비트의 Taghit3_0을 출력하는 역할을 한다.
감지 증폭부(30)는 워드라인 디코더(60)에 의해 선택된 셀로부터 비트라인을 통해 읽혀진 미약한 신호를 증폭하여, 증폭된 신호를 비교부(20) 및 SRAM 테스트 회로(70)로 출력하는 역할을 한다.
프리차아지부(40)는 SRAM 셀 어레이(50)의 비트라인을 로직 하이(high)상태로 충전시켜주는 역할을 한다.
SRAM 셀 어레이(50)는 4웨이64세트 방식의 어레이 구조를 갖는다.
워드라인 디코더(60)는 SRAM 셀 어레이(50)의 64개 로우(low) 중 하나의 로우를 선택하는 역할을 한다.
마지막으로, SRAM 테스트 회로(70)는 감지 증폭부(30)를 통해 SRAM 셀 어레이(50)로부터 읽혀진 데이터와 캐쉬 콘트롤러로부터 인가되는 읽기 웨이 선택신호인 tRway 신호를 입력받아 Dphi1b 신호 및 Phi2 신호에 응답하여 SRAM 셀의 정상 여부를 판정하기 위한 노드(제2도의 AA)의 값을 계산하여 출력하는 역할을 하는 것이다.
제2도는 상기 제1도의 캐쉬 SRAM에 내장된 테스트회로의 일실시 회로도이다.
제2도를 참조하면, 제1상(PHASE 1)에서 Dphi1b 신호를 입력받아 노드(AA)를 프리차아지시켜 주기 위한 프리차아지부(210)와, 캐쉬 콘트롤러로부터 인가되는 읽기 웨이 선택 신호(tRway0 - tRway3)와 감지 증폭부(30)로부터 읽혀진 데이터(Cbit0 - Cbit3)를 입력받아 노드(AA)의 값을 이벨루에이션(evaluation)하기 위한 이벨루에이션부(220)와, 이벨루에이션부(220)의 출력을 반전시켜 주기 위한 반전부(230)와, 제2상(PHASE 2)에서 반전부(230)로부터의 출력을 출력 단자(TEST_OUT)로 직렬 출력하기 위한 출력부(240)로 이루어진다.
프리차아지부(210)는 전원전압단 및 노드(AA) 사이에 연결되며, 게이트로 Dphi1b신호를 인가받는 P 형 모스 트랜지스터(P1)를 구비하며, 상기 P 형 모스 트랜지스터(P1)는 작은 크기를 갖는 풀업용 트랜지스터이다.
이벨루에이션부(220)는 캐쉬 콘트롤러로부터의 읽기 웨이 선택 신호(tRway0)와 감지 증폭부(30)로부터 읽혀진 데이터(Cbit0)를 입력받아 상기 노드(AA) 값을 이벨루에이션하기 위한 제1이벨루에이션부와, 캐쉬 콘트롤러로부터의 읽기 웨이 선택 신호(tRway1)와 감지 증폭부(30)로부터 읽혀진 데이터(Cbit1)를 입력받아 상기 노드(AA) 값을 이벨루에이션하기 위한 제2이벨루에이션부와, 캐쉬 콘트롤러로부터의 읽기 웨이 선택신호(tRway2)와 감지증폭부(30)로부터 읽혀진 데이터(Cbit2)를 입력받아 상기 노드(AA) 값을 이벨루에이션하기 위한 제3이벨루에이션부와, 캐쉬 콘트롤러로부터의 읽기 웨이 선택신호(tRway3)와 감지 증폭부(30)로부터 읽혀진 제4데이터(Cbit3)를 입력받아 상기 노드(AA) 값을 이벨루에이션하기 위한 제4이벨루에이션부로 이루어진다.
좀더 구체적으로, 제1이벨루에이션부는 캐쉬 콘트롤러로부터의 읽기 웨이 선택신호(tRway1)와 감지 증폭부(30)로부터 읽혀진 데이터(Cbit0)가 각각의 게이트에 차례로 인가되는 직렬연결된 제1및 제2N형 모스 트랜지스터(N1, N2)로 이루어진다.
그리고, 제2이벨루에이션부는 캐쉬 콘트롤러로부터의 읽기 웨이 선택신호(tRway3)와 감지 증폭부(30)로부터 읽혀진 데이터(Cbit1)가 각각의 게이트에 차례로 인가되는 직렬연결된 제3및 제4N형 모스 트랜지스터(N3, N4)로 이루어진다.
제3이벨루에이션부는 캐쉬 콘트롤러로부터의 읽기 웨이 선택신호(tRway2)와 감지증폭부(30)로부터 읽혀진 데이터(Cbit2)가 각각의 게이트에 차례로 인가되는 직렬연결된 제5및 제6N형 모스 트랜지스터(N5, N6)로 이루어진다.
마지막으로, 제4이벨루에이션부는 캐쉬 콘트롤러로부터의 읽기 웨이 선택신호(tRway3)와 감지 증폭부(30)로부터 읽혀진 데이터(Cbit3)가 각각의 게이트에 차례로 인가되는 직렬연결된 제7 및 제8N형 모스 트랜지스터(N7, N8)로 이루어진다.
반전부(230)는 각각의 게이트로 이벨루에이션부(220)로부터의 출력이 인가되는 P형 모스 트랜지스터(P2) 및 N형 모스 트랜지스터(N9)로 구성된 CMOS 트랜지스터와, 상기 이벨루에이션부(220)의 출력을 래치하기 위한 2개의 인버터(I1, I2)로 이루어진다.
출력부(240)는 Phi2 신호를 반전하기 위한 인버터(I3)와, Phi2 신호 및 인버터(I3)를 통해 반전된 Phi2 신호에 응답하여 반전부(230)의 출력을 전달하기 위한 전송 게이트(TG)와. 반전부(230)의 출력을 출력단자(TEST_OUT)로 보내기 위해 전송 게이트(TG)를 통과한 반전부(230)의 출력을 반전시키기 위한 인버터(I4)와, 전송 게이트(TG)로부터의 출력을 래치하기 위한 인버터(I5, I6)로 이루어진다.
상기와 같은 구성을 갖는 SRAM의 쓰기 동작에 대하여 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
워드라인 디코더(60)는 4웨이64세트 SRAM 셀 어레이(50)의 64 로우 중 하나의 로우를 선택하고, 쓰기 회로부(10)는 캐쉬 콘트롤러로부터 인가되는 쓰기 웨이 선택신호 tWway와 메모리 관리 장치로부터 인가되는 어드레스를 입력받아 4웨이64세트 SRAM 셀 어레이(50)의 임의의 한 비트라인으로 자신의 출력을 인가한다. 이때, 쓰기 웨이 선택 신호 tWway0 - tWway3 중 하나만이 인에이블되기 때문에 하나의칼럼에 해당하는 비트라인만이 갱신된다.
프리차아지부(40)가 비트라인을 로직 하이로 충전하고, 워드라인 디코더(60)가 64개의 로우 중 하나를 선택하여, 선택된 로우로부터 4웨이64세트의 SRAM 셀 어레이(50) 중 해당된 램 셀의 값이 비트라인을 통해 읽혀져 나온다.
이때, 감지 증폭부(30)는 비트라인을 통해 읽혀진 미약한 신호를 중폭해서 비교부(20)와 SRAM 테스트 회로(70)로 출력한다.
비교부(20)는 쓰기 회로부(10)로부터 인가되는 어드레스와 감지 증폭부(30)의 출력을 비교하여 4비트의 Taghit3_0 신호를 출력한다.
제2도 및 제3도를 참조하여 SRAM 테스트 회로(70)의 동작을 아래와 상세히 설명한다.
제3(a)도에 도시된 바와 같이, 제1상(PHASE 1)에서 Dphi1b 신호가 로직 로우(low) 상태로 되고, 프리차아지부(210)의 P형 모스 트랜지스터(P1)의 게이트로 로우의 Dphi1b 신호가 인가되어 P형 모스 트랜지스터(P1)가 턴온(turn on)된다.
따라서, 노드(AA)가 로직 하이 상태로 충전되고, 노드(AA)의 값은 이벨루에이션부(220)에 의해 결정된다.
읽기 동작의 수행 결과, 램 셀로부터 읽혀진 데이터 Cbit0 - Cbit3(제3(e)도)이 감지 증폭부(30)를 통해 감지증폭되어 N형 모스 트랜지스터(2N, N4, N6, N8)의 각 게이트에 인가되고, 캐쉬 콘트롤러로부터 인가되는 읽기 웨이 선택 신호(tRway0 - tRway3)(제3(d)도)가 N형 모스 트랜지스터(N1, N3, N7)의 각 게이트에 인가된다.
이때, 캐쉬 콘트롤러로부터 인가되는 4비트의 tRway0 - tRway3 중 하나의 비트만이 하이레벨로 인에이블된다. 따라서, tRway0이 하이 레벨로 인에이블되고 나머지 tRway1 - tRway3이 로우 레벨인 경우에는 이벨루에이션부(220)의 출력(노드AA)은 데이터(Cbit 0)에 의해 결정된다. 따라서, 데이터(Cbit 0)의 로직 상태는 이벨루에이션부(220)의 출력으로서 표현되며, 상기와 동일하게 데이터(Cbit 0 - Cbit 3)의 각 로직 상태는 이벨루에이션부(220)의 출력에 의해 결정되어진다.
이와 같이 제1상(PHASE 1)에서 각 웨이에 대한 4비트 SRAM 셀의 값을 이벨루에이션한 후 그 값을 제2상(PHASE 2)에서 출력단자(TEST_OUT)를 통해 직렬로 출력한다. 노드(AA)를 통해 각 웨이에 대한 4비트의 램셀값이 순차적으로 반전부(230)에 인가되어 반전되어 출력부(240)로 출력된다.
따라서, 제3(c)도에 도시된 바와 같이 제2상(PHASE 2)에서 Phi2가 하이상태로 되어 전송 게이트(TG)를 구동시켜 반전부(230)의 출력이 인버터(I4)에 인가되고, 인버터(I4)는 반번부(230)의 출력을 반전시켜 본래의 4비트 램셀값을 출력단자(TEST_OUT)를 통해 직렬로 순차 출력하게 된다.
그러므로, 마이크로 프로세서는 테스트 출력단자(TEST_OUT)로부터 출력되는 램셀의 값을 버퍼에 저장하였다가 초기에 램셀에 쓰여진 값과 비교해서 같으면 SARM이 정상동작, 같지 않으면 SRAM이 오동작 또는 공정결함이 발생한 것으로 판정한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, SRAM 셀의 값을 일일이 외부단자로 읽어내어 테스트하는 것이 아니라 SRAM 내부에 테스트 회로를 구비하여, 쓰기 동작의 초기값과 SRAM 셀의 읽기 동작으로부터의 값을 서로 비교하여 SRAM 셀의 정상동작 여부를 판정함으로써 마이크로 프로세서의 내부에 장착되는 캐쉬 램 테스트 시 테스트의 용이성을 높이고, 전체 칩의 테스트 시 소모되는 테스트 비용 및 시간을 줄이며 더 나아가 회로를 간단하게 구성할 수 있는 효과가 있다.

Claims (8)

  1. 내부에 테스트회로를 내장한 캐쉬 SRAM에 있어서 다수의 메모리 블록을 구비하는 SRAM 셀 어레이; 캐쉬 콘트롤러로부터 인가되는 쓰기 웨이 선택신호 및 메모리 관리 장치로부터 인가되는 어드레스를 입력받아 상기 메모리 블록의 하나의 비트라인을 선택하기 위한 쓰기 회로부; 상기 선택된 비트라인을 로직 하이 상태로 충전하기 위한 프리차아지 수단; 상기 워드라인 디코딩 수단에 의해 선택된 셀로부터 상기 비트라인을 통해 읽혀지는 신호를 감지하여 증폭하기 위한 감지 증폭 수단; 상기 쓰기 회로부로부터 인가되는 어드레스와 상기 감지 증폭 수단으로부터의 출력을 비교하여 태그 비트 신호를 출력하기 위한 비교 수단; 및 상기 감지 증폭 수단을 통해 상기 선택된 셀로부터 읽혀진 데이터 및 상기 캐쉬 콘트롤러로부터 인가되는 읽기 웨이 선택 신호를 입력받아 제1제어 신호 및 제2제어 신호에 응답하여 상기 선택된 셀의 정상동작 여부를 판단하기 위한 테스트 회로부를 포함하여 이루어지는 테스트회로를 내장한 캐쉬 SRAM.
  2. 제1항에 있어서, 상기 테스트 회로부는, 상기 제1제어 신호에 응답하여 노드를 프리차아지하기 위한 프리차아지 회로부; 상기 캐쉬 콘트롤러로부터 인가되는 상기 읽기 웨이 선택 신호 및 상기 감지 증폭 수단으로부터 읽혀진 상기 데이터 신호를 입력받아 상기 노드 값을 이벨루에이션하기 위한 이벨루에이션 수단; 상기 이벨루에이션 수단으로부터의 출력을 반전하기 위한 반전 수단; 및 상기 반전 수단으로부터의 출력을 출력 포트로 직렬 출력하기 위한 출력 수단을 포함하여 이루어지는 테스트회로를 내장한 캐쉬 SRAM.
  3. 제2항에 있어서, 상기 프리차아지 회로부는, 상기 제1제어 신호를 게이트로 입력받는 풀업용 P형 모스 트랜지스터를 구비하는 것을 특징으로 하는 테스트회로를 내장한 캐쉬 SRAM.
  4. 제2항에 있어서, 상기 반전 수단은, 상기 이벨루에이션 수단으로부터의 출력을 각각의 게이트로 입력받는 P형 모스 트랜지스터 및 N형 모스 트랜지스터로 이루어진 CMOS 트랜지스터; 상기 이벨루에이션 수단의 출력을 래치하기 위한 제1및 제2인버터를 포함하여 이루어지는 테스트회로를 내장한 캐쉬 SRAM.
  5. 제2항에 있어서, 상기 출력 수단은, 상기 제2제어 신호를 반전하기 위한 제1인버터; 상기 제2제어 신호 및 상기 제1인버터로부터 출력되는 반전된 상기 제2제어 신호에 응답하여 상기 반전 수단의 출력을 전달하기 위한 전송 게이트; 상기 반전 수단의 출력을 상기 출력 포트로 전달하기 위해 상기 전송 게이트로부터 출력되는 신호를 반전하기 위한 제2인버터; 상기 반전 수단의 출력을 래치하기 위한 제3및 제4인버터를 포함하여 이루어지는 테스트회로를 내장한 캐쉬 SRAM.
  6. 제2항에 있어서, 상기 이벨루에이션 수단은, 상기 노드에 병렬로 연결되는 다수의 전류 전달 수단을 포함하여 이루어지며, 상기 각 전류 전달 수단은, 상기 읽기 웨이 선택 신호 및 상기 선택된 셀로부터의 상기 데이터 신호에 응답하여 상기 노드의 프리차아지된 전압 레벨을 접지 전압 레벨로 낮추어주는 것을 특징으로 하는 테스트회로를 내장한 캐쉬 SRAM.
  7. 제6항에 있어서, 상기 전류 전달 수단은, 상기 읽기 웨이 선택 신호에 응답하여 턴온되며, 상기 노드에 연결되는 제1스위칭 트랜지스터; 및 상기 선택된 셀로부터의 상기 데이터 신호에 응답하여 턴온되며, 상기 제1스위칭 트랜지스터에 직렬로 연결되는 제2스위칭 트랜지스터를 포함하여 이루어지는 테스트회로를 내장한 캐쉬 SRAM.
  8. 제6항에 있어서, 상기 전류 전달 수단의 개수는 상기 SRAM의 비트 수와 동일한 것을 특징으로 하는 테스트회로를 내장한 캐쉬 SRAM.
KR1019950031716A 1995-09-25 1995-09-25 테스트회로를 내장한 캐쉬 스태틱램 KR100212420B1 (ko)

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