JP2597767B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、例
えばＤＲＡＭ（Dynamic Random Access Memory）のメモ
リセルに関する。
えばＤＲＡＭ（Dynamic Random Access Memory）のメモ
リセルに関する。
【０００２】
【従来の技術】図１０は従来のスタックト・キャパシタ
構造のＤＲＡＭのメモリセルを示す等価回路である。こ
のメモリセルは選択トランジスタＱ１と、データ蓄積用
のキャパシタＣｓとによって構成されている。前記選択
トランジスタＱ１のゲートはワード線ＷＬに接続され、
選択トランジスタＱ１の電流通路の一端はビット線ＢＬ
に接続され、他端はキャパシタＣｓに接続されている。
構造のＤＲＡＭのメモリセルを示す等価回路である。こ
のメモリセルは選択トランジスタＱ１と、データ蓄積用
のキャパシタＣｓとによって構成されている。前記選択
トランジスタＱ１のゲートはワード線ＷＬに接続され、
選択トランジスタＱ１の電流通路の一端はビット線ＢＬ
に接続され、他端はキャパシタＣｓに接続されている。
【０００３】図１１、図１２は上記メモリセルの構造を
示すものであり、図１０と同一部分には、同一符号を付
す。
示すものであり、図１０と同一部分には、同一符号を付
す。
【０００４】図１１、図１２において、キャパシタＣｓ
を構成する一対のポリシリコン層３１、３２は選択トラ
ンジスタＱ１の拡散層ｎ＋の上方に設けられている。す
なわち、ポリシリコン層３１は選択トランジスタＱ１の
拡散層ｎ＋にバリッドコンタクトされ、このポリシリコ
ン層３１の上方に絶縁膜を介在して設けられたプレート
電極としてのポリシリコン層３２は一定電位にバイアス
される。これら一対のポリシリコン層３１、３２は蓄積
容量を大きくするため、選択トランジスタＱ１のゲート
としてのワード線ＷＬの上方まで延出して形成されてい
る。
を構成する一対のポリシリコン層３１、３２は選択トラ
ンジスタＱ１の拡散層ｎ＋の上方に設けられている。す
なわち、ポリシリコン層３１は選択トランジスタＱ１の
拡散層ｎ＋にバリッドコンタクトされ、このポリシリコ
ン層３１の上方に絶縁膜を介在して設けられたプレート
電極としてのポリシリコン層３２は一定電位にバイアス
される。これら一対のポリシリコン層３１、３２は蓄積
容量を大きくするため、選択トランジスタＱ１のゲート
としてのワード線ＷＬの上方まで延出して形成されてい
る。
【０００５】
【発明が解決しようとする課題】 ところで、ＤＲＡＭに
おいては、メモリセルの微細化に伴って、ビット線に接
続されるメモリセルの数が増加し、ビット線の容量が増
加する傾向にある。さらに、加工技術の微細化に伴っ
て、単位セルの占有面積が縮小されている。このため、
記憶容量ＣＳを確保するために、キャパシタの絶縁膜を
さらに薄くする等の技術が必要となっている。しかし、
キャパシタの信頼性を確保する等の理由により、絶縁膜
を薄膜化するには限界がある。このため、ビット線の容
量ＣＢとセルの記憶容量Ｃｓの比、所謂ＣＢ／Ｃｓレシ
オを確保することが困難となりつつある。
おいては、メモリセルの微細化に伴って、ビット線に接
続されるメモリセルの数が増加し、ビット線の容量が増
加する傾向にある。さらに、加工技術の微細化に伴っ
て、単位セルの占有面積が縮小されている。このため、
記憶容量ＣＳを確保するために、キャパシタの絶縁膜を
さらに薄くする等の技術が必要となっている。しかし、
キャパシタの信頼性を確保する等の理由により、絶縁膜
を薄膜化するには限界がある。このため、ビット線の容
量ＣＢとセルの記憶容量Ｃｓの比、所謂ＣＢ／Ｃｓレシ
オを確保することが困難となりつつある。
【０００６】また、将来における超微細化プロセス世代
のＬＳＩでは、電源電圧が５Ｖ以下となる考えられてい
る。ＤＲＡＭの電源電圧が低電圧化された場合、キャパ
シタに蓄積される電荷量が減少するため、データの読出
し時にビット線に転送される電荷量も減少することとな
る。したがって、センスアンプによってデータを確実に
増幅することが困難となることが予想される。
のＬＳＩでは、電源電圧が５Ｖ以下となる考えられてい
る。ＤＲＡＭの電源電圧が低電圧化された場合、キャパ
シタに蓄積される電荷量が減少するため、データの読出
し時にビット線に転送される電荷量も減少することとな
る。したがって、センスアンプによってデータを確実に
増幅することが困難となることが予想される。
【０００７】ここで、ビット線の容量ＣB とセルの記憶
容量Ｃs の関係についてさらに説明する。
容量Ｃs の関係についてさらに説明する。
【０００８】図１３は、従来の周辺回路を含めたＤＲＡ
Ｍを示すものであり、図１４は図１３の動作を説明する
ものである。ビット線の電位ＶＢＬは読出し前のビット
線の初期設定レベルである。
Ｍを示すものであり、図１４は図１３の動作を説明する
ものである。ビット線の電位ＶＢＬは読出し前のビット
線の初期設定レベルである。
【０００９】先ず、読出し動作について説明する。
【００１０】(1) アクティブサイクル開始前、ビット
線ＢＬ０〜３はイコライズ信号ＥＱＬがハイレベルとな
っているため、ＶBLレベルにプリチャージされている。
線ＢＬ０〜３はイコライズ信号ＥＱＬがハイレベルとな
っているため、ＶBLレベルにプリチャージされている。
【００１１】(2) 図示せぬローデコーダにより１本の
ワード線ＷＬ０が選択され、ワード線ＷＬ０は図示せぬ
ブートストラップ回路により、Ｖcc（＝ 5Ｖ）以上の7.
5 Ｖまで昇圧される。
ワード線ＷＬ０が選択され、ワード線ＷＬ０は図示せぬ
ブートストラップ回路により、Ｖcc（＝ 5Ｖ）以上の7.
5 Ｖまで昇圧される。
【００１２】(3) 選択されたワード線に対応して、ダ
ミーワード線ＤＷＬ０、／ＤＷＬ０（／は反転信号を意
味する）が選ばれ、ダミーワード線ＤＷＬ０はＶBLレベ
ルからＶccベルとされ、／ＤＷＬ０はＶBLレベルからＶ
ssレベルとされる。
ミーワード線ＤＷＬ０、／ＤＷＬ０（／は反転信号を意
味する）が選ばれ、ダミーワード線ＤＷＬ０はＶBLレベ
ルからＶccベルとされ、／ＤＷＬ０はＶBLレベルからＶ
ssレベルとされる。
【００１３】(4) ビット線ＢＬ０に接続された選択セ
ルに記憶されたデータ“１”と、ビット線ＢＬ２に接続
された選択セルに記憶されたデータ“０”が、それぞれ
ビット線ＢＬ０、ＢＬ２に現れる。メモリセルにおける
“１”の記憶レベルをＶ1 、“０”の記憶レベルをＶ00
とすると、データ“１”読出し後のビット線のレベルｖ
1 は、 ｖ1 ＝（Ｖ1 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ）…（１） となり、データ“０”読出し後のビット線のレベルｖ0
は、 ｖ0 ＝（Ｖ0 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ）…（２） となる。Ｖ1 ＝5 Ｖ、Ｖ0 ＝0 Ｖ、ＶBL＝2.5 Ｖ、ＣB
／ＣS ＝15とすると、 ｖ1 ＝ 2.656Ｖ ｖ0 ＝ 2.344Ｖとなる。ビット線ＢＬ１、ビット線ＢＬ
３のリファレンスレベルはＶBL＝2.5 Ｖであるから、セ
ンスアンプによって増幅される電位差Δｖは、データ
“１”の読出し時、 Δｖ1 ＝ 0.156Ｖデータ“０”の読出し時、 Δｖ0 ＝ 0.156Ｖと同じ値となる。
ルに記憶されたデータ“１”と、ビット線ＢＬ２に接続
された選択セルに記憶されたデータ“０”が、それぞれ
ビット線ＢＬ０、ＢＬ２に現れる。メモリセルにおける
“１”の記憶レベルをＶ1 、“０”の記憶レベルをＶ00
とすると、データ“１”読出し後のビット線のレベルｖ
1 は、 ｖ1 ＝（Ｖ1 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ）…（１） となり、データ“０”読出し後のビット線のレベルｖ0
は、 ｖ0 ＝（Ｖ0 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ）…（２） となる。Ｖ1 ＝5 Ｖ、Ｖ0 ＝0 Ｖ、ＶBL＝2.5 Ｖ、ＣB
／ＣS ＝15とすると、 ｖ1 ＝ 2.656Ｖ ｖ0 ＝ 2.344Ｖとなる。ビット線ＢＬ１、ビット線ＢＬ
３のリファレンスレベルはＶBL＝2.5 Ｖであるから、セ
ンスアンプによって増幅される電位差Δｖは、データ
“１”の読出し時、 Δｖ1 ＝ 0.156Ｖデータ“０”の読出し時、 Δｖ0 ＝ 0.156Ｖと同じ値となる。
【００１４】(5) センスアンプが活性化され、ビット
線ＢＬ０、ＢＬ３がＶccレベルに増幅され、ビット線Ｂ
Ｌ１、ＢＬ２がＶssレベルに増幅される。
線ＢＬ０、ＢＬ３がＶccレベルに増幅され、ビット線Ｂ
Ｌ１、ＢＬ２がＶssレベルに増幅される。
【００１５】(6) 図示せぬカラムデコーダからカラム
選択線ＣＳＬに供給される選択信号によって選択された
一対のビット線ＢＬ０とＢＬ１、またはＢＬ２とＢＬ３
のレベルがそれぞれ出力線ＤＱ、／ＤＱに転送される。
選択線ＣＳＬに供給される選択信号によって選択された
一対のビット線ＢＬ０とＢＬ１、またはＢＬ２とＢＬ３
のレベルがそれぞれ出力線ＤＱ、／ＤＱに転送される。
【００１６】次に、書込み動作について説明する。この
書込み動作において、上記読出し動作で説明した(1) か
ら(3) までの動作は同一である。この後、(4) におい
て、出力線ＤＱ、／ＤＱに供給された書込みレベルが、
カラム選択線ＣＳＬで選択されたカラムスイッチトラン
ジスタを通してセンスアンプに転送される。センスアン
プによって一対のビット線のレベルはＶccとＶssレベル
となり、選択されたメモリセルにこのレベルが書込まれ
る。
書込み動作において、上記読出し動作で説明した(1) か
ら(3) までの動作は同一である。この後、(4) におい
て、出力線ＤＱ、／ＤＱに供給された書込みレベルが、
カラム選択線ＣＳＬで選択されたカラムスイッチトラン
ジスタを通してセンスアンプに転送される。センスアン
プによって一対のビット線のレベルはＶccとＶssレベル
となり、選択されたメモリセルにこのレベルが書込まれ
る。
【００１７】ここで、上記（１）式、（２）式をそれぞ
れ変形すると、 ｖ1 ＝ＶBL＋（Ｖ1 −ＶBL）／（１＋ＣB ／Ｃs ）…（３） ｖ0 ＝ＶBL＋（Ｖ0 −ＶBL）／（１＋ＣB ／Ｃs ）…（４） となる。
れ変形すると、 ｖ1 ＝ＶBL＋（Ｖ1 −ＶBL）／（１＋ＣB ／Ｃs ）…（３） ｖ0 ＝ＶBL＋（Ｖ0 −ＶBL）／（１＋ＣB ／Ｃs ）…（４） となる。
【００１８】（３）式（４）式から明らかなように、大
容量化、超微細化が進み、ビット線の容量ＣB が大きく
なり、キャパシタの容量Ｃs が小さくなると、ｖ1 、ｖ
0 は共にＶBLに近付く。
容量化、超微細化が進み、ビット線の容量ＣB が大きく
なり、キャパシタの容量Ｃs が小さくなると、ｖ1 、ｖ
0 は共にＶBLに近付く。
【００１９】センスアンプの増幅基準電圧はＶBLである
から、センスアンプで増幅される電位差Δｖ1 、Δｖ0
は共に小さくなっていく。したがって、センスアンプに
よってデータを確実に増幅することが困難となるもので
ある。
から、センスアンプで増幅される電位差Δｖ1 、Δｖ0
は共に小さくなっていく。したがって、センスアンプに
よってデータを確実に増幅することが困難となるもので
ある。
【００２０】この発明の目的は、大容量化、超微細化お
よび低電圧化が進んだ場合においても、ビット線の容量
ＣＢとセルの記憶容量Ｃｓの比を十分確保することが可
能な半導体記憶装置を提供することである。
よび低電圧化が進んだ場合においても、ビット線の容量
ＣＢとセルの記憶容量Ｃｓの比を十分確保することが可
能な半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、ゲートがワード線に接続され、電流通路
の一端がビット線に接続された選択トランジスタと、こ
の選択トランジスタの電流通路の他端に接続された記憶
ノードおよびこの記憶ノードと絶縁されたプレート電極
を有し、このプレート電極の前記記憶ノードと対応する
部分には記憶ノードに記憶された情報に応じて反転層が
形成されるキャパシタと、前記プレート電極に接続さ
れ、プレート電極にパルス信号を供給するパルス発生手
段とを具備し、前記キャパシタは、前記記憶ノードがゲ
ート電極として作用し、前記プレート電極のうち記憶ノ
ードと対応する部分がチャネル領域として作用する薄膜
トランジスタ構造とされている。
解決するため、ゲートがワード線に接続され、電流通路
の一端がビット線に接続された選択トランジスタと、こ
の選択トランジスタの電流通路の他端に接続された記憶
ノードおよびこの記憶ノードと絶縁されたプレート電極
を有し、このプレート電極の前記記憶ノードと対応する
部分には記憶ノードに記憶された情報に応じて反転層が
形成されるキャパシタと、前記プレート電極に接続さ
れ、プレート電極にパルス信号を供給するパルス発生手
段とを具備し、前記キャパシタは、前記記憶ノードがゲ
ート電極として作用し、前記プレート電極のうち記憶ノ
ードと対応する部分がチャネル領域として作用する薄膜
トランジスタ構造とされている。
【００２２】
【００２３】さらに、前記プレート電極の記憶ノードと
対応する部分は、不純物濃度が他の部分より低くされて
いる。
対応する部分は、不純物濃度が他の部分より低くされて
いる。
【００２４】また、前記記憶ノードおよびプレート電極
は、ポリシリコンによって構成されている。
は、ポリシリコンによって構成されている。
【００２５】さらに、前記記憶ノードおよびプレート電
極は、アモルファスシリコンによって構成されている。
極は、アモルファスシリコンによって構成されている。
【００２６】また、前記記憶ノードおよびプレート電極
は、単結晶シリコンによって構成されている。
は、単結晶シリコンによって構成されている。
【００２７】さらに、前記パルス発生手段は、パルス信
号を発生する発振回路と、この発振回路によって発生さ
れたパルス信号を所定の電位に昇圧する昇圧回路と、記
憶情報の読出し時に、選択トランジスタの選択以前に前
記昇圧回路から出力される所定の電位を前記プレート電
極に供給し、選択トランジスタの選択が解除される以前
に前記プレート電極に対する前記電位の供給を停止する
供給回路とを有している。
号を発生する発振回路と、この発振回路によって発生さ
れたパルス信号を所定の電位に昇圧する昇圧回路と、記
憶情報の読出し時に、選択トランジスタの選択以前に前
記昇圧回路から出力される所定の電位を前記プレート電
極に供給し、選択トランジスタの選択が解除される以前
に前記プレート電極に対する前記電位の供給を停止する
供給回路とを有している。
【００２８】また、この発明は、ゲートがワード線に接
続され、電流通路の一端がビット線に接続された選択ト
ランジスタと、この選択トランジスタの電流通路の他端
に接続された記憶ノードおよびこの記憶ノードに絶縁さ
れたプレート電極を有し、前記記憶ノードがゲート電極
として作用し、前記プレート電極のうち記憶ノードと対
応する部分は他の部分より不純物濃度が低くされチャネ
ル領域として作用する薄膜トランジスタ構造のキャパシ
タと、情報の読出し時に前記プレート電極を高電位とす
る電位供給手段と有している。
続され、電流通路の一端がビット線に接続された選択ト
ランジスタと、この選択トランジスタの電流通路の他端
に接続された記憶ノードおよびこの記憶ノードに絶縁さ
れたプレート電極を有し、前記記憶ノードがゲート電極
として作用し、前記プレート電極のうち記憶ノードと対
応する部分は他の部分より不純物濃度が低くされチャネ
ル領域として作用する薄膜トランジスタ構造のキャパシ
タと、情報の読出し時に前記プレート電極を高電位とす
る電位供給手段と有している。
【００２９】さらに、この発明は、半導体基板内に所定
間隔隔てて設けられたソース、ドレイン領域を構成する
拡散層、および前記半導体基板上に半導体基板と絶縁し
て設けられたワード線としてのゲート電極を有するＭＯ
Ｓ型の選択トランジスタと、前記選択トランジスタの一
方の拡散層上に形成され、記憶ノードを構成する第１の
半導体層と、この第１の半導体層上に絶縁して設けら
れ、前記第１の半導体層より面積が大きく、第１の半導
体層と対応する部分は他の部分より不純物濃度が低いチ
ャネル領域とされ、その他の部分は高不純物濃度のプレ
ート電極とされ、記憶情報の読出し時に高レベルとされ
る第２の半導体層とを有している。
間隔隔てて設けられたソース、ドレイン領域を構成する
拡散層、および前記半導体基板上に半導体基板と絶縁し
て設けられたワード線としてのゲート電極を有するＭＯ
Ｓ型の選択トランジスタと、前記選択トランジスタの一
方の拡散層上に形成され、記憶ノードを構成する第１の
半導体層と、この第１の半導体層上に絶縁して設けら
れ、前記第１の半導体層より面積が大きく、第１の半導
体層と対応する部分は他の部分より不純物濃度が低いチ
ャネル領域とされ、その他の部分は高不純物濃度のプレ
ート電極とされ、記憶情報の読出し時に高レベルとされ
る第２の半導体層とを有している。
【００３０】また、前記第１、第２の半導体層はポリシ
リコンによって構成されている。
リコンによって構成されている。
【００３１】さらに、前記第２の半導体層はアモルファ
スシリコンによって構成されている。
スシリコンによって構成されている。
【００３２】また、前記第１、第２の半導体層は単結晶
シリコンによって構成されている。
シリコンによって構成されている。
【００３３】さらに、この発明は、ゲートがワード線に
接続され、電流通路の一端がビット線に接続された選択
トランジスタと、この選択トランジスタの電流通路の他
端に接続された記憶ノードおよびこの記憶ノードと絶縁
されたプレート電極を有し、前記記憶ノードをゲート電
極とし、前記プレート電極の記憶ノードと対応する部分
を前記記憶ノードに記憶された情報に応じて反転層が形
成されるチャネル領域とする薄膜トランジスタ構造のキ
ャパシタと、前記記憶ノードに記憶された情報を読出す
ためのパルス信号を発生するパルス発生手段と、前記ワ
ード線を選択する選択信号を生成する選択信号生成手段
と、前記選択信号生成手段から出力される選択信号に応
じて、前記パルス発生手段から出力されるパルス信号を
プレート電極に供給する供給手段とを有している。
接続され、電流通路の一端がビット線に接続された選択
トランジスタと、この選択トランジスタの電流通路の他
端に接続された記憶ノードおよびこの記憶ノードと絶縁
されたプレート電極を有し、前記記憶ノードをゲート電
極とし、前記プレート電極の記憶ノードと対応する部分
を前記記憶ノードに記憶された情報に応じて反転層が形
成されるチャネル領域とする薄膜トランジスタ構造のキ
ャパシタと、前記記憶ノードに記憶された情報を読出す
ためのパルス信号を発生するパルス発生手段と、前記ワ
ード線を選択する選択信号を生成する選択信号生成手段
と、前記選択信号生成手段から出力される選択信号に応
じて、前記パルス発生手段から出力されるパルス信号を
プレート電極に供給する供給手段とを有している。
【００３４】また、前記供給手段は、アンド回路によっ
て構成されている。
て構成されている。
【００３５】
【作用】この発明において、薄膜トランジスタ構造のキ
ャパシタの記憶ノードにデータ“０”が記憶されている
場合、プレート電極に形成されたチャネル領域に反転層
が形成されていないため、チャネル領域の抵抗値は高く
なっている。また、記憶ノードにデータ“１”が記憶さ
れている場合、チャネル領域に反転層が形成されている
ため、チャネル領域の抵抗値が低くなっている。この状
態において、データの読出し時に、パルス発生手段から
出力されるパルス信号によってプレート電極の電位を昇
圧すると、データ“１”が記憶されているセルのチャネ
ル領域の電位はデータ“０”が記憶されているセルのチ
ャネル領域に比べて短時間に高レベルとなる。したがっ
て、このチャネル領域と容量結合された記憶ノードの電
位も高レベルとなる。データ“１”が記憶されているセ
ルの選択トランジスタが選択されると、上記のように昇
圧された分だけ増幅された転送電荷がビット線へ転送さ
れる。このため、ビット線への転送電荷が増加し、ビッ
ト線の電位変化も増大する。したがって、センスアンプ
による増幅が容易となる。
ャパシタの記憶ノードにデータ“０”が記憶されている
場合、プレート電極に形成されたチャネル領域に反転層
が形成されていないため、チャネル領域の抵抗値は高く
なっている。また、記憶ノードにデータ“１”が記憶さ
れている場合、チャネル領域に反転層が形成されている
ため、チャネル領域の抵抗値が低くなっている。この状
態において、データの読出し時に、パルス発生手段から
出力されるパルス信号によってプレート電極の電位を昇
圧すると、データ“１”が記憶されているセルのチャネ
ル領域の電位はデータ“０”が記憶されているセルのチ
ャネル領域に比べて短時間に高レベルとなる。したがっ
て、このチャネル領域と容量結合された記憶ノードの電
位も高レベルとなる。データ“１”が記憶されているセ
ルの選択トランジスタが選択されると、上記のように昇
圧された分だけ増幅された転送電荷がビット線へ転送さ
れる。このため、ビット線への転送電荷が増加し、ビッ
ト線の電位変化も増大する。したがって、センスアンプ
による増幅が容易となる。
【００３６】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。尚、図１０と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
照して説明する。尚、図１０と同一部分には同一符号を
付し、異なる部分についてのみ説明する。
【００３７】図１は、この発明の等価回路を示すもので
あり、１つのメモリセルＭＣを示すものである。
あり、１つのメモリセルＭＣを示すものである。
【００３８】例えばｎチャネルの選択トランジスタＱ１
のゲートはワード線ＷＬに接続され、この選択トランジ
スタＱ１のソースはビット線ＢＬに接続されている。こ
の選択トランジスタＱ１のドレインは、記憶情報に応じ
て状態が変化するキャパシタ（以下、スイッチトキャパ
シタＳＣと称す）を介してプレート電極ＰＬに接続され
ている。前記スイッチトキャパシタＳＣは、選択トラン
ジスタＱ１のドレインに接続された記憶ノードＳＮと、
この記憶ノードＳＮに図示せぬ絶縁膜を介在して設けら
れ、プレート電極ＰＬに接続されたチャネル領域ＣＨと
によって構成されている。前記記憶ノードＳＮは例えば
ポリシリコン膜によって構成され、チャネル領域ＣＨは
例えばポリシリコン膜によってプレート電極ＰＬと一体
に形成されている。このチャネル領域ＣＨはプレート電
極ＰＬより低不純物濃度とされている。
のゲートはワード線ＷＬに接続され、この選択トランジ
スタＱ１のソースはビット線ＢＬに接続されている。こ
の選択トランジスタＱ１のドレインは、記憶情報に応じ
て状態が変化するキャパシタ（以下、スイッチトキャパ
シタＳＣと称す）を介してプレート電極ＰＬに接続され
ている。前記スイッチトキャパシタＳＣは、選択トラン
ジスタＱ１のドレインに接続された記憶ノードＳＮと、
この記憶ノードＳＮに図示せぬ絶縁膜を介在して設けら
れ、プレート電極ＰＬに接続されたチャネル領域ＣＨと
によって構成されている。前記記憶ノードＳＮは例えば
ポリシリコン膜によって構成され、チャネル領域ＣＨは
例えばポリシリコン膜によってプレート電極ＰＬと一体
に形成されている。このチャネル領域ＣＨはプレート電
極ＰＬより低不純物濃度とされている。
【００３９】前記プレート電極ＰＬにはパルス発生回路
１１が接続されている。このパルス発生回路１１は、デ
ータの読出し時にプレート電極ＰＬを昇圧するパルス信
号を出力するものである。
１１が接続されている。このパルス発生回路１１は、デ
ータの読出し時にプレート電極ＰＬを昇圧するパルス信
号を出力するものである。
【００４０】図２、図３はそれぞれ上記メモリセルＭＣ
の構造を示すものである。
の構造を示すものである。
【００４１】前記スイッチトキャパシタＳＣは、選択ト
ランジスタＱ１の拡散層上に形成されている。即ち、ｐ
型の半導体基板１２内には、ｎチャネルのトランジスタ
Ｑ１のソースＳ・ドレインＤを構成する拡散層ｎ+ が設
けられている。前記半導体基板１２上には酸化膜１５が
設けられ、この酸化膜１５の上にはワード線ＷＬとして
のゲートが設けられている。このトランジスタＱ１のド
レインＤ上には、記憶ノードＳＮを構成するポリシリコ
ン膜１３が設けられている。このポリシリコン膜１３の
上部には絶縁膜１６が設けられ、この絶縁膜１６上には
例えばポリシリコン薄膜１４が設けられている。このポ
リシリコン薄膜１４の面積はポリシリコン膜１３より大
きくされている。このポリシリコン薄膜１４の前記ポリ
シリコン膜１２と対応する(overlap) 部分は低不純物濃
度（ｎ- ）とされてチャネル領域ＣＨを構成し、その他
の部分は低抵抗の高不純物領域とされ、前記プレート電
極ＰＬを構成している。このポリシリコン薄膜１４の上
には絶縁膜１７が設けられ、この絶縁膜１７の上には、
ビット線ＢＬが設けられる。このビット線ＢＬは前記ソ
ースＳに接続されている。
ランジスタＱ１の拡散層上に形成されている。即ち、ｐ
型の半導体基板１２内には、ｎチャネルのトランジスタ
Ｑ１のソースＳ・ドレインＤを構成する拡散層ｎ+ が設
けられている。前記半導体基板１２上には酸化膜１５が
設けられ、この酸化膜１５の上にはワード線ＷＬとして
のゲートが設けられている。このトランジスタＱ１のド
レインＤ上には、記憶ノードＳＮを構成するポリシリコ
ン膜１３が設けられている。このポリシリコン膜１３の
上部には絶縁膜１６が設けられ、この絶縁膜１６上には
例えばポリシリコン薄膜１４が設けられている。このポ
リシリコン薄膜１４の面積はポリシリコン膜１３より大
きくされている。このポリシリコン薄膜１４の前記ポリ
シリコン膜１２と対応する(overlap) 部分は低不純物濃
度（ｎ- ）とされてチャネル領域ＣＨを構成し、その他
の部分は低抵抗の高不純物領域とされ、前記プレート電
極ＰＬを構成している。このポリシリコン薄膜１４の上
には絶縁膜１７が設けられ、この絶縁膜１７の上には、
ビット線ＢＬが設けられる。このビット線ＢＬは前記ソ
ースＳに接続されている。
【００４２】上記スイッチトキャパシタＳＣは、記憶ノ
ードＳＮをゲート、プレート電極ＰＬをドレインと考え
た場合、ソースを有していないためトランジスタ構造に
なってはいないが、ここではこの構造を、薄膜トランジ
スタ（ThinFilm Transistor：ＴＦＴ）と称す。
ードＳＮをゲート、プレート電極ＰＬをドレインと考え
た場合、ソースを有していないためトランジスタ構造に
なってはいないが、ここではこの構造を、薄膜トランジ
スタ（ThinFilm Transistor：ＴＦＴ）と称す。
【００４３】上記構成において、図４を参照して、動作
原理について説明する。スイッチトキャパシタＣＳは、
記憶ノードＳＮにデータ“０”を記憶している場合、チ
ャネル領域ＣＨに反転層が形成されておらず、データ
“１”を記憶している場合、チャネル領域ＣＨに反転層
が形成されている。したがって、データ“１”を記憶し
ている場合は、チャネル領域ＣＨがプレート電極ＰＬと
同電位になる。
原理について説明する。スイッチトキャパシタＣＳは、
記憶ノードＳＮにデータ“０”を記憶している場合、チ
ャネル領域ＣＨに反転層が形成されておらず、データ
“１”を記憶している場合、チャネル領域ＣＨに反転層
が形成されている。したがって、データ“１”を記憶し
ている場合は、チャネル領域ＣＨがプレート電極ＰＬと
同電位になる。
【００４４】メモリセルに記憶されているデータを読出
す場合、ワード線ＷＬが選択される以前に、パルス発生
回路１１からプレートパルスφｐが出力され、プレート
電極ＰＬの電位が０Ｖからこれより高いＶ2 、例えば 1
/2Ｖccとされる。この時、記憶ノードＳＮにデータ
“０”が記憶されている場合、チャネル領域ＣＨに反転
層が形成されない。このため、チャネル領域ＣＨは高抵
抗状態であり、プレート電極ＰＬが昇圧された場合にお
いてもチャネル領域ＣＨは０Ｖのままである。したがっ
て、チャネル領域ＣＨと容量結合された記憶ノードＳＮ
の電位も０Ｖのままである。
す場合、ワード線ＷＬが選択される以前に、パルス発生
回路１１からプレートパルスφｐが出力され、プレート
電極ＰＬの電位が０Ｖからこれより高いＶ2 、例えば 1
/2Ｖccとされる。この時、記憶ノードＳＮにデータ
“０”が記憶されている場合、チャネル領域ＣＨに反転
層が形成されない。このため、チャネル領域ＣＨは高抵
抗状態であり、プレート電極ＰＬが昇圧された場合にお
いてもチャネル領域ＣＨは０Ｖのままである。したがっ
て、チャネル領域ＣＨと容量結合された記憶ノードＳＮ
の電位も０Ｖのままである。
【００４５】また、記憶ノードＳＮにデータ“１”が記
憶されている場合、チャネル領域ＣＨに反転層が形成さ
れているため、プレート電極ＰＬの電位が昇圧されると
チャネル領域ＣＨの電位も高電位となる。したがって、
チャネル領域ＣＨと容量結合された記憶ノードＳＮの電
位も高電位に昇圧される。
憶されている場合、チャネル領域ＣＨに反転層が形成さ
れているため、プレート電極ＰＬの電位が昇圧されると
チャネル領域ＣＨの電位も高電位となる。したがって、
チャネル領域ＣＨと容量結合された記憶ノードＳＮの電
位も高電位に昇圧される。
【００４６】次に、ワード線ＷＬが選択されると、記憶
ノードＳＮの電荷がビット線ＢＬに転送され、ビット線
ＢＬに記憶データが読出される。この読出されたビット
線ＢＬの電位は、図示せぬセンスアンプによって増幅さ
れるとともに、記憶ノードＳＮにビット線を介してデー
タ“１”が再書込みされる。
ノードＳＮの電荷がビット線ＢＬに転送され、ビット線
ＢＬに記憶データが読出される。この読出されたビット
線ＢＬの電位は、図示せぬセンスアンプによって増幅さ
れるとともに、記憶ノードＳＮにビット線を介してデー
タ“１”が再書込みされる。
【００４７】次に、ワード線ＷＬの選択が終了する前
に、プレート電極ＰＬの電位が０Ｖに復帰される。記憶
ノードＳＮにデータ“１”が記憶されている場合、チャ
ネル領域ＣＨに反転層が形成されているため、チャネル
領域ＣＨは低抵抗となっており、チャネル領域ＣＨの電
位も０Ｖに戻る。記憶ノードＳＮにデータ“０”が記憶
されている場合、反転層が形成されていないため、チャ
ネル領域ＣＨは高抵抗となっており、プレート電極ＰＬ
に正電位のパルスが印加されても０Ｖのままである。
に、プレート電極ＰＬの電位が０Ｖに復帰される。記憶
ノードＳＮにデータ“１”が記憶されている場合、チャ
ネル領域ＣＨに反転層が形成されているため、チャネル
領域ＣＨは低抵抗となっており、チャネル領域ＣＨの電
位も０Ｖに戻る。記憶ノードＳＮにデータ“０”が記憶
されている場合、反転層が形成されていないため、チャ
ネル領域ＣＨは高抵抗となっており、プレート電極ＰＬ
に正電位のパルスが印加されても０Ｖのままである。
【００４８】データ“１”が記憶された記憶セルのキャ
パシタには、プレート電極ＰＬが０Ｖに戻るときに、ビ
ット線から電荷が補充されるため、記憶セルの“１”レ
ベルはビット線の電位と同電位に保持される。 ここ
で、ビット線ＢＬに転送される電荷の量を従来例と同様
に求めると、“１”読出し後のビット線のレベルｖ1
は、 ｖ1 ＝（Ｖ1 ＋Ｖ2 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ） ＝（Ｖ1 ＋Ｖ2 −ＶBL）／（１＋ＣB ／ＣS ）＋ＶBL …（５） となり“０”読出し後のビット線のレベルｖ0 は、 ｖ0 ＝（Ｖ0 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ） ＝（Ｖ0 −ＶBL）／（１＋ＣB ／Ｃs ）＋ＶBL…（６） となる。
パシタには、プレート電極ＰＬが０Ｖに戻るときに、ビ
ット線から電荷が補充されるため、記憶セルの“１”レ
ベルはビット線の電位と同電位に保持される。 ここ
で、ビット線ＢＬに転送される電荷の量を従来例と同様
に求めると、“１”読出し後のビット線のレベルｖ1
は、 ｖ1 ＝（Ｖ1 ＋Ｖ2 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ） ＝（Ｖ1 ＋Ｖ2 −ＶBL）／（１＋ＣB ／ＣS ）＋ＶBL …（５） となり“０”読出し後のビット線のレベルｖ0 は、 ｖ0 ＝（Ｖ0 ＋ＣB ／Ｃs ・ＶBL）／（１＋ＣB ／Ｃs ） ＝（Ｖ0 −ＶBL）／（１＋ＣB ／Ｃs ）＋ＶBL…（６） となる。
【００４９】この（５）式、（６）式を従来の（３）
式、（４）式と比べると、ｖ1 のレベルがＶ2 ／（１＋
ＣB ／Ｃs ）だけ高くなっていることが分かる。つま
り、この分だけ読出し時にビット線の読出し量が増加
し、動作マージンを向上することができる。
式、（４）式と比べると、ｖ1 のレベルがＶ2 ／（１＋
ＣB ／Ｃs ）だけ高くなっていることが分かる。つま
り、この分だけ読出し時にビット線の読出し量が増加
し、動作マージンを向上することができる。
【００５０】図５は、前記パルス発生回路１１の一例を
示すものであり、図６ａ，図６ｂは各部の信号を示すも
のである。このパルス発生回路１１は、記憶情報の読出
し時に、選択トランジスタの選択以前に前記プレート電
極を昇圧し、選択トランジスタの選択が解除される以前
に前記プレート電極を降圧する。
示すものであり、図６ａ，図６ｂは各部の信号を示すも
のである。このパルス発生回路１１は、記憶情報の読出
し時に、選択トランジスタの選択以前に前記プレート電
極を昇圧し、選択トランジスタの選択が解除される以前
に前記プレート電極を降圧する。
【００５１】すなわち、このパルス発生回路１１は、Ｒ
ＡＳ(Row Address Strobe)の立ち下がりに応じて所定時
間パルス信号φｔｐを発生するタイミングパルス発生回
路２１、発振回路２２から出力される９０°位相が相違
したパルス信号φ1 、φ2 に応じて、電源電圧Ｖccを所
定の電圧Ｖｐに昇圧する昇圧回路２３、前記タイミング
パルス発生回路２１から出力されるパルス信号φｔｐに
応じて、前記昇圧回路２３から出力される電圧Ｖｐをプ
レートパルスφｐとして出力する出力回路２４とによっ
て構成されている。
ＡＳ(Row Address Strobe)の立ち下がりに応じて所定時
間パルス信号φｔｐを発生するタイミングパルス発生回
路２１、発振回路２２から出力される９０°位相が相違
したパルス信号φ1 、φ2 に応じて、電源電圧Ｖccを所
定の電圧Ｖｐに昇圧する昇圧回路２３、前記タイミング
パルス発生回路２１から出力されるパルス信号φｔｐに
応じて、前記昇圧回路２３から出力される電圧Ｖｐをプ
レートパルスφｐとして出力する出力回路２４とによっ
て構成されている。
【００５２】前記タイミングパルス発生回路２１は、主
として遅延回路２１ａおよびナンド回路２１ｂ等によっ
て構成され、ＲＡＳの立ち下がりに対応して、パルス信
号φｔｐを発生する。すなわち、ＲＡＳがハイレベルの
場合、タイミングパルス発生回路２１の出力はローレベ
ルとなっている。また、ＲＡＳがローレベルとなると、
タイミングパルス発生回路２１は、ハイレベルのタイミ
ングパルス信号φｔｐを出力する。このパルス信号φｔ
ｐは遅延回路２１ａに設定された遅延時間に対応するパ
ルス幅を有している。
として遅延回路２１ａおよびナンド回路２１ｂ等によっ
て構成され、ＲＡＳの立ち下がりに対応して、パルス信
号φｔｐを発生する。すなわち、ＲＡＳがハイレベルの
場合、タイミングパルス発生回路２１の出力はローレベ
ルとなっている。また、ＲＡＳがローレベルとなると、
タイミングパルス発生回路２１は、ハイレベルのタイミ
ングパルス信号φｔｐを出力する。このパルス信号φｔ
ｐは遅延回路２１ａに設定された遅延時間に対応するパ
ルス幅を有している。
【００５３】前記発振回路２２は位相が９０°相違した
パルス信号φ1 、φ2 を発生しており、これらパルス信
号φ1 、φ2 は昇圧回路２３を構成するキャパシタに供
給されている。
パルス信号φ1 、φ2 を発生しており、これらパルス信
号φ1 、φ2 は昇圧回路２３を構成するキャパシタに供
給されている。
【００５４】昇圧回路２３は、複数のキャパシタ２３ａ
とダイオード接続された複数のトランジスタ２３ｂ、お
よびリミッタ２３ｃによって構成され、パルス信号φ1
、φ2 に応じて、キャパシタ２３ａと複数のトランジ
スタ２３ｂを用いて電源電圧Ｖccを昇圧し、リミッタ２
３ｃによって所定の電圧Ｖｐを生成している。
とダイオード接続された複数のトランジスタ２３ｂ、お
よびリミッタ２３ｃによって構成され、パルス信号φ1
、φ2 に応じて、キャパシタ２３ａと複数のトランジ
スタ２３ｂを用いて電源電圧Ｖccを昇圧し、リミッタ２
３ｃによって所定の電圧Ｖｐを生成している。
【００５５】出力回路２４はタイミングパルス発生回路
２１から出力されるパルス信号φｔｐに応じて、前記昇
圧回路２３から出力される電圧Ｖｐをプレートパルスφ
ｐとして出力する。すなわち、ＲＡＳがハイレベルの場
合は、パルス信号φｔｐがローレベルであるため、出力
回路２４では昇圧回路２３の出力が選択されず、プレー
トパルスφｐはローレベルとなっている。また、ＲＡＳ
がローレベルとなると、パルス信号φｔｐがハイレベル
となり、出力回路２４によって昇圧回路２３の出力が選
択され、電位Ｖｐがプレートパルスφｐとして出力され
る。このプレートパルスφｐのパルス幅はタイミングパ
ルス発生回路２１に設定された遅延時間に対応してい
る。
２１から出力されるパルス信号φｔｐに応じて、前記昇
圧回路２３から出力される電圧Ｖｐをプレートパルスφ
ｐとして出力する。すなわち、ＲＡＳがハイレベルの場
合は、パルス信号φｔｐがローレベルであるため、出力
回路２４では昇圧回路２３の出力が選択されず、プレー
トパルスφｐはローレベルとなっている。また、ＲＡＳ
がローレベルとなると、パルス信号φｔｐがハイレベル
となり、出力回路２４によって昇圧回路２３の出力が選
択され、電位Ｖｐがプレートパルスφｐとして出力され
る。このプレートパルスφｐのパルス幅はタイミングパ
ルス発生回路２１に設定された遅延時間に対応してい
る。
【００５６】上記実施例によれば、選択トランジスタＱ
１にＴＦＴ構造のスイッチトキャパシタＳＣを接続し、
このスイッチトキャパシタＳＣのチャネル領域ＣＨに記
憶データに応じて反転層を形成している。さらに、デー
タの読出し時に、このスイッチトキャパシタＳＣのプレ
ート電極ＰＬを昇圧している。したがって、データ
“１”が記憶されている記憶ノードＳＮはプレート電極
ＰＬの電位に応じて昇圧され、選択トランジスタＱ１が
選択された場合、この昇圧された電位分だけ増幅された
転送電荷がビット線ＢＬに転送されるため、センスアン
プによる増幅が容易となるものである。
１にＴＦＴ構造のスイッチトキャパシタＳＣを接続し、
このスイッチトキャパシタＳＣのチャネル領域ＣＨに記
憶データに応じて反転層を形成している。さらに、デー
タの読出し時に、このスイッチトキャパシタＳＣのプレ
ート電極ＰＬを昇圧している。したがって、データ
“１”が記憶されている記憶ノードＳＮはプレート電極
ＰＬの電位に応じて昇圧され、選択トランジスタＱ１が
選択された場合、この昇圧された電位分だけ増幅された
転送電荷がビット線ＢＬに転送されるため、センスアン
プによる増幅が容易となるものである。
【００５７】しかも、データの読出し時にプレート電極
ＰＬを昇圧してビット線ＢＬへの転送電荷を増幅してい
るため、セルの記憶容量Ｃs を実質的に大きくすること
ができる。したがって、ＤＲＡＭが大容量化、超微細化
された場合、および電源電圧が５Ｖ以下に、低電圧化さ
れた場合においても、ビット線容量ＣB とセルの記憶容
量Ｃs の比ＣB ／Ｃs を十分確保することができるもの
である。
ＰＬを昇圧してビット線ＢＬへの転送電荷を増幅してい
るため、セルの記憶容量Ｃs を実質的に大きくすること
ができる。したがって、ＤＲＡＭが大容量化、超微細化
された場合、および電源電圧が５Ｖ以下に、低電圧化さ
れた場合においても、ビット線容量ＣB とセルの記憶容
量Ｃs の比ＣB ／Ｃs を十分確保することができるもの
である。
【００５８】また、パルス発生回路１１は、データの読
出し時に短時間だけプレート電極を昇圧し、従来のよう
に常時昇圧していない。このため、ゲート酸化膜の劣化
を防止でき、信頼性を向上することができるものであ
る。
出し時に短時間だけプレート電極を昇圧し、従来のよう
に常時昇圧していない。このため、ゲート酸化膜の劣化
を防止でき、信頼性を向上することができるものであ
る。
【００５９】次に、この発明の第２の実施例について、
図７、図８を参照して説明する。尚、図２、図３と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
図７、図８を参照して説明する。尚、図２、図３と同一
部分には同一符号を付し、異なる部分についてのみ説明
する。
【００６０】上記実施例におけるメモリセルは、ビット
線が最上部に設けられるタイプとしたが、この実施例
は、ビット線が他の配線内に埋め込まれたビット線埋め
込み型のメモリセルを示している。
線が最上部に設けられるタイプとしたが、この実施例
は、ビット線が他の配線内に埋め込まれたビット線埋め
込み型のメモリセルを示している。
【００６１】すなわち、図７、図８に示すごとく、選択
トランジスタＱ１の一方の拡散層上にはポリシリコン膜
１３によって構成された記憶ノードＳＮが設けられ、他
方の拡散層上にはビット線ＢＬが設けられている。記憶
ノードＳＮ、およびゲート上には絶縁膜１７が設けら
れ、この絶縁膜１７およびビット線ＢＬ上にポリシリコ
ン膜１４によって構成されたプレート電極ＰＬが設けら
れている。このプレート電極ＰＬのうち、記憶ノードＳ
Ｎに対応する部分は低不純物濃度（ｎ- ）とされ、チャ
ネル領域ＣＨが形成されている。
トランジスタＱ１の一方の拡散層上にはポリシリコン膜
１３によって構成された記憶ノードＳＮが設けられ、他
方の拡散層上にはビット線ＢＬが設けられている。記憶
ノードＳＮ、およびゲート上には絶縁膜１７が設けら
れ、この絶縁膜１７およびビット線ＢＬ上にポリシリコ
ン膜１４によって構成されたプレート電極ＰＬが設けら
れている。このプレート電極ＰＬのうち、記憶ノードＳ
Ｎに対応する部分は低不純物濃度（ｎ- ）とされ、チャ
ネル領域ＣＨが形成されている。
【００６２】この様な構成によっても上記実施例と同様
の効果を得ることができる。
の効果を得ることができる。
【００６３】尚、上記両実施例においては、スイッチト
キャパシタＳＣを薄膜技術によって形成したが、エピタ
キシャル成長法によって形成することも可能である。
キャパシタＳＣを薄膜技術によって形成したが、エピタ
キシャル成長法によって形成することも可能である。
【００６４】また、スイッチトキャパシタＳＣはポリシ
リコンによって形成したが、アモルファス・シリコンを
使用することも可能である。
リコンによって形成したが、アモルファス・シリコンを
使用することも可能である。
【００６５】さらに、スイッチトキャパシタＳＣは薄膜
によって形成したが、単結晶シリコンを使用すれば、薄
膜とする必要はない。
によって形成したが、単結晶シリコンを使用すれば、薄
膜とする必要はない。
【００６６】また、上記実施例では、スイッチトキャパ
シタＳＣをスタック構造によって形成したが、これに限
定されるものではなく、トレンチ構造あるいはこれらの
組合わせ構造によって形成することも可能である。
シタＳＣをスタック構造によって形成したが、これに限
定されるものではなく、トレンチ構造あるいはこれらの
組合わせ構造によって形成することも可能である。
【００６７】さらに、スイッチトキャパシタＳＣを通常
のＭＯＳキャパシタによって構成した場合においても、
ビット線の容量ＣB とセルの記憶容量Ｃs の比を十分確
保することが可能である。
のＭＯＳキャパシタによって構成した場合においても、
ビット線の容量ＣB とセルの記憶容量Ｃs の比を十分確
保することが可能である。
【００６８】図９は、この発明の第３の実施例を示すも
のであり、図１と同一部分には同一符号を付す。
のであり、図１と同一部分には同一符号を付す。
【００６９】メモリセルＭＣはマトリクス状に配設され
ている。ビット線ＢＬ１〜ＢＬｎの一端はセンスアンプ
９１を介してカラムデコーダ９２に接続されている。ま
た、ワード線ＷＬ１〜ＷＬｎの一端はローデコーダ９３
に接続されている。メモリセルＭＣはこれらカラムデコ
ーダ９２およびローデコーダ９３によって選択され、メ
モリセルＭＣから読出されたデータはセンスアンプ９２
に供給される。
ている。ビット線ＢＬ１〜ＢＬｎの一端はセンスアンプ
９１を介してカラムデコーダ９２に接続されている。ま
た、ワード線ＷＬ１〜ＷＬｎの一端はローデコーダ９３
に接続されている。メモリセルＭＣはこれらカラムデコ
ーダ９２およびローデコーダ９３によって選択され、メ
モリセルＭＣから読出されたデータはセンスアンプ９２
に供給される。
【００７０】前記ワード線ＷＬ１〜ＷＬｎの他端は、ア
ンド回路Ａ１〜Ａｎの一方入力端に接続されている。こ
れらアンド回路Ａ１〜Ａｎの一方入力端はパルス発生部
１１に接続されている。これらアンド回路Ａ１〜Ａｎの
出力端は、それぞれプレート電極ＰＬ１〜ＰＬｎに接続
されている。
ンド回路Ａ１〜Ａｎの一方入力端に接続されている。こ
れらアンド回路Ａ１〜Ａｎの一方入力端はパルス発生部
１１に接続されている。これらアンド回路Ａ１〜Ａｎの
出力端は、それぞれプレート電極ＰＬ１〜ＰＬｎに接続
されている。
【００７１】上記構成において、アンド回路Ａ１〜Ａｎ
は、ワード線によって選択された場合のみパルス発生部
１１から出力されるパルス信号をプレート電極に供給す
る。したがって、パルス発生部１１はワード線によって
選択されたロー方向のメモリセルのみ駆動すればよいた
め、パルス発生部１１の駆動能力を低減することができ
る。
は、ワード線によって選択された場合のみパルス発生部
１１から出力されるパルス信号をプレート電極に供給す
る。したがって、パルス発生部１１はワード線によって
選択されたロー方向のメモリセルのみ駆動すればよいた
め、パルス発生部１１の駆動能力を低減することができ
る。
【００７２】なお、この発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
ものではなく、発明の要旨を変えない範囲において、種
々変形実施可能なことは勿論である。
【００７３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、大容量化、超微細化および低電圧化が進んだ場合に
おいても、ビット線の容量ＣB とセルの記憶容量Ｃs の
比を十分確保することが可能な半導体記憶装置を提供で
きる。
ば、大容量化、超微細化および低電圧化が進んだ場合に
おいても、ビット線の容量ＣB とセルの記憶容量Ｃs の
比を十分確保することが可能な半導体記憶装置を提供で
きる。
【図１】この発明の一実施例を示す等価回路図。
【図２】図１のセル構造を示す平面図。
【図３】図２の３−３線に沿った断面図。
【図４】図１乃至図３の動作を説明するために示す図。
【図５】図１に示すパルス発生回路の一例を示す回路構
成図。
成図。
【図６】図５の動作を説明するために示す波形図。
【図７】この発明の第２の実施例を示すものであり、セ
ル構造を示す平面図。
ル構造を示す平面図。
【図８】図７の８−８線に沿った断面図。
【図９】この発明の第３の実施例を示す回路構成図。
【図１０】従来のＤＲＡＭのメモリセルを示す等価回
路。
路。
【図１１】図１０に示すメモリセルの構成を示す平面
図。
図。
【図１２】図１１の１２−１２線に沿った断面図。
【図１３】従来の周辺回路を含めたＤＲＡＭを示す回路
図。
図。
【図１４】図１３の動作を説明するために示す波形図で
ある。
ある。
ＢＬ…ビット線、ＷＬ…ワ−ド線、Ｑ１…選択トランジ
スタ、ＳＣ…スイッチングキャパシタ、ＳＮ…記憶ノ−
ド、ＣＨ…チャネル領域、ＰＬ…プレ−ト電極、１１…
パルス発生回路、１２、１３…ポリシリコン薄膜、Ａ１
〜Ａｎ…アンド回路。
スタ、ＳＣ…スイッチングキャパシタ、ＳＮ…記憶ノ−
ド、ＣＨ…チャネル領域、ＰＬ…プレ−ト電極、１１…
パルス発生回路、１２、１３…ポリシリコン薄膜、Ａ１
〜Ａｎ…アンド回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 Ｇ１１Ｃ 11/34 ３５２Ｄ
Claims (13)
- 【請求項１】 ゲートがワード線に接続され、電流通路
の一端がビット線に接続された選択トランジスタと、 この選択トランジスタの電流通路の他端に接続された記
憶ノードおよびこの記憶ノードと絶縁されたプレート電
極を有し、このプレート電極の前記記憶ノードと対応す
る部分には記憶ノードに記憶された情報に応じて反転層
が形成されるキャパシタと、 前記プレート電極に接続され、プレート電極にパルス信
号を供給するパルス発生手段とを具備し、 前記キャパシタは、前記記憶ノードがゲート電極として
作用し、前記プレート電極のうち記憶ノードと対応する
部分がチャネル領域として作用する薄膜トランジスタ構
造とされる ことを特徴とする半導体記憶装置。 - 【請求項２】 前記プレート電極の記憶ノードと対応す
る部分は、不純物濃度が他の部分より低くされているこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記記憶ノードおよびプレート電極は、
ポリシリコンによって構成されていることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】 前記記憶ノードおよびプレート電極は、
アモルファスシリコンによって構成されていることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項５】 前記記憶ノードおよびプレート電極は、
単結晶シリコンによって構成されていることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項６】 前記パルス発生手段は、パルス信号を発
生する発振回路と、この発振回路によって発生されたパ
ルス信号を所定の電位に昇圧する昇圧回路と、記憶情報
の読出し時に、選択トランジスタの選択以前に前記昇圧
回路から出力される所定の電位を前記プレート電極に供
給し、選択トランジスタの選択が解除される以前に前記
プレート電極に対する前記電位の供給を停止する供給回
路とを有することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項７】 ゲートがワード線に接続され、電流通路
の一端がビット線に接続された選択トランジスタと、 この選択トランジスタの電流通路の他端に接続された記
憶ノードおよびこの記憶ノードに絶縁されたプレート電
極を有し、前記記憶ノードがゲート電極として作用し、
前記プレート電極のうち記憶ノードと対応する部分は他
の部分より不純物濃度が低くされチャネル領域として作
用する薄膜トランジスタ構造のキャパシタと、 情報の読出し時に前記プレート電極を高電位とする電位
供給手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項８】 半導体基板内に所定間隔隔てて設けられ
たソース、ドレイン領域を構成する拡散層、および前記
半導体基板上に半導体基板と絶縁して設けられたワード
線としてのゲート電極を有するＭＯＳ型の選択トランジ
スタと、 前記選択トランジスタの一方の拡散層上に形成され、記
憶ノードを構成する第１の半導体層と、 この第１の半導体層上に絶縁して設けられ、前記第１の
半導体層より面積が大きく、第１の半導体層と対応する
部分は他の部分より不純物濃度が低いチャネル領域とさ
れ、その他の部分は高不純物濃度のプレート電極とさ
れ、記憶情報の読出し時に高レベルとされる第２の半導
体層と、 を具備することを特徴とする半導体記憶装置。 - 【請求項９】 前記第１、第２の半導体層はポリシリコ
ンによって構成されていることを特徴とする請求項８記
載の半導体記憶装置。 - 【請求項１０】 前記第２の半導体層はアモルファスシ
リコンによって構成されていることを特徴とする請求項
８記載の半導体記憶装置。 - 【請求項１１】 前記第１、第２の半導体層は単結晶シ
リコンによって構成されていることを特徴とする請求項
８記載の半導体記憶装置。 - 【請求項１２】 ゲートがワード線に接続され、電流通
路の一端がビット線に接続された選択トランジスタと、 この選択トランジスタの電流通路の他端に接続された記
憶ノードおよびこの記憶ノードと絶縁されたプレート電
極を有し、前記記憶ノードをゲート電極とし、前記プレ
ート電極の記憶ノードと対応する部分を前記記憶ノード
に記憶された情報に応じて反転層が形成されるチャネル
領域とする薄膜トランジスタ構造のキャパシタと、 前記記憶ノードに記憶された情報を読出すためのパルス
信号を発生するパルス発生手段と、 前記ワード線を選択する選択信号を生成する選択信号生
成手段と、 前記選択信号生成手段から出力される選択信号に応じ
て、前記パルス発生手段から出力されるパルス信号をプ
レート電極に供給する供給手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項１３】 前記供給手段は、アンド回路によって
構成されていることを特徴とする請求項１２記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120504A JP2597767B2 (ja) | 1990-05-24 | 1991-05-24 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13493890 | 1990-05-24 | ||
| JP2-134938 | 1990-05-24 | ||
| JP3120504A JP2597767B2 (ja) | 1990-05-24 | 1991-05-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04228176A JPH04228176A (ja) | 1992-08-18 |
| JP2597767B2 true JP2597767B2 (ja) | 1997-04-09 |
Family
ID=26458077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120504A Expired - Fee Related JP2597767B2 (ja) | 1990-05-24 | 1991-05-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597767B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS525225A (en) * | 1975-07-02 | 1977-01-14 | Fujitsu Ltd | Semi-conductor memory |
-
1991
- 1991-05-24 JP JP3120504A patent/JP2597767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04228176A (ja) | 1992-08-18 |
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