JP2525945B2 - メモリのチェッカボ―ド自己試験装置および方法 - Google Patents

メモリのチェッカボ―ド自己試験装置および方法

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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、高能率チェッカボード・メモリ自己試験の
ための装置と方法に関し、より詳しくは、メモリ回路の
チェッカボード・メモリ自己試験を実施するためのオン
チップ・システムと方法である。
B.従来の技術 集積回路を試験するためには、多くの方法が提唱され
てきた。典型的にはブラック・ボックス技術を用いる。
この技術では、回路に決定論的刺激を与え、これによっ
て回路からの応答を生成し、これを既知の期待出力と比
較する。この比較に基づいて、回路は単に良いか悪いか
に判定される。集積回路の試験によるこれまでの問題点
は、大量の試験データと長い試験時間である。
自己試験は、試験しようとする回路を含む構成要素の
上にある試験回路の存在に関連する。この構成要素は、
カードでも、ウェファでも、集積回路でもよい。したが
って、自己試験は、試験しようとする回路に統合された
試験回路（すなわち、オンチップ）か、または外部の構
成要素（すなわち、オフチップ）に置かれた試験回路に
よって達成される。オンチップ試験かオフチップ試験か
の選択には、２つの競合要素の均等化が必要である。オ
フチップ試験は、試験回路が各集積回路チップの生成に
よって再生される必要がないので、有利である。オンチ
ップ試験は、試験されている回路に接近しており、この
ため試験をオフチップ試験のためより極めて速い速度で
可能にし、オフチップ試験のための外部動力供給より少
なくてすむので、有利であると考えられる。最近は、オ
ンチップ試験の方に傾いているが、これは、利用可能な
集積回路密度が高くなり、チップ上の領域面積に対する
重要性が減り、試験速度に対する重要性が増えたからで
ある。
オンチップ回路試験は、論理回路試験領域とメモリ回
路試験領域に分けることができる。オンチップ試験の両
形式について、論理０状態及び論理１状態の両方ですべ
ての記憶点を試験できることが望ましい。最近のオンチ
ップ回路密度の向上によって、集積回路チップは論理回
路とメモリ回路の両方を含むようになりつつある。した
がって、同じチップ上の論理回路とメモリ回路の両方を
試験できる必要性がますます増えている。しかし、ほと
んどの既知の回路試験技術は、論理回路の試験にのみ向
いている。
論理回路の試験によって生じる問題は、論理回路記憶
素子（ラッチ）のアクセス可能性と観察可能性である。
これらの記憶素子は、典型的には、データを特定の論理
回路記憶素子に、他の記憶素子とは独立に入力できない
ような方法で、からみ合わされる。独立論理回路記憶素
子の制御は論理回路の試験に必要であるから、既知の刺
激を論理回路に与えることができ、その結果を観察す
る。この問題は、レベル感知可能走査設計（LSSD）技術
によって解決されている。LSSD技術は、たとえば米国特
許第3761695号または同第3783254号に記載されるよう
に、広く知られている。
LSSD試験は、シフト・レジスタ機能を論理システム・
ラッチの各々に分与し、そしてこのシフト・レジスタ・
ラッチ（SRL）を入出力モード中にアクセス可能にし
て、実行される。LSSD試験には、２つの個別のモードで
の論理回路の動作が必要である。第１のモードでは、既
知の試験データが適切なSRL位置に順次に入力され、シ
フトされる。既知の状態に初期設定されたSRLによっ
て、第２モードでの論理回路の動作が始まる。したがっ
て、既知のデータは論理回路を介して伝播され、システ
ムに対する刺激として作用し、結果はSRLの中に捕獲さ
れる。最初の動作モードに戻り、SRLの状況を出力する
ことができ、回路が正しく動作した場合に、存在するこ
とになる既知データと比較することができる。
LSSD論理回路試験は、これが順次論理を組合せ論理と
して試験されるようにするので、便利である。しかし最
近は、このような「判断」回路試験はかなり高価になっ
た。回路密度は、各論理記憶素子における入出力（すな
わち、アクセス可能性及び観察可能性）を準備すること
はもはや実行不可能なほど、急速に高くなった。やはり
この問題によって、この技法はメモリ試験のためには実
用的でなくなる。したがって、もっと効果的な技法が回
路の試験に必要である。
回路試験用の他の知られた技法はサイン解析である。
既知の試験データ・パターンを再使用して、論理回路ま
たはメモリ回路を刺激する。次に、刺激された回路から
出力されたデータは論理回路の中に送られ、論理回路は
データをデータ・サインに圧縮する。それから、データ
・サインを、論理回路またはメモリ回路が適切に機能し
た場合の結果となるデータ・サインと比較する。このよ
うなサイン解析の例としては、米国特許第4597080号ま
たは同第4601034号に見られる。
サイン解析が簡単な判断試験より優れている点は、出
力されたテスト・データの圧縮である。各出力応答につ
いての試験データの記憶はもはや必要とせず、これによ
ってテスタの複雑性と試験データ量を減少させる。この
機能特徴は回路故障の正確な位置を容易に判定する能力
をもたらすが、このようなものは不適切である。それ
は、集積回路のチップの高い回路密度と低いコストが検
出された故障の修理を非実用的にしたためである。その
代わり、故障したチップは取り除かれて別のものと交換
される。
前記の利点にもかかわらず、サイン解析は、今日達成
できる回路密度を試験するためには、十分に効率的な技
法ではない。密度の高い論理回路及びメモリ回路を初期
設定するには、多量の回路がなお必要である。論理回路
を試験するための最近の技法は、米国特許第4513418号
または同第4519078号に開示されている。これらの技法
はランダム・パターン・ジェネレータを使用し、データ
・パターンを試験LSSD論理回路に適用するための既知の
シード・データを備えた線形フィードバック・シフト・
レジスタを含む。本明細書では、ランダム・パターン・
ジェネレータ・サイクルは、シーディングで始まり、そ
してシード・データがシフト・レジスタ内に再現する期
間として定義される。初期設定を要するメモリ・アドレ
スの効果的な生成は、これまでこれらの技法によっては
解決されなかった特定の問題である。メモリ・アドレス
指定に必要なアドレス線と同じ段階数を単に有するラン
ダム・パターン・ジェネレータは、全メモリ・アドレス
にわたって循環しない。たとえば、フィードバック・ル
ープにおける排他的ORゲートは、論理１を必ず受け取
り、したがってこれをシフト・レジスタの第１段階に戻
し、これによって全ゼロから成るメモリ・アドレスの生
成を防ぐ。これは、シフト・レジスタにおける全ゼロの
存在は、排他的ORゲート・フィードバック・ループが追
加ゼロ以外は何も生成しないので、ランダム・パターン
・ジェネレータが全ゼロ状態を繰り返す原因となる、と
いう観点から、良いことである。しかし、全ゼロ・アド
レスは試験を完了するためになお生成されなければなら
ない。したがって、全ゼロからなるメモリ・アドレスを
生成するための簡単なシステムと方法が必要である。
線形フィードバック・シフト・レジスタは全ゼロ状態
を含むパターンを生成することができない、ということ
を認識した。ある出版物は、追加仕様なしのシフト・レ
ジスタの変更を単に推奨している。これは、E.J.マック
ルスキー（McCluskey）の「組込み自己試験技法（Built
−In Self−Test Techniques）」（IEEE設計と試験、19
85年４月号pp.21〜28）である。他の出版物は、全ゼロ
状態を生成するためのシフト・レジスタの既存段階また
はフィードバック・ループの変更を示唆している。これ
は、L.ワン（Wang）及びE.J.マックルスキー（McCluske
y）の「自己試験回路のためのフィードバック・シフト
・レジスタ（Feedback Shift Registers For Self−Tes
ting Circuits）」（VLSIシステム設計、1986年12月号p
p.50〜58）、及びE.J.マックルスキー（McCluskey）及
びS.ボゾルギーネスバット（Bozorgui−Nesbat）の「自
己試験のための設計（Design for Autonomous Test）」
（コンピュータにおけるIEEEトランザクション、第C30
巻、第11号、1981年11月、pp.866〜875）である。しか
し、提唱された変更は、シフト・レジスタを非線形に
し、すなわちフィードバック・ループを簡単な排他的OR
ゲートよりも複雑にする。したがって、これらの出版物
は前記の問題を解決しない。
論理試験のみについては、１段階を線形フィードバッ
ク・シフト・レジスタの加えることが、全ゼロ出力ウィ
ンドウのために許されるように提案された。これは、P.
H.バーデル（Bardell）及びP.H.マッカニー（McAnney）
の「組込み試験のための擬似無作為アレイ（Pseudorand
om Arrays for Built−In Tests）」（コンピュータに
おけるIEEEトランザクション、第C35巻、第７号、1986
年７月pp.653〜658）である。出力ウィンドウはデータ
のアレイで、この列は、データ・パターン中の色々な時
間におけるシフト・レジスタのいくつかの段階に存在す
るデータから形成される。しかし、アレイは、シフト・
レジスタの既存段階のわずかな部分のみを使用して、非
能率的に生成される。この理由は、提案が全アレイにお
ける全ゼロ状態の生成を指向し、シフト・レジスタにお
ける全ゼロ状態の生成を指向していないことである。シ
フト・レジスタにおける段階の数は、アドレス指定のた
めに必要な行の数に対応せず、シフト・レジスタからの
データをアレイに入力するために、複雑な論理回路によ
ってのみ減らされる。さらに、論理回路の複雑性によっ
て、特定のメモリ・サイズに適合することが困難にな
る。
メモリのオンチップ自己試験のための全メモリ・アド
レスの簡単な生成は、同時係属出願米国特許第187708号
のハック（Hack）のメモリ自己試験に記載されている。
無作為パターン・ジェネレータの構成は、メモリのアド
レス指定に必要なアドレス線より少なくとも１段階多く
含む線形フィードバック・シフト・レジスタを有する。
追加の無作為パターン・ジェネレータ段階からのデータ
は、メモリのアドレス指定に関するかぎり使用されな
い。無作為パターン・ジェネレータも設計は原始多項式
に基づく。このような無作為パターン・ジェネレータ
は、試験データ・パターンのすべての可能な組合せを網
羅する循環が、全ゼロのアドレスを含み、メモリ回路中
の各メモリ・アドレスについて説明することを確証す
る。全ゼロ・アドレスは、シフト・レジスタの追加段階
の少なくとも１つにおける論理１のためを除いて、無作
為パターン・ジェネレータが全ゼロを生成するときのた
めに説明される。メモリ・アドレスの徹底的な適用範囲
は、非線形構成すなわち可逆デブルエイン（deBruijn）
・カウンタを使用して完成することもできる。
各可能メモリ・アドレスの生成によって、各メモリ位
置が両メモリ状態を達成できるか否かを判定することが
できるようになる。これは「機能」試験として知られて
いる。機能試験にもかかわらず、物理的に隣接するメモ
リ・セルの間に対話がないことを確証する必要が、なお
存在する。たとえば、特定のメモリ状態を達成するため
の特定メモリ・セルの能力は、その隣接メモリ・セルの
１つまたは複数のメモリ状態に依存する可能性がある。
隣接するメモリ・セルの間に対話がないことを確証す
るために、チェッカボード・メモリ試験を使用すること
は知られている。このようなチェッカボード・メモリ試
験の例は、米国特許第4502131号、同第4654849号、IBM
テクニカル・ディスクロージャ・ブルテン、第26巻、第
3A号、1983年８月、pp.1078〜1079、及びIBMテクニカル
・ディスクロージャ・ブルテン、第21巻、第12号、1979
年５月、pp.4911〜4913に開示されている。典型的に
は、交替するゼロと１のパターンがメモリ・アレイに書
き込まれ、そして読み出され、これに次いで、相補パタ
ーンの書込みとその読取りが続く。チェッカボード・メ
モリ試験は、制御装置とアドレス回路が正しく動作して
いることを確証する機能メモリ試験と共に達成されるの
で、両試験が同じ回路のいくらか、またはすべてを利用
できることが望ましい。共通回路の使用は、試験の効率
を向上し、両試験用の回路に必要な物理的空間を最小に
する。
C.発明が解決しようとする課題 前記の観点から、本発明の主要目的は、チェッカボー
ド・メモリ自己試験のための装置と方法を改善すること
である。
本発明の他の目的は、オンチップ・チェッカボード・
メモリ自己試験のための装置と方法である。
本発明のさらに他の目的は、オンチップ機能メモリ自
己試験及びオンチップ機能論理自己試験に必要な回路と
共通の回路を使用する、オンチップ・チェッカボード・
メモリ自己試験のための装置と方法である。
本発明のさらに他の目的は、メモリ自己試験のための
チェッカボード・パターンを効率的に生成するための装
置と方法である。
D.課題を解決するための手段 本発明の前記の目的は、線形フィードバック・ループ
・レジスタと複数入力サイン・レジスタ（MISR）を含
む、無作為（ランダム）パターン・ジェネレータ（RP
G）構成を使用して、達成される。無作為パターン・ジ
ェネレータは、チェッカボード・パターンの生成の際
に、メモリ・アドレスを介してステップするために使用
される。無作為パターン・ジェネレータとメモリ・アレ
イを接続する２つの最下位アドレス線も、共に排他的OR
ゲートを介して接続される。これらのアドレス線は、無
作為パターン・ジェネレータの中で生成しようとする現
在と次のメモリ・アドレスのパリティを示すので、排他
的ORゲートの出力は、生成しようとする次のメモリ・ア
ドレスが現在メモリ・アドレスと比較して同じ状態か異
なる状態かを示す。したがって、排他的ORゲートの出力
はメモリ・アレイのデータ入力シフト・レジスタに接続
されることができ、これによって、メモリ・アレイへの
チェッカボード・データ・パターンの条件付きシフトを
可能にする。１つの論理状態は、排他的ORゲートの出力
が論理１のときに、現在メモリ・アドレスに入力され、
そして他の論理状態は、排他的ORゲートの出力が論理０
のときに、現在メモリ・アドレスに入力される。
実行の場合には、無作為パターン・ジェネレータ及び
複数入力サイン・レジスタがまず使用されて、メモリと
論理の両方を機能的に試験する。このような機能試験の
後に、チェッカボード・パターンがRPGサイクル中にメ
モリ・アレイに書き込まれ、そして次の同サイクル中
に、複数入力サイン・レジスタにメモリから読み出され
る。続く２つのRPGサイクルでは、補数のチェッカボー
ド・パターンがメモリに書き込まれ、そして複数入力サ
イン・レジスタに読み出される。補数データの生成は、
排他的ORゲートとメモリ・アレイへの入力シフト・レジ
スタとの間に接続された回路によって完成される。RPG
サイクルの各々またはすべてが終了すると、MISRが生成
したサインは良好なメモリ・アレイについて知られたサ
インと比較される。
E.実施例 第１図で、メモリのチェッカボード自己試験を含み、
メモリ回路10と論理回路90の自己試験システムを説明す
る。メモリ回路10は、データ語のアレイを含み、各デー
タ語は「ｎ」個のビットを有する。データは、入力線
I1、I2、I3…Inを介してメモリ10に書き込まれ、それか
ら出力線O1、O2、O3…Onを介してメモリ10から読み取ら
れる。読取り／書込み動作中のメモリ・アドレス指定
は、「ｍ」個のアドレス線A1、A2、A3…Amを介して達成
される。したがって、メモリ10は2m個までの語線（デー
タ語）と（2m×ｎ）個までのメモリ・セルを含むことが
できる。このため、試験回路はどんな寸法のメモリにも
適合でき、ｍ及びｎの確かな値はここに述べる場合にの
み有効である。
メモリ10のアドレス・データは、RPG20によって生成
される。シード・データを、入力ノード22を介してRPG2
0のシフト・レジスタ21に入力することができる。シフ
ト・レジスタ21の色々な段階を出るデータは、排他的OR
ゲート23に入力され、その出力は入力データとしてマル
チプレクサ24を介してシフト・レジスタ21に戻される。
それからRPG20は、１組の擬似無作為データ・パターン
を通じて循環することができる。擬似無作為は、データ
・パターンがシード・データ及びRPGのフィードバック
経路の構成の選定に限ってのみ無作為である。同じシー
ド・データが常に使用されるという条件では、試験パタ
ーンは繰返し可能である。
RPG20の設計は「原始多項式」に基づく。フィードバ
ック生成に使用されて次の状態を形成するシフト・レジ
スタ21の段階は、１つの多項式によって説明できる。ｚ
個の段階を有するシフト・レジスタについては、フィー
ドバックはｚ次多項式で説明される。多項式の剰余はRP
Gのフィードバック・ループを説明する。シフト・レジ
スタの最終段階からのフィードバックは「１」（X0）で
あり、シフト・レジスタの最終段階の次からのフィード
バックは「ｘ」（x1）であり、以下同様である。たとえ
ば、４段シフト・レジスタは最後の２段階からのフィー
ドバックを有する。多項式「x4＋ｘ＋１」で説明され
る。ｚ次特性多項式が既約であり（すなわち約せな
い）、そして ｙ＝2z−１ではxy−１＝0mod ｐ（ｘ） ｙ＜2z−１ではｐ（ｘ）＝0mod ｐ（ｘ）以外の任意の値 である場合、ｐ（ｘ）は原始多項式である。少なくとも
１つのｚ次の原始多項式がｚの可能な値の各々について
存在する。原始多項式の例は色々な参考文献に表の形で
見ることができる。W.W.ピーターソン（Peterson）及び
E.J.ウェルドいン（Weldon）の「誤差修正規約第２版
（Error Correcting Codes,2nd Ed.）、1972年」を参照
のこと。見本の原始多項式は、x4＋x3＋１、x5＋x2＋
１、x18＋x7＋１、x21＋x2＋１、及びx31＋x3＋１であ
る。だから、RPG20の実際の構成はシフト・レジスタ21
のサイズによって変わる。
原始多項式に基づき、ｚ段階を有する無作為パターン
・ジェネレータは、すべての可能なデータ状態を通じて
循環できる場合には、（2z−１）状態を生成する。すべ
てのデータ状態が、全ゼロ状態を除いて生成される。シ
フト・レジスタ内のデータ「１」からのフィードバック
は必ず他のデータ「１」を再生するので、全ゼロ状態を
生成することはできない。したがって、（2z−１）状態
のみが実際に生成可能である。シフト・レジスタ21は、
アドレス線の数ｍの他に少なくとも１つの段階を含む
（すなわち、全部で、少なくとも（ｍ＋１）の段階、ま
たは、ｚ＞ｍ）。この特徴のために、メモリ10の全ゼロ
・アドレスは生成可能である。前述のように、シフト・
レジスタ21の段階のすべてが同時にゼロ状態にあること
はできないが、アドレス線に接続された段階は、すべて
を循環する間に、ある点でゼロ状態にあり、一方では残
りの段階（アドレス線に接続されていないもの）の少な
くとも１つが「１」状態にある。
シフト・レジスタ21の最終段階を出るデータは、また
ANDゲート61とスイッチ可能インバータ31を介してシフ
ト・レジスタ30へ向かう。シフト・レジスタ30は、ｎ個
の線に接続されたｎ個の段階を有し、メモリ10へのｎビ
ットからなる語の入力ができるようにする。シフト・レ
ジスタ30の最終段階を出るデータは、シフト・レジスタ
91を通る。シフト・レジスタ91から、データは論理回路
90を介してシフト・レジスタ92へ伝播する。シフト・レ
ジスタ91、92は、本明細書に引用する米国特許第376169
5号及び同第3783254号の明細書に示すような、LSSD基準
に従って設計されている。
シフト・レジスタ92及びメモリ10からのデータはMISR
40へ行く。シフト・レジスタ41は、少なくともｎ個の線
に接続された（ｎ＋１）個の段階を有し、メモリ10から
MISR40へのｎビットからなる語の出力、及びシフト・レ
ジスタ92からの出力ができるようにする。MISR40のシフ
ト・レジスタ41の各段階を出るデータは、排他的ORゲー
ト42に入力され、この出力は、入力データとしてマルチ
プレクサ44を介してシフト・レジスタ41へ戻る。データ
は、出力ノード43を介してシフト・レジスタ41から出力
されることもできる。RPG20、入力シフト・レジスタ3
0、及びMISR40は、シフト・レジスタ21の前記の数の段
階についてを除き、初期設定ができるようにLSSD基準に
従って設計されている。シフト・レジスタ21、30、及び
41は、本明細書では、アドレス線、入力線、及び出力線
にそれぞれ接続されたボックスで示されている。
クロック50〜53は全システムの動作を制御する。シス
テム・クロック50、51はメモリ回路10と論理回路90をそ
れぞれ含む動作を制御する。これらのクロックと読取り
／書込み選択スイッチ54は、データがメモリ回路10に書
き込まれたかまたはそれから読み取られたか否か、そし
て結果は論理回路90から捕獲されたか否か、を判定す
る。シフト・クロック52、53は、シフト・レジスタ21、
30、41、91、92を介してデータのシフトを制御し、RPG2
0とMISR40を試験モードで操作する。走査か試験のモー
ド・セレクト55は、データをシフト・レジスタに走査す
るか、論理回路90またはメモリ回路10を試験するために
試験モードで操作するための、システムを構成する。モ
ード・セレクト56は、機能メモリ試験またはチェッカボ
ード・メモリ試験のためのシステムを構成する。図示す
るように、第１図の全システムは、マイクロチップの作
業に統合されて、オンチップ自己試験を可能にすること
もできる。
チェッカボード・メモリ・パターンを生成するための
回路は、RPG20とシフト・レジスタ30との間に接続され
ている。このような回路は排他的ORゲート63を含み、そ
の入力部はシフト・レジスタ21の２つの最下位アドレス
線に接続されている。最下位アドレス線Amの状態は、現
在アドレス指定中のメモリ・セルのアドレスが偶数であ
るか奇数であるかを示す。このようなメモリ・セルのア
ドレスを、以後「現アドレス」と呼ぶ。次の最下位アド
レス線Am-1に接続された排他的ORゲート63への入力線
は、現アドレスのアドレス指定後に直ちにアドレス指定
しようとするメモリ・セルのアドレスが、偶数であるか
奇数であるかを示す。このようなアドレスを、以後「次
アドレス」と呼ぶ。現アドレスと次アドレスは、必ずし
も、メモリ・アレイ10の中で互いに物理的に関連づけら
れたり、あるいは何らかの指定された関係で近接してい
る必要はない。現アドレスと次アドレスのメモリ・アレ
イ10の中における正確な位置は、RPG20とシード・デー
タによって決定される。
排他的ORゲート63の出力部は、現アドレスと次アドレ
スのバイナリ状態の偶数型と奇数型の比較を表わす。こ
のような比較を、以後「パリティ」と呼ぶ。このような
状態が同じときにはいつでも、排他的ORゲート63の出力
部はゼロになる。このような状態が異なる性質であると
きにはいつでも、排他的ORゲート63の出力部は１にな
る。このような出力部は入力部としてANDゲート67に接
続され、それからORゲート66、ANDゲト64、及びシフト
・レジスタ30に接続される。シフト・レジスタ30の第１
段階は、標準フリップ・フロップであり、これは、AND
ゲート64によって許される場合、シフト・クロック52の
各サイクルと共に状態を交互に変える。
ANDゲート67は、排他的ORゲート63からの出力部の他
に入力線を含む。この追加入力線は、読取り／書込み選
択スイッチ54によって制御されるインバータ68の出力部
であり、これによって、メモリ・アレイ10が書き込まれ
ている間のみ、信号はANDゲート67を通過することがで
きる。ANDゲート67の出力はORゲート66へ入力される。O
Rゲート66の他の入力部はANDゲート65とモード・セレク
ト56の出力部である。ANDゲート65の入力部は、読取り
／書込み選択スイッチ54及びシフト・レジスタ21の各種
段階を含む。読取り／書込み選択スイッチ54への接続
は、システムが現在メモリ回路10からデータを読み取っ
ているか、またはメモリ回路10にデータを書き込んでい
るか、によってANDゲート65の出力が決まるようにす
る。シフト・レジスタ21への接続はメモリ・アドレス・
ゼロのためである。この接続は、バイナリ・アドレス・
ゼロが現アドレスであるときに、ANDゲート65が特定の
論理状態を出力できるようにする。ゼロ・アドレスは読
取りサイクル中にだた１回現われ、次の書込みサイクル
に備えて、シフト・レジスタ30中のデータを補数化する
のに用いられる。便宜上、この接続を第１図には示さな
かったが、当業者には周知であると思われる。
動作方法 第１図には、自己試験メモリ回路10及び論理回路90の
方法を、メモリのチェッカボード自己試験を含めて説明
する。システム・モードの動作（すなわち試験ではな
い）では、システムはシステム・クロック50、51にのみ
応答する。システムを試験するには、シード・データを
RPG20、シフト・レジスタ30、91、92及びMISR40に入力
しなければならない。シーディングは、モード・セレク
ト55を走査モードに設定し、システム制御装置をシフト
・クロック52、53に切り替えて、入力ノード22を活動化
して、データをシステムを通じて走査可能にすることに
より、達成される。こうして、試験の開始時に、既知の
データはRPG20、シフト・レジスタ30、91、92、及びMIS
R40内に存在する。
いったんシーディングが完成すると、試験モードが始
まり、両システム・クロック50、51、シフト・クロック
52、53、及びモード・セレクト55を使用して、システム
の操作を制御する。読取り／書込み選択スイッチ54を使
用して、データがメモリ10に書き込まれているか、また
はそこから読み取られているかを判定する。試験モード
はRPG20の少なくとも４サイクルを含む。RPGサイクル
は、２進データのすべての可能な組合せがシフト・レジ
スタ21の段階を通過してしまうまで、シフト・レジスタ
21、排他的ORゲート23を通じてデータをシフトし、シフ
ト・レジスタ21に返すことから成る。マルチプレクサ24
は、ノード22を制御し、シーディング（走査モード）ま
たはデータ・フィードバック（試験モード）ができるよ
うにする。シフト・レジスタ21は（ｍ＋１）個の段階を
有するので、シフト・レジスタ21を通過しなければなら
ない可能なデータの組合せの数は、2(m+1)−１である。
メモリ回路10を機能的に試験するために、メモリ・ア
レイ中の各メモリ・セルを初期設定しなければならな
い。これはRPG20とシフト・レジスタ30を使用して達成
される。シフト・レジスタ30内に存在するデータは、シ
フト・レジスタ21の適切な段階に存在するデータによっ
て表わされるメモリ・アドレスにおいて、メモリ10に入
力される。したがって、第1RPGサイクル中に、すべての
メモリ・セルが少なくとも１回書き込まれる。RPG20
は、メモリ・アドレス線と比較して少なくとも１つ余分
の追加段階を有するので、RPG20は全ゼロからなるアド
レスを試験する。追加段階によってRPG20がいくつかの
メモリ・アドレスを通じて２回以上循環するが、この効
率の損失は、確定的試験を採用するときにアドレス指定
に必要な繰上げビット論理を避けることによって達成さ
れる利得（インチップ空間、試験データ量、及び動作速
度）と比べて、比較的小さい。第1RPGサイクル中に、デ
ータもシフト・レジスタ30、91、92を通過して、MISR40
に入る。システム・クロック51は非活動化されて、メモ
リ試験中はデータがシフト・レジスタ92に入力されない
ことを保証する。メモリ10の出力部は、すべての非読取
り動作中は、常に既知の再現可能な状態、すなわち全ゼ
ロでなければならない。
初期設定が完了すると、メモリ回路10内に記憶された
既知のデータは、MISR40に出力される。データ出力は、
データがメモリ10にではなく、メモリ10から読み取られ
ていることを除けば、第1RPGサイクルと同様に、第2RPG
サイクル中に達成される。データはMISR40を介して再循
環するので、排他的ORゲート42を通過する度に変更され
る。データはシフト・レジスタ92からMISR40にも達する
が、これも、MISR40の周りを再循環する既知のデータで
ある。したがって、RPG20がすべてのメモリ・アドレス
を通じて循環を達成すると、予言できるデータ・セット
がシフト・レジスタ41内に残ることになる。
最初の２つのRPGサイクルは、メモリ10の各個別メモ
リ・セルについて、２つのデータ状態の１つを説明す
る。各メモリ・アドレスで可能な両データ状態について
試験するために、第1RPGサイクル中にメモリ10内に初期
設定されたデータの補数であるデータを用いて、前記の
試験を繰り返さなければならない。したがって、試験は
同じ試験データ・パターンを用いて繰り返されるが、ゼ
ロ状態にあらかじめ初期設定された特定のメモリ・セル
を、１の状態に書き込まなければならず、また逆の状態
に書き込まなければならない。相補書込みは、スイッチ
可能なインバータ31が第2RPGサイクル中に活動化され
て、補数データが第3RPGサイクルの開始時に使用される
ことを除けば、第1RPGサイクルと同じ第3RPGサイクル中
に達成される。したがって、第3RPGサイクル中にRPG20
からシフト・レジスタ30に出力されたデータは、第1RPG
サイクル中にそのように転送されたデータの補数であ
る。
メモリ10中の既知のデータをMISR40に再び出力するに
は、第4RPGサイクルが必要である。このRPGサイクル
は、シフトされたデータが違うことを除き、第2RPGサイ
クルと同じである。シード・データが使用されるかぎ
り、システムの状況は常に判定可能であるから、シフト
・レジスタ41内のデータはなお予測可能である。
論理回路90を、メモリ回路10の後に機能試験すること
ができる。システム・クロック51によって、データをRP
G20からシフト・レジスタ30を通じて、シフト・レジス
タ91に出力することができ、これによって論理回路90を
通じて伝播させ、シフト・レジスタ92で捕獲できるよう
になる。次に、論理回路90からシフト・レジスタ92に出
力されたデータは、MISR40に入力される。論理試験が完
了すると、予測可能なデータ・セットがシフト・レジス
タ41の段階に存在することになる。
メモリ回路10と論理回路90の機能試験に続いて、第5R
PGサイクルから第8RPGサイクルにおいて、メモリ回路10
のチェッカボード試験を行なうことができる。チェッカ
ボード試験では、ANDゲート61及びスイッチ可能なイン
バータ31は使用されない。第5RPGサイクルにおいては、
チェッカボード試験の開始前に、シフト・レジスタ30の
初期設定が必要になる。もしすべてのシフト・レジスタ
が既知の状態にある場合は、シフト・レジスタ30のみを
交互の1010・・・パターン（または、0101・・・パター
ン）にセットしなければならない。これは、モード・セ
レクト信号56が活動状態（チェッカボード試験）にされ
た時に、次に述べるように、シフト・レジスタ30の第１
段階に設けられたフリップ・フロップの論理リセットを
利用することにより行なうことができる。
読取り／書込みセレクト・スイッチ信号54が「書込
み」に設定され、インバータ68の出力が論理的に活性な
状態「１」になると、排他的ORゲート63回路からANDゲ
ート67、ORゲート66及びANDゲート64を介してシフト・
レジスタ30へ至る経路が活性化される。シフト・クロッ
ク52が、ANDゲート64の出力、従ってシフト・レジスタ3
0を通るデータのシフト動作を選択的に制御するのに用
いられる。本発明では、現アドレスと次アドレスのパリ
テイ、即ち、現アドレスと次アドレスの２進状態が一致
するか否かが、排他的ORゲート63で比較され、この比較
結果は、シフト・レジスタ30へのシフト・クロック52の
ゲート動作を制御するのに用いられる。シフト・レジス
タ30は、ANDゲート64からシフト・クロック52が供給さ
れる毎にデータをシフトし、このフリップ・フロップ
は、シフト・クロック52に応答して状態を変化する。
シフト・レジスタ21の最下位の２ビットAm及びAm−１
は、排他的ORゲート63へ印加され、これらの２ビットが
同じであれば、排他的ORゲート63は０を出力し、ANDゲ
ート67は０を出力するから、ANDゲート64は条件付けら
れず、従ってシフト・クロック52はANDゲート64によっ
てゲートされないから、シフト・レジスタ30の先頭段の
フリップ・フロップは状態を変えない。逆に、シフトレ
ジスタ21の最下位の２ビットAm及びAm−１が同じでなけ
れば、排他的ORゲート63は１を出力し、ANDゲート67は
１を出力するから、ANDゲート64が条件付けられ、従っ
てシフト・レジスタ52はANDゲート64によってゲートさ
れ、シフト・レジスタの先頭段のフリップ・フロップは
状態を変える。
従って、シフト・レジスタ21がシフト動作する毎に、
シフトレジスタ21の最下位の２ビットAm及びAm−１が一
致するか否かが監視され、一致する時はフリップ・フロ
ップは状態を変えず、一致しない時に状態を変える。換
言すれば、シフトレジスタ21の最下位の２ビットAm及び
Am−１が一致せず、排他的OR回路63から１出力が発生さ
れる度に、シフト・クロック52がANDゲート64によって
ゲートされ、これにより、シフト・レジスタ30が１段だ
けシフトされ、シフト・レジスタ30の先頭段のフリップ
・フロップが状態を変えることになる。結果として、シ
フト・レジスタ21がシフト動作を続けると、シフトレジ
スタ30には、交互の1010・・・パターン（または、0101
・・・パターン）がロードされることになる。２ビット
Am及びAm−１が数ビットにわたって一致することが起こ
りうるが、この場合排他的OR回路63は０出力を発生し続
けるから、シフト・クロック52はANDゲート64によって
ゲートされず、従ってシフト・レジスタ30はシフトせ
ず、フリップ・フロップは同じ状態を保つ。
シフト・レジスタ30に交互のパターンがロードされた
後に、このパターンは、第1RPGサイクルと同様に、シフ
ト・レジスタ21からのアドレスに応じてメモリ・アレイ
10に書込まれる。書込み動作期間においても、上記の排
他的OR回路63による最下位の２ビットAm及びAm−１の比
較動作、排他的OR回路63の比較結果によるフリップ・フ
ロップの状態変化動作、及びシフト・レジスタ30のシフ
ト動作が繰り返される。書き込みにおいても、シフト・
レジスタ30は排他的OR回路63から１出力が発生される毎
に１段だけシフトし、フリップ・フロップは状態を変え
るから、偶数アドレスと奇数アドレスには、相補的なデ
ータ・パターンが書込まれることになる。例えば、シフ
ト・レジスタ30の初期パターンが1010・・・であり、現
アドレスが偶数アドレスの場合は、排他的OR回路63の出
力０が続く限り（偶数アドレスが続く限り）、1010・・
・のパターンが偶数アドレスに書込まれる。次アドレス
が奇数アドレスであり、排他的OR回路63の出力が１にな
ると、シフトレジスタ30が１段シフトし、フリップ・フ
ロップが反転するから、シフト・レジスタ30のパターン
は0101・・・となり、奇数アドレスが続く限り、この同
じパターンが書込まれる。再び、次アドレスが偶数アド
レスになり、排他的OR回路63の出力が１になると、シフ
トレジス30が１段シフトし、フリップ・フロップが反転
するから、シフト・レジスタ30のパターンは1010・・・
となる。従って、偶数アドレスと奇数アドレスには、互
いに相補的なデータ・パターンが書込まれ、メモリ・ア
レイ10にはチェッカボード・パターンが書込まれること
になる。
第5RPGサイクルが終了すると、読取り／書込みセレク
ト・スイッチ信号54を読取り状態にして、ANDゲート67
からの出力を不活性状態にする。
次の第6RPGサイクル中に、メモリ回路10の内容がシフ
ト・レジスタ41に読取られる。読取りの間に、AND65へ
のすべての入力（即ち、読取り／書込みセレクト・スイ
ッチ信号54、及びシフト・レジスタ21の選択された段階
からのメモリ・アドレス・ゼロ出力）が１回だけ満たさ
れるから、ANDゲート65から単一のパルスが発生され、
このパルスはORゲート66を介してANDゲート64へ印加さ
れ、シフト・クロック52をゲートする。これにより、シ
フト・レジスタ30が１回だけシフトされ、先頭段のフリ
ップ・フロップが反転し、結果として、シフト・レジス
タ30内のデータが補数化される。
次の第７のRPGサイクルでは、第5RPGサイクルで述べ
た書込み動作と同様の動作によって、再びメモリ回路10
にチェッカボード・パターンが書込まれる。しかしこの
場青は、第6RPGサイルウの読取り期間にシフト・レジス
タ30のデータが補数化されているから、この時書込まれ
るチェッカボード・パターンは、第5RPGサイクルで書込
まれたチェッカボード・パターンとは相補関数にある。
次の第8RPGサイクルでは、メモリ回路10の内容が再び
シフト・レジスタ41に読取られる。
チェッカボード・メモリ試験が完了すると、予測可能
なデータ・セットがシフト・レジスタ41の段階に存在す
ることになる。それから、この出力サインはノード43を
介して出力され、同じシード・データを使用するメモリ
回路10を適切に操作するために予測されたものと比較さ
れる。このようなサインは、機能試験の後に読み出され
たサインの代り、またはそれに加えて読み出されてもよ
い。サインを２回読み取ることによって、検出されたエ
ラーがメモリ・セル間の対話に関係するか否かを判断す
ることができる。
前記の操作法は、メモリ回路10または論理回路90の機
能試験、またはメモリ回路10のチェッカボード試験で、
単一のサインを生成するとして説明されている。この操
作方法のいくつかの変形も実施することができる。チェ
ッカボード試験は機能試験の前に行なうことができ、ま
たは論理回路90は、期待されたデータ・サインが同様に
基礎づけられ、メモリの出力部がMISR40内のサインを壊
さないように制御される限り、メモリ回路10の前（後で
はない）に試験できる。さらに望む場合には、データ・
サインを、試験中の任意の時に既知のサインと比較する
ために、出力することができる。たとえば、個別のサイ
ンの比較を、メモリ10の機能試験のため（第4RPGサイク
ルの後）、論理90の機能試験のため（それを通してのデ
ータの走査の後）、及びメモリ10のチェッカボード試験
のために行なうことができる。同様に、（論理回路90や
シフト・レジスタ91、92などの）システムの部分、また
は試験を共に除去することができる。
本発明を、その好ましい実施例を引用して特定的に図
示説明したが、形式や詳細における様々な変更を本発明
の意図と範囲を逸脱することなく行なってもよいこと
は、当業者には理解できよう。たとえば第１図は、MISR
40における単一構成の中に、ただ１つの排他的ORゲート
42を示すが、実際の数と構成は異なることがある。これ
らの機構は、出力されたデータ・サインを判定するが、
このようなデータ・サインは、同じデータで試験された
固有に動作する回路については、常に同じでなければな
らない。RPG20も同様に変化してよい。
【図面の簡単な説明】
第１図は、本発明の好ましい実施例の概略システム図で
ある。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】アドレス線、データ入力線およびデータ出
    力線を有するメモリ・アレイと、 上記メモリ・アレイの上記アドレス線に接続されたラン
    ダム・パターン・ジェネレータと、 上記メモリ・アレイの最下位の２ビットのアドレス線に
    接続された排他的OR回路を含み、上記ランダム・パター
    ン・ジェネレータから上記メモリ・アレイのアドレス線
    に供給される現アドレスと次アドレスとが一致するか否
    かを監視する手段と、 上記監視手段及び上記メモリ・アレイの上記データ入力
    線に接続され、上記監視手段に応答して上記メモリ・ア
    レイにチェッカボード・データを書込む手段と、 上記メモリ・アレイの上記データ出力線に接続され、上
    記メモリ・アレイから読取られた上記チェッカボード・
    データを受け取る多重入力サイン・レジスタと を含む、チェッカボード・メモリ自己試験装置。
  2. 【請求項２】アドレス線、データ入力線およびデータ出
    力線を有するメモリ・アレイと、上記メモリ・アレイの
    データ出力線に接続された多重入力サイン・レジスタ
    と、上記メモリ・アレイの上記アドレス線に接続された
    ランダム・パターン・ジェネレータとを含むメモリ装置
    においてチェッカボード自己試験を行なう方法にして、 上記ランダム・パターン・ジェネレータに既知のシード
    ・データを与え、 上記ランダム・パターン・ジェネレータの最下位の２ビ
    ットのアドレス線のデータに基づいて、上記ランダム・
    パターン・ジェネレータからに上記メモリ・アレイのア
    ドレス線に供給される現アドレスと次アドレスとが一致
    するか否かを監視し、 上記監視の結果に応答して、第１のランダム・パターン
    ・ジェネレータ・サイクル期間に上記メモリ・アレイに
    チェッカボード・データを書き込み、 第２のランダム・パターン・ジェネレータ・サイクル期
    間に上記メモリ・アレイから上記多重入力サイン・レジ
    スタへ上記チェッカボード・データを読み取り、 第３のランダム・パターン・ジェネレータ・サイクル期
    間に、上記チェッカドード・データの補数形のチェッカ
    ボード・データを上記メモリ・アレイに書き込み、 第４のランダム・パターン・ジェネレータ・サイクル期
    間に上記メモリ・アレイから上記多重入力サイン・レジ
    スタへ上記補数形のチェッカボード・データを読み取
    り、 上記多重入力サイン・レジスタのデータを基準データと
    比較することを含む、 メモリ装置のチェッカボード自己試験方法。
JP2217255A 1989-10-06 1990-08-20 メモリのチェッカボ―ド自己試験装置および方法 Expired - Lifetime JP2525945B2 (ja)

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