KR100292821B1

KR100292821B1 - 병렬 시그너츄어 압축 회로

Info

Publication number: KR100292821B1
Application number: KR1019970046201A
Authority: KR
Inventors: 심규찬
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 2001-06-15
Also published as: KR19990024831A; JP4149578B2; JPH11142484A; US6199184B1

Abstract

본 발명의 병렬 시그너츄어 압축 회로는 두 에러 패턴들 중의 적어도 어느 하나의 에러 효과가 반복 에러 패턴들로 인한 에러 효과의 상쇄가 발생하는 비트 위치의 셀이 아닌 다른 셀로 전달되도록 한다. 일 실시예에서, 홀수 거리의 반복 에러 패턴들로 인한 매스킹을 방지하기 위한 시그너츄어 압축 회로는 병렬로 연결되는 2 개의 다중 입력 시그너츄어 레지스터들을 구비한다. 다른 실시예에서는, 짝수 거리의 반복 에러 패턴으로 인한 매스킹을 줄이기 위해, 설계 허용 범위 내에서 가능한 많은 횟수의 압축이 수행되도록 한다.

Description

병렬 시그너츄어 압축 회로(PARALLEL SIGNATURE COMPRESSI0N CIRCUIT)

본 발명은 집적회로들의 결함 점사(fault detection)를 위한 시그너츄어 분석 회로(signature analyzer circuit)에 관한 것으로, 더 구체적으로는 검사 대상회로(object circuit to be tested)로부터의 병렬 검사 출력들(parallel test outputs)을 압축하여 반복 에러 패턴들로 인한 에러 메스킹의 확률을 줄일 수 있는 병렬 시그너츄어 압축 회로에 관한 것이다.

도 1에는, 집적회로들의 결함 검사에 있어서, 검사 대상 회로와 그것으로부터의 검사 출력을 압축하는 회로가 도시되어 있다. 결함 검사에 대해 도 1을 참조하여 간략하게 설명하면 다음과 같다. 도시된 바와 같이, 로직, 메모리, 버스 회로 등과 같은 집적 회로들의 결함 검사에 있어서, 검사 대상 회로(10)으로는 검사 입력 패턴(test input pattern)이 주어지고, 상기 회로(10)의 검사 출력 패턴(test output pattern) 즉, 응답 데이터(response data)는 시그너츄어 압축 회로(12)로 제공된다. 상기 검사 출력 패턴은 시그너츄어 압축 회로(12)에서 압축된다. 상기 압축 회로(12)는 단일의 입력을 갖는 단일 입력 시그너츄어 레지스터(single input signature register;SISR), 또는 병렬 입력들을 갖는 다중 입력 시그너츄어 레지스터(multiple input signature register;MISR)로 구성된다. 검사의 마지막 단계에서, 검사의 시그너츄어 즉, 결과 데이터(resultant data)는 상기 압축 회로(12)에 저장된다. 이렇게 측정된 시그너츄어는 예측된 시그너츄어와 비교된다. 상기 비교에 기초해서, 검사 대상 회로(10)가 분석된다.

시그너츄어 분석 회로의 점유 면적을 고려할 때, MISR을 사용하는 병렬 압축기술(이 기술에서는 하나의 MISR로 검사 출력 패턴의 비트들을 병렬로 압축할 수 있음)이 SISR를 사용하는 직렬 압축 기술(이 기술에서는 검사 출력 패턴의 비트들에 대해 복수 개의 SISR이 각각 대응되어야 함)보다 유리하다. 따라서, 근래에, 검사의 시그너츄어를 효과적으로 분석하기 위해, SISR에 의하기 보다는 MISR에 의한 압축 기술이 널리 사용되고 있다.

"Testing Semiconductor Memories", by John Wiley ＆ Sons, 1991, pp. 204~209에 개시되어 있는 바와 같이, SIRS는 물론 MISR에서, 에러가 있는 검사 출력 패턴을 압축하는 것에 의해 발생된 시그너츄어가 에러가 없는 검사 출력 패턴의 압축에 의한 시그너츄어와 동일할 수 있다. 즉, 에러가 있는 패턴(에러 패턴)임에도 불구하고 마치 에러가 없는 패턴인 것처럼 압축 결과가 나타나는 시그너츄어의 매스킹(masking)이 발생될 수 있다. 여기서, 시그너츄어 분석기의 길이(즉, 시그너츄어 레지스터의 비트 수)(n) 보다 검사 대상 회로로부터 출력되는 패턴 시퀀스(pattern sequences)의 길이가 더 크고 그리고 각 패턴 시퀀스에서 에러가 발생할 확률이 동일하다면, SISR 및 MISR 모두에서, 매스킹이 발생될 확률은 2^-n인 것으로 알려져 있다. 하지만, 위와 같은 가정은 실질적이지 못하므로, SISR이나 MISR이 사용되는 응용 분야의 특성에 따라서 주의할 필요가 있다.

시그너츄어 분석을 위한 MISR은 소프트웨어 형태로 또는 하드웨어 형태로 구현될 수가 있다. 특히, 하드웨어적으로 구현된 MISR은 VLSI 회로에 있어서 로직 및 메모리 회로들의 자체적인 검사를 위한 BIST(built-in self test) 회로의 주요 구성 성분이 되고 있다.

도 2에는, 응답 데이터의 병렬 압축을 위한 전형적인 MISR이 도시되어 있다. 상기 도면에서, MISR(20)은 6 비트의 검사 입력 패턴(P1 내지 P6)에 각각 대응하는 플립플롭 회로들(flip-flop circuits)(21)을 구비하고 있다. 각 플립플롭 회로는 익스클루시브 오어(XOR) 게이트(23)를 통해 상위 비트 측 상의 다음 플립플롭 회로에 연결된다. 또, 상기 MISR(20)은 피드백 탭(feedback tap)(25)를 구비하고 있다. 상기 피드백 탭(25)는 XOR 게이트(27)의 한 입력과 연결된다. XOR 게이트(27)의 출력은 검사 입력 패턴의 첫 번째 비트에 대응하는 XOR 게이트(23-1)로 제공된다.

다른 MISR이 도 3에 도시되어 있다. 도 3을 참조하면, MISR(30)은 피드백의 구성이 다른 것을 제외하고는 도 2의 MISR(20)과 동일한 구성을 가진다.

SISR과는 달리 MISR에 의하면, 임의의 검사 중인 회로(circuit under test)로부터의 패턴 시퀀스(pattern sequence) 상에서 에러가 반복적으로 발생되는 경우에 매스킹이 발생될 수 있다. 다시 말해, MISR가 반복 에러 패턴들(repetitive error patterns)을 압축하는 데 사용될 때에는 매스킹이 발생될 수 있다. 여기서, '반복 에러 패턴들'이라는 용어는 패턴 시퀀스 상의 임의의 두 패턴들에서 에러들이 상기 두 패턴들 간의 거리만큼 간격을 두고서 발생하는 것을 의미한다. 상기 반복 에러 패턴들은 두 패턴들 간의 거리에 따라서 홀수의 거리 또는 짝수의 거리를 갖는다. 이에 대해 다음의 표 1 및 표 2를 참조하여 구체적으로 설명한다. 표 1 및 표 2는 각각 거리 3 및 거리 4의 반복 에러 패턴들을 보여주고 있다.

상기 표 1 및 표 2의 각 행은 하나의 검사 출력 패턴을 나타내고, 각 패턴에서 '0'는 정상 데이터를 표시하고, '1'은 에러를 표시한다. 표 1에서, 제 1 에러 패턴 100000의 1 번째 비트(P1)에서 에러가 발생된 후, 제 2 에러 패턴 O00100의 4번째 비트(P4)에서 반복적으로 에러가 발생한다. 즉, 제 1 에러 패턴 100000의 에러 비트(P1)과 제 2 에러 패턴 O00100의 에러 비트(P4) 간의 간격은 패턴 시퀀스 상에서의 두 에러 패턴들 간의 거리 3과 동일하다. 이와 마찬가지로, 표 2에서는, 제 1 에러 패턴 100000의 에러 비트(P1)와 제 2 에러 패턴 O00010의 에러 비트(P5)간의 간격은 패턴 시퀀스 상에서의 두 에러 패턴들 간의 거리 4와 동일하다.

다음의 표 3은 표 1의 반복 에러 패턴들을 도 2의 MISR를 사용하여 압축한 결과를 보여주고 있다.

표 3에 표시된 바와 같이, 1 내지 3 번째 검사 패턴들의 압축 동안에, 표 1의 제 1 에러 패턴 100000의 에러 비트(P1)이 2회 쉬프트 된다. 이어, 제 2 에러 패턴 000100이 입력된 직후의 압축 동안에는 에러 효과가 도 2의 4 번째 셀 즉, 플립플롭 회로(21-4)로 전달되지 않음을 볼 수 있다. 다시 말해, 제 2 에러 패턴 000100가 MISR(20)으로 입력될 때 4 번째 셀의 출력 즉, 4 번째 시그너츄어 비트(S4)는 '0'이 된다. 이것은 에러 패턴의 압축 결과와 정상 패턴의 압축 결과가 동일해지는 매스킹이 일어남을 의미한다. 그 결과, 표 3에 표시된 시그너츄어(Sout)에는 표 1에 나타나 있는 거리 3의 반복 에러 패턴들에 대한 에러 효과가 나타나지 않게 된다.

다음의 표 4는 표 2의 반복 에러 패턴들을 도 2의 MISR를 사용하여 압축한 결과를 보여주고 있다.

표 4에 표시된 바와 같이, 1 내지 4 번째 패턴들의 압축 동안에, 표 2의 제 1 에러 패턴 100000의 에러 비트(P1)이 3회 쉬프트 된다. 또한, 제 2 에러 패턴 000010이 입력된 직후의 압축 동안에는 에러 효과가 도 2의 5 번째 셀 즉, 플립플롭 회로(21-5)로 전달되지 않음을 볼 수 있다. 다시 말해, 제 2 에러 패턴 O00010가 MISR(20)으로 입력될 때 5 번째 셀의 출력 즉, 5 번째 시그너츄어 비트(S5)는 '0'이 된다. 이와 같은 매스킹으로 인해, 표 4에 표시된 시그너츄어(Sout)에는 표 2에 나타나 있는 거리 4의 반복 에러 패턴들에 대한 에러 효과가 나타나지 않게 된다.

위에서 기술한 바와 같이, 반복 에러 패턴들의 에러 효과가 나타나지 않게 되는 매스킹 현상은 메모리 결함 검사에서 자주 발생한다. 따라서, 메모리 검사의 데이터를 압축하는 데 사용되는 MISR의 중요한 입력 클래스로서 반복 에러 패턴이 고려되어야 한다.

본 발명의 목적은 감소된 매스킹 확률을 갖는 병렬 시그너츄어 압축 회로를 제공하는 것이다.

제1도는 집적 회로의 결함 검사를 개략적으로 설명하는 도면;

제2도는 전형적인 병렬 시그너츄어 압축 회로를 보여주는 도면;

제3도는 다른 병렬 시그너츄어 압축 회로를 보여주는 도면;

제4도는 본 발명의 제 1 실시예에 따른 병렬 시그너츄어 압축 회로를 보여주는 회로도; 그리고

제5도는 본 발명의 제 2 실시예에 따른 병렬 시그너츄어 압축 회로를 보여주는 도면이다.

〈도면의 주요부분에 대한 부호의 설명〉

40, 50 : 병렬 시그너츄어 압축 회로

42, 52 : 다중 입력 시그너츄어 레지스터(MISR)

43, 46, 54 : 플립플롭 회로

44, 45, 47, 48, 53 : 익스클루시브 오어 회로

상기 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 검사되는 대상 회로로부터의 응답 데이터를 압축하는 병렬 시그너츄어 압축 회로는: 상기 응답 데이터를 병렬로 받아들여서 압축하는 것에 의해 제 1의 시그너츄어를 발생하는 제 1의 다중 입력 시그너츄어 레지스터 및; 상기 제 1의 시그너츄어를 병렬로 받아들여서 압축하는 것에 의해 제 2의 시그너츄어를 발생하는 제 2의 다중 입력 시그너츄어 레지스터를 포함한다.

본 발명의 또 다른 특징에 따르면, 검사되는 대상 회로로부터의 응답 데이터를 압축하는 병렬 시그너츄어 압축 회로는: 상기 응답 데이터를 병렬로 받아들이기 위한 병렬 입력들과 상기 받아들여진 응답 데이터를 압축하는 것에 의해 생성된 제 1의 시그너츄어를 출력하기 위한 병렬 출력들을 갖는 제 1의 다중 입력 시그너츄어 레지스터와; 상기 제 1의 시그너츄어를 압축하는 것에 의해 제 2의 시그너츄어를 발생하는 제 2의 다중 입력 시그너츄어 레지스터 및; 상기 제 2의 시그너츄어를 압축하는 것에 의해 제 3의 시그너츄어를 발생하는 제 32의 다중 입력 시그너츄어 레지스터를 포함한다.

이 특징의 시그너츄어 압축 회로는 상기 제 3의 다중 입력 시그너츄어 레지스터 다음에 그것과 병렬로 연결되는 적어도 하나의 다중 입력 시그너츄어 레지스터를 더 포함할 수도 있다.

다음에는 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.

[제 1 실시예]

도 4를 참조하면, 홀수 거리의 반복 에러 패턴들에 의한 에러 매스킹을 방지하는 병렬 시그너츄어 압축 회로(40)은 2 개의 MISR(42-1) 및 (42-2)를 구비한다. MISR(42-1)은 6 비트의 검사 출력 패턴(P1 내지 P6)에 각각 대응하는 6 개의 플립플롭 회로들(43)을 구비하고 있다. MISR(42-1) 내의 각 플립플롭 회로(43)은 XOR 게이트(44)를 통해 상위 비트 측 상의 다음 플립플롭 회로에 연결된다. 상기 각 XOR 게이트(44)의 한 입력으로는 대응하는 비트의 검사 출력이 입력된다. 또, 상기 MISR(42-1)은 피드백 탭을 구비하고 있다. 상기 피드백 탭은 XOR 게이트(45)의 한 입력과 연결된다. XOR 게이트(45)의 출력은 검사 패턴의 첫 번째 비트에 대응하는 XOR 게이트(44-1)로 제공된다.

MISR(42-1)과 연결되는 MISR(42-2) 역시 상기 MISR(42-1)와 동일한 구성을 가진다. 즉, MISR(42-2)는 MISR(42-1) 내의 플립플롭들(43)의 출력들에 각각 대응하는 6 개의 플립플롭 회로들(46)을 구비하고 있다. 상기 MISR(42-2) 내의 각 플립플롭 회로(46)은, 상기 MISR(42-1) 내의 그것들과 마찬가지로, XOR 게이트(47)을 통해 상위 비트 측 상의 다음 플립플롭 회로에 연결된다. 상기 각 XOR 게이트(47)의 한 입력은 MISR(42-1) 내의 대응하는 플립플롭 회로의 출력과 연결된다. 또한, 상기 MISR(42-2)는 피드백 탭을 구비하고 있다. XOR 게이트(48)의 한 입력은 최상위 비트 위치의 플립플롭 회로(46-6)의 출력과 연결되고, 그것의 다른 한 입력은 상기 MISR(42-2)의 상기 피드백 탭과 연결된다. XOR 게이트(48)의 출력은 첫 번째 비트에 대응하는 XOR 게이트(47-1)로 제공된다.

앞의 발명의 배경 기술 분야에서 기술된 거리 3의 반복 에러 패턴들이 MISR(42-1)을 통해 압축된 결과(표 3 참조)에 따르면, 1 내지 3 번째 검사 패턴들의 압축에 의해 얻어진 시그너츄어 패턴들 모두는 에러 효과를 가지나, 4 번째 패턴(즉, 제 2 에러 패턴)의 압축에 의한 시그너츄어는 에러 효과를 갖지 않는다. 에러 효과를 갖는 1 내지 3 번째 시그너츄어 패턴들은 상호간 거리가 1인 반복 에러 패턴들이다. MISR(42-1)을 통해 압축된 결과(표 3 참조)를 MISR(42-2)를 통해 다시 압축하면 다음의 표 5와 같다.

표 5에서와 같이, 표 3에 표시된 패턴들에 대한 압축(즉, 2차 압축) 동안에는, 2 번째 시그너츄어에서 매스킹이 발생하고, 3 번째 시그너츄어에서는 매스킹이 발생되지 않는다. 그 결과, 마지막 번째 시그너츄어가 에러 효과를 가지게 되어 홀수 거리의 반복 에러 패턴들에 의한 에러 매스킹이 방지된다.

위와 같은 홀수 거리의 반복 패턴들의 압축을 일반화하면 다음과 같다.

다음의 표 6에 나타낸 바와 같이, 임의의 패턴의 i 번째 비트와 그로부터 어떤 홀수 거리 k를 갖는 패턴의 i+k 번째 비트에 에러가 나타나는 반복 에러 패턴들을 고려하자.

다음의 표 7은 표 6의 반복 에러 패턴들의 압축(즉, 1차 압축)에 의해 얻어지는 시그너츄어를 보여주고 있다.

표 7에 도시된 바와 같이, i 내지 i+k 번째 시그너츄어 패턴들 중의 마지막 하나를 제외한 모든 시그너츄어 패턴들은 에러 효과를 가진다. 즉, i 번째 내지 i+k-1 번째 시그너츄어 패턴들 각각은 이웃하는 시그너츄어 패턴들과 함께 상호간에 대해 거리 1의 반복 에러 패턴이 되고, 마지막 패턴은 매스킹으로 인해 에러 효과를 갖지 않는다.

다음의 표 8은 표 7에 표시된 패턴들의 압축(즉, 2차 압축)에 의해 얻어지는 시그너츄어를 보여주고 있다.

표 8에 도시된 바와 같이, 표 7에서 에러 효과를 갖는 k-1 개의 시그너츄어 패턴들(i 내지 i+k-2 번째 시그너츄어) 중의 짝수 번째 패턴들의 압축 동안에 매스킹이 발생하고, 1+k-1 번째 시그너츄어 패턴은 에러 효과를 가진다. 이 1+k-1 번째 시그너츄어 패턴의 에러 효과는 i+k 번째 시그너츄어 패턴의 압축으로 얻어지는 시그너츄어로 전달된다.

결국, 도 4에 도시된 바와 같은 2 단의 MISR(42-1) 및 (42-2)를 사용해서, 검사 패턴들의 압축에 의해 얻어진 시그너츄어 패턴들이 다시 압축되도록 하면, 홀수 거리의 반복 에러 패턴들에 의한 에러 매스킹이 방지된다.

[제 2 실시예]

앞의 발명의 배경 기술 분야에서 기술된 거리 4의 반복 에러 패턴들이 MISR(52-1)을 통해 압축(즉, 1차 압축)된 결과(표 4 참조)에 따르면, 1 내지 4 번째 검사 패턴들의 압축에 의해 얻어진 시그너츄어 패턴들 모두는 에러 효과를 가지나, 5 번째 패턴(즉, 두 번째 에러 패턴)의 압축에 의한 시그너츄어는 에러 효과를 갖지 않는다. 에러 효과를 갖는 1 내지 4 번째 시그너츄어 패턴들은 상호간 거리가 1인 반복 에러 패턴들이다. 표 4에 표시된 패턴들을 MISR(52-2)을 통해 압축(즉, 2차 압축)한 결과는 다음의 표 9와 같다.

표 9에서와 같이, 표 4의 압축(즉, 2차 압축) 동안에는, 2 번째, 4 번째 시그너츄어 패턴들에서 매스킹이 발생하고, 그리고 마지막 번째 시그너츄어로는 에러효과가 전달되지 않는다.

다시 표 9에 표시된 패턴들을 MISR(52-3)을 통해 압축(즉, 3차 압축)한 결과는 다음의 표 10과 같다.

표 10에서와 같이, 3차 압축(즉, 표 9의 압축) 동안에는, 다시 3 번째 시그너츄어 패턴에서 매스킹이 발생하고, 그리고 마지막 번째 시그너츄어로는 역시 에러 효과가 전달되지 않는다.

그리고 표 10에 표시된 패턴들을 MISR(52-4)을 통해 압축(즉, 4차 압축)이 수행되면, 다음의 표 11과 같은 시그너츄어 패턴들이 얻어진다.

표 11과 같이, 거리 4의 반복 에러 패턴들에 대한 4차 압축이 수행되면, 매스킹이 발생되지 않고 에러 효과가 마지막 시그너츄어로 전달된다.

이상과 같이 반복 에러 패턴들에 대한 복수 회수의 압축을 수행하면 짝수 거리의 반복 에러 패턴들에 의한 에러 매스킹이 발생되지 않게 되며, 이 때 필요한 압축 횟수는 반복 에러 패턴들의 거리에 따라서 달라진다. 다음의 표 12는 거리 1 내지 16의 반복 에러 패턴들에 대해 1 내지 16 회의 압축이 수행될 때 매스킹이 발생하지 않는 경우를 보여주고 있다. 표 12에서 x는 에러 매스킹이 발생하지 않음을 나타낸다.

위의 표 12에 표시된 바와 같이, 1회의 압축이 수행되면 모든 반복 에러 패턴들에서 매스킹이 발생하고, 16 회의 압축이 수행되면 모든 반복 에러 패턴들에서 아무런 매스킹이 발생하지 않는다. 거리 1 내지 16(즉, 최대 거리 16)의 반복 에러 패턴들 중에서 각 압축 횟수에 대해 매스킹이 일어나지 않는 반복 에러 패턴들의 수가 표 12의 마지막 행에 표시되어 있다. 압축 횟수에 따라서 매스킹이 일어나지 않는 반복 에러 패턴들의 수 및 종류가 다양함을 볼 수 있다.

많은 압축 횟수는 과도한 하드웨어 오버헤드(hardware overhead)를 야기하므로, 모든 반복 에러 패턴들에 대해서 매스킹을 없앨 수 있는 횟수의 압축이 실행되도록 하기 보다는 설계 허용 범위 내에서 가능한 많은 횟수의 압축이 수행되도록 하는 것이 바람직하다. 이를 위해서는 다음과 같은 플로우를 통해 최적의 압축 횟수가 얻어질 수 있다.

1) 구현하고자 하는 MISR의 타입에 상관없이, 가능한 반복 에러 패턴들의 최대 거리 D를 구한다.

2) 거리 1 내지 D의 반복 에러 패턴들 각각에 대한 1 내지 C회의 압축 동안에 매스킹이 발생하는 지의 여부를 구한다. 여기서, C는 모든 반복 에러 패턴들의 압축에 있어서 아무런 매스킹도 발생하지 않는 압축 횟수이다.

3) 각 압축 횟수와 관련하여 매스킹이 발생하지 않는 반복 에러 패턴들의 수를 구한다.

4) 어떤 회로에 구현될 수 있는 MISR들의 최대 개수 M을 초과하지 않는 최대 압축 횟수 Cmax를 결정한다.

5) Cmax 개의 MISR들을 병렬로 연결한다.

도 5를 참조하면, 반복 에러 패턴들에 의한 에러 매스킹을 방지하기 위해 4 차 압축을 실행하는 병렬 시그너츄어 압축 회로(50)가 도시되어 있다. 상기 시그너츄어 압축 회로(50)은 상호간 병렬로 연결되는 4 개의 MISR(52-1) 내지 (52-4)를 구비한다. 각 MISR(52)는 8 비트의 입력 패턴들(P1~P8)에 각각 대응하는 8 개의 플립플롭 회로들(54)를 구비하고 있다. 앞의 실시예에서와 마찬가지로, 각 MISR(52) 내의 각 플립플롭 회로(54)는 XOR 게이트(53)을 통해 상위 비트 측 상의 다음 플립플롭 회로에 연결되고, 각 MISR은 피드백 탭을 구비하고 있다.

상기 8 비트 시그너츄어 압축 회로(50)의 반복 에러 패턴들의 검출 가능한 최대 거리는 7이다. 따라서, 표 12를 참조하면, 상기 시그너츄어 압축 회로(50)는 거리 1, 2, 3, 6 및 7의 반복 에러 패턴들을 검출해서 그들로 인한 에러 매스킹을 방지한다.

여기서, 비록, 피드백 탭을 갖는 MISR을 구비하는 병렬 시그너츄어 압축 회로를 통해 본 발명을 상세히 설명되었지만, 본 발명의 기술적인 사상 및 범위는 거기에 한정되지 않으며, 오히려 본 발명의 다양한 실시예들 및 그 변형들이 있을 수 있다는 것이 이 기술 분야에 대한 통상의 지식을 가진 자들에게는 자명할 것이다.

이상과 같은 본 발명에 의하면, 홀수는 물론 짝수 거리의 반복 에러 패턴들로 인한 에러 매스킹의 확률을 줄일 수 있다.

Claims

검사되는 대상 회로로부터의 병렬 응답 데이터를 압축하는 병렬 시그너츄어 압축 회로에 있어서: 상기 응답 데이터를 병렬로 받아들여서 압축하는 것에 의해 제 1의 시그너츄어를 발생하는 제 1의 다중 입력 시그너츄어 레지스터 및; 상기 제 1의 시그너츄어를 병렬로 받아들여서 압축하는 것에 의해 제 2의 시그너츄어를 발생하는 제 2의 다중 입력 시그너츄어 레지스터를 포함하는 것을 특징으로 하는 병렬 시그너츄어 압축 회로.
제1항에 있어서, 상기 각 다중 입력 시그너츄어 레지스터들은 적어도 하나의 피드백 탭을 구비하는 것을 특징으로 하는 병렬 시그너츄어 압축 회로.
검사되는 대상 회로로부터의 응답 데이터를 압축하는 병렬 시그너츄어 압축회로에 있어서: 상기 응답 데이터를 병렬로 받아들이기 위한 병렬 입력들과 상기 받아들여진 응답 데이터를 압축하는 것에 의해 생성된 제 1의 시그너츄어를 출력하기 위한 병렬 출력들을 갖는 제 1의 다중 입력 시그너츄어 레지스터와; 상기 제 1의 시그너츄어를 압축하는 것에 의해 제 2의 시그너츄어를 발생하는 제 2의 다중 입력 시그너츄어 레지스터 및; 상기 제 2의 시그너츄어를 압축하는 것에 의해 제 3의 시그너츄어를 발생하는 제 3의 다중 입력 시그너츄어 레지스터를 포함하는 것을 특징으로 하는 병렬 시그너츄어 압축 회로.
제3항에 있어서, 상기 제 3의 다중 입력 시그너츄어 레지스터 다음에 상기 제 3의 다중 입력 시그너츄어와 병렬로 연결되는 적어도 하나의 다중 입력 시그너츄어 레지스터를 더 포함하는 것을 특징으로 하는 병렬 시그너츄어 압축 회로.
제4항에 있어서, 상기 각 다중 입력 시그너츄어 레지스터들은 적어도 하나의 피드백 탭을 구비하는 것을 특징으로 하는 병렬 시그너츄어 압축 회로.