JPH097397A

JPH097397A - メモリ・アレイ組込み自己テスト回路及びそのための方法

Info

Publication number: JPH097397A
Application number: JP8145266A
Authority: JP
Inventors: Robert Dean Adams; ロバート・ディーン・アダムス; Connor John; ジョン・コナー; Stephen Koch Garrett; ギャレット・ステーブン・コッホ; Luigi Ternullo Jr; ルイジ・テルヌッロ・ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-06-07
Filing date: 1996-06-07
Publication date: 1997-01-10
Anticipated expiration: 2016-06-07
Also published as: US5790564A; JP3431761B2; US5771242A

Abstract

(57)【要約】【課題】隣接するメモリ・セルに対して一義的読取り
／書込み動作を許可するためのプログラマブル・パター
ン・ジェネレータを備えるメモリ・アレイ組込み自己テ
スト回路及びテスト方法を提供する。【解決手段】本発明のテスト回路は、外部コントロー
ラとメモリ・アレイ１５０とに結合されたプログラマブ
ル・パターン・ジェネレータ１００を備える、メモリ・
アレイ用オンチップ組込みテスト回路であって、前記パ
ターン・ジェネレータがメモリ・アレイに対する読取り
／書込み制御を提供する読取り／書込みコントローラ１
０４と、メモリ・アレイにデータを提供するデータ・ジ
ェネレータ１０２と、アドレス周波数コントローラ１０
８とを備え、外部コントローラがアドレス周波数コント
ローラ中に適当な周波数パターンをプログラムして、メ
モリ・アレイの各アドレスでパターン・ジェネレータが
実行する、メモリ・アレイに対するサイクル数を決定す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に集積回路の
テストに関し、より詳細にはメモリ・アレイなど集積回
路の一部分の機能をテストするために集積回路チップ上
で実施される組込み自己テスト回路及び方法に関する。

【０００２】

【従来の技術】集積回路の進歩により、単一チップ上に
ますます多くの回路を集積できる能力が高まってきた。
チップ上の回路の複雑さが増大するにつれて、回路を徹
底的にテストする必要も増大している。しかし、これら
の回路の多くは外部テスト機器からアクセス可能な接続
をほとんどまたは全く備えていず、そのため外部機器に
よるこうした回路のテストは非常に難しくあるいは全く
不可能になっている。集積回路をテストする問題に対す
る一般的な解決方法は、テスト回路をチップ自体に埋め
込むものであり、一般にアレイ組込み自己テスト（ＡＢ
ＩＳＴ）と呼ばれている。ＡＢＩＳＴ回路は通常回路の
機能をテストし、その回路が適切に機能していない場合
は障害の指示を示す。

【０００３】単一チップ上に集積される回路の数が増加
するにつれて、オンチップＡＢＩＳＴ回路の複雑さと精
巧さも増大する。異なる適用例用に異なる様々なタイプ
の自己テスト回路が知られている。そのような自己テス
ト回路の一つのタイプは、メモリ・アレイに印加するラ
ンダム・データ・パターンを生成するものである。ラン
ダム・データ自己テスト回路の例としては、米国特許第
５３３１６４３号「Self-Testing Logic with Embedded
Arrays」（1994年７月１９日にスミス（Smith）に発
行、インターナショナル・ビジネス・マシーンズ・コー
ポレイションに譲渡）、米国特許第５３０１１９９号
「Built-In Self Test Circuit」（1994年４月５日にイ
ケナガ他に発行、ＮＴＴコーポレイションに譲渡）、米
国特許第５１３８６１９号「Built-In Self Test for I
ntegrated Circuit Memory」（1992年８月１１日にファ
サング（Fasang）他に発行、ナショナル・セミコンダク
ター・コーポレイションに譲渡）、米国特許第５００６
７８７号「Self Testing Circuitry for VLSI Units」
（1991年４月９日にカティルジオウル（Katircioglu）
他に発行、ユニシス・コーポレイションに譲渡）があ
る。これらの特許はすべて参照により本明細書に組み込
む。

【０００４】上記のようなランダムデータを生成する自
己テスト回路はメモリ・アレイの決定的テスト、すなわ
ち定義された一連のデータを用いてアレイをテストする
のには使用できない。さらに、ランダム・データは、メ
モリ・アレイを、例えばバーンイン・テスト中に必要な
既知の状態に置くことができない。しかし、プログラマ
ブル・データを生成する他の自己テスト回路が知られて
いる。例えば、米国特許第５２２４１０１号「Micro-Co
ded Self-Test Apparatus for a Memory Array」（1993
年６月２９日ポピヤク（Popyak）ジュニアに発行、アメ
リカ合衆国に譲渡）は、マイクロコード・シーケンサを
使って読取り専用メモリ（ＲＯＭ）の内容からテスト・
アルゴリズムを決定する自己テスト回路を開示してお
り、これを参照により本明細書に組み込む。しかし、そ
のアルゴリズムがＲＯＭ中にプログラムされた後は、テ
スト・アルゴリズムは固定され、異なるテスト・パラメ
ータ用に再プログラミングできない。米国特許第５３０
１１５６号「Configurable Self-Test for Embeded Ram
s」（1994年４月５日タリー（Talley）に発行、ヒュー
レット・パッカード・コーポレイションに譲渡）は、自
己テスト回路中へのテスト・ベクトルの走査を可能に
し、かつ自己テスト回路からのテスト結果の走査を可能
にするために回路のアドレス部分及びデータ部分を通過
する、直列走査経路を有する自己テスト回路を開示して
いる。新しいテスト・ベクトル中での走査によってデー
タは動的に変更されるが、テスト中にデータが変化する
ごとにデータ中で走査するこのプロセスは非常に時間が
かかり、大きなメモリ・アレイのテストが過度に遅く非
実用的になる。上記の２件の特許を参照により本明細書
に組み込む。

【０００５】比較的精巧なＡＢＩＳＴ回路の一例が、米
国特許第５１７３９０６号「Built-In Self for Integr
ated Circuits」（1992年１２月２２日ドライベルビス
（Dreibelbis）他に発行）に開示されている。これも参
照により本明細書に組み込む。上記特許で開示されるＡ
ＢＩＳＴ回路は、メモリ・アレイのテスト用に５つの固
定パターンと１つのプログラマブル（ＰＧ）パターンを
提供している。ＰＧパターンは、ＡＢＩＳＴ回路によっ
てメモリ・アレイ内のセルに印加される特定のプログラ
ミング・パターン及びシーケンスを決定する構成変数を
提供することにより、メモリ・アレイなどの回路をテス
トする際により大きなフレキシブリティを提供する。

【０００６】上記米国特許第５１７３９０６号のＡＢＩ
ＳＴ回路内のＰＧパターン・ジェネレータは、当技術分
野で周知の技法である走査チェーン初期設定を用いて適
切な構成変数を初期設定する。４個のプログラマブルＲ
／Ｗラッチと４個のプログラマブル・データ・ラッチの
組合せで、２⁸すなわち２５６個のプログラミング・シ
ーケンスが得られ、これが各メモリ・アドレスで実行で
きる。このＰＧパターンは通常、ＷＣ、ＲＣ３、ＲＣ４
の３つのサブサイクルから構成される。１つのサブサイ
クルは、テスト中のメモリ・アレイ上で実行されるＲ／
Ｗ動作を定義する。その際に、そのアドレス空間全体を
ＡＢＩＳＴ状態機械のアドレス・カウンタが上昇または
下降する。最後のアドレスに達すると、新しいサブサイ
クルが始まり、アレイのアドレス空間が再度走査され
る。ＷＣサブサイクルはブランケット書込みサイクルで
あり、メモリ・アレイ内のあらゆるセルに１つのゼロま
たは１つの１の同じデータが書き込まれる。次にＲＣ３
サブサイクルが実行され、その後にＲＣ４サブサイクル
が続き、この両方の間、メモリ・アレイ内のセルが読み
取られまたは書き込まれる。プログラマブル動作が実行
するのは、通常はこのＲＣ３及びＲＣ４サブサイクル中
である。

【０００７】上記特許で開示されたＡＢＩＳＴ回路のこ
のＲＣ３及びＲＣ４サブサイクル中の動作を例示する例
を下記に示す。この例のアレイは、４×４、すなわちワ
ード線（ＷＬ）４本×ビット線（ＢＬ）４本である。ア
レイの状態は、６４サイクル（１セル当たり４回の動作
×１６個のアドレス）の完了後に示される。

【０００８】プログラマブル・パラメータの初期設定後
の状態を下記に示す。１）プログラマブル・データ・ラッチ＝００１１２）プログラマブルＲ／Ｗラッチ＝ＷＲＷＲ３）ＬＳＷＡ

【数１】ＬＳＢＡ上で反転４）カウント・アップ、リップル・ビット（ＲＢ）

【０００９】下記に示すアレイは、アレイ内の各セル上
で４つのメモリ・サイクルがすべて実行された後のアレ
イの状態を表す。１０１００１０１１０１００１０１

【００１０】アドレス・カウンタは、ＷＬ００、ＢＬ０
０（ビット線を列で表し、ワード線を行で表す）からス
タートし、所望のメモリ・サイクルに達するため、プロ
グラマブル・データ・ラッチの諸ビットがＲ／Ｗラッチ
内の対応する各ビットと突き合わされる。この例では、
第１のセルにゼロが書き込まれ（Ｗ０）、次のサイクル
でそのゼロが読み取られる（Ｒ０）。第３サイクルでそ
のセルに１が書き込まれ（Ｗ１）、第４サイクルでその
１が読み取られる（Ｒ１）。この４つのサイクルを略記
してＷ０Ｒ０Ｗ１Ｒ１シーケンスと記す。次にビット・
アドレスが増分され（リップル・ビット・モード（Ｒ
Ｂ））、新しいアドレスＷＬ００、ＢＬ０１が得られ
る。「ＬＳＢＡ上で反転」オプションが活動状態の場
合、最下位ビット・アドレス（ＬＳＢＡ）がハイなので
第２のセルはＷ１Ｒ１Ｗ０Ｒ０シーケンスを受け取る。
次にビット・アドレスが増分されて（ＲＢモード）、Ｗ
Ｌ００、ＢＬ０２となり、Ｗ０Ｒ０Ｗ１Ｒ１シーケンス
が実行される。次にこのビット・アドレスがＲＢモード
で増分されてＷＬ００、ＢＬ０３となり、Ｗ１Ｒ１Ｗ０
Ｒ０シーケンスが実行される。ビット・アドレスが次に
増分されると、ＷＬ０１、ＢＬ００のアドレスとなる。
「ＬＳＷＡ上でデータ反転」オプションが活動状態であ
り、かつ最下位ワード・アドレス（ＬＳＷＡ）がハイな
ので、このセルはＷ１Ｒ１Ｗ０Ｒ０シーケンスを受け取
る。すなわちデータが反転される。次にアドレスがＲＢ
モードでＷＬ０１、ＢＬ０１に増分される。「ＬＳＢＡ
上でデータ反転」オプションと「ＬＳＷＡ上でデータ反
転」オプションが排他的ＯＲ操作されるので、このアド
レスではデータの反転は起こらず、Ｗ０Ｒ０Ｗ１Ｒ１シ
ーケンスが得られる。アレイ内の１６個のメモリ・セル
がすべて、それぞれ活動状態のプログラマブル・パラメ
ータに従って４回のメモリ・サイクルを受けるまで、こ
のプロセスが続行する。

【００１１】最低パターン繰返し頻度は、ビット（列）
次元でもワード（行）次元でも２である。ビット次元で
は、パターン繰返し頻度は「ＬＳＢＡ上でデータ反転」
フラグに依存する。このフラグがセットされていない場
合は、そのパターンが各ビットごとに繰り返される。こ
のフラグがセットされている場合は、１ビット置きにパ
ターンが繰り返される。ワード次元では、パターン繰返
し頻度は「ＬＳＷＡ上でデータ反転」フラグに依存す
る。「ＬＳＢＡ上でデータ反転」フラグも「ＬＳＷＡ上
でデータ反転」フラグもセットされている場合は、上述
のようにその２つが排他的ＯＲ操作される。

【００１２】上記明細書第５１７３９０６号による従来
技術のＡＢＩＳＴアーキテクチャは、メモリ・アレイへ
の特定の１組の読取り／書込み（Ｒ／Ｗ）サイクルのプ
ログラミングを可能にするが、同じＲ／Ｗサイクルがア
レイ内の各アドレスで実行される。さらに、上記特許の
プログラマブル・パターン・ジェネレータは所与のメモ
リ・サイクル中にどのデータ・ラッチとどのＲ／Ｗ制御
ラッチからデータ及び制御が出るかを決定するために、
２ビット・カウンタとデコーダを含んでいる。したがっ
て、このデータ生成経路は、復号論理回路を含んでお
り、したがってクリティカルなデータ生成経路の遅延が
増大し、ＡＢＩＳＴの実行が遅くなる。

【００１３】その上、性能及び技術の進歩が続くにつれ
て、メモリ・アレイの特徴付けはそれに対してＡＢＩＳ
Ｔ検出パターンが実施されていない未知のメモリ感度を
示す可能性がある。したがって、従来技術のＡＢＩＳＴ
回路を使ってはできない、１つのセルから隣接するセル
へと感度のテストが可能な、メモリ・アレイ内の隣接す
るセルに対して異なるＲ／Ｗ動作が実行できる、プログ
ラマブル・パターン・ジェネレータが必要とされてい
る。

【００１４】

【発明が解決しようとする課題】本発明の目的は、隣接
するメモリ・セルに対する一義的読取り／書込み動作を
可能にするためのプログラマブル・パターン・ジェネレ
ータを備えるメモリ・アレイ組込み自己テスト回路及び
テスト方法を提供することである。

【００１５】

【課題を解決するための手段】本発明によれば、ＡＢＩ
ＳＴ回路用のプログラマブル・パターン・ジェネレータ
は、メモリ・アレイ内の隣接するアドレス位置で異なる
Ｒ／Ｗデータ操作の実行を可能にする。このプログラマ
ブル・パターン・ジェネレータは、好適にも、データ・
ジェネレータと読取り／書取みコントローラと周波数コ
ントローラとを含む状態機械を含んでいる。データ・ジ
ェネレータは、そのメモリ・アレイに適したデータ・パ
ターンでプログラムされ、読取り／書込みコントローラ
はそのメモリ・アレイに適した読取り／書込みパターン
でプログラムされ、周波数コントローラはそのメモリ・
アレイ中のセルごとの読取り／書込み動作の回数を決定
するのに適した頻度情報でプログラムされている。８ビ
ットのデータ・ジェネレータと８ビットの読取り／書込
みコントローラを仮定すると、周波数コントローラは、
８つの読取り／書込み動作がメモり・アレイ内の異なる
セルの間でどのように割り振られるかを選択できるよう
にする。例えば、周波数コントローラがＸ８モードのと
き、８つの読取り／書込み動作がすべて単一セル上で実
行される。周波数コントローラがＸ４モードのとき、最
初の４つの読取り／書込み動作が１つのセル上で実行さ
れ、二番目の４つの読取り／書込み動作が次のセル上で
実行される。周波数コントローラがＸ２モードのとき
は、最初の２つの読取り／書込み動作が第一のセル上で
実行され、次の２つの読取り／書込み動作が第２のセル
上で実行され、次の２つの読取り／書込み動作が第３の
セル上で実行され、最後の２つの読取り／書込み動作が
第４のセル上で実行される。周波数コントローラがＸ１
モードのとき、８つの読取り／書込み動作がそれぞれ異
なるセル上で実行される。プログラマブル・データとプ
ログラマブル読取り／書込みシーケンスとプログラマプ
ル周波数があいまって、隣接セルに対して一義的な読取
り／書込みシーケンスを提供することによってメモリ・
アレイの決定的テストを可能にし、従来技術よりもずっ
と多数の可能な組合せを提供し、これによって、セル間
感度のより厳格なテストが可能になる。

【００１６】次に、添付の図面に則して本発明の好まし
い例示的実施形態について説明する。図面では同じ記号
は同じ要素を表す。

【００１７】

【発明の実施の形態】図１を参照すると、本発明により
ＡＢＩＳＴ回路は、メモリ・アレイ１５０をテストする
ためのプログラマブル・パターン・ジェネレータ回路１
００を含んでいる。パターン・ジェネレータ１００は、
好適にはデータ・ジェネレータ１０２、読取り／書込み
（Ｗ／Ｒ）コントローラ１０４、アドレス・カウンタ１
０６、及びアドレス周波数コントローラ１０８を備えて
いる。メモリ・アレイ１５０から読み取られたデータ
は、比較回路１６０により書き込まれたデータと比較さ
れ、比較の成否を示すＰＡＳＳ／ＦＡＩＬ＃信号が比較
回路によって生成される。データ・ジェネレータ１０２
とＲ／Ｗコントローラ１０４の構成、ならびにアドレス
周波数コントローラ１０８の存在により、メモリ・アレ
イ１５０内の隣接するメモリ・セルに異なるＲ／Ｗパタ
ーンが書き込めるようになり、かつ従来技術のパターン
・ジェネレータのデータ生成経路中で復号論理回路が不
要となるため、従来技術と比較してプログラマブル・パ
ターン・ジェネレータ１００の動作が著しく向上する。

【００１８】データ・ジェネレータ１０２は、テスト中
に読み取るべきまたは書き込むべきデータをメモリ・ア
レイ１５０へのＤＡＴＡ出力上に生成する。データ・ジ
ェネレータ１０２は、好適には、シフト・レジスタの構
成で配列され論理回路２０６に結合された８ビット・デ
ータ・ラッチ２００を含む。データ・ジェネレータ１０
２用の初期データ値は、周知の走査チェーン初期設定方
法を用いてデータ・ラッチ２００に記憶される。データ
・ラッチ２００の最下位ビット２０４の出力２０２は、
好適には、最上位ビット２１２の入力２１０に結合され
て、バレル・シフタを形成しており、したがって走査チ
ェーン初期設定時にデータ・ジェネレータ１０２に記憶
されたデータ・パターンを保有してテスト中繰り返し使
用することもできる。

【００１９】読取り／書込み（Ｒ／Ｗ）コントローラ１
０４は、テスト中メモリ・アレイ１５０に読取り及び書
込み制御信号Ｒ／Ｗを生成する。Ｒ／Ｗコントローラ１
０４は、好適にはシフト・レジスタの構成に配列された
８ビットのＲ／Ｗラッチ３００を備える。Ｒ／Ｗコント
ローラ１０４の初期値は走査チェーン初期設定によりＲ
／Ｗラッチ３００に記憶される。Ｒ／Ｗラッチ３００の
最下位ビット３０４の出力３０２は、好適には、最上位
ビット３１２の入力３１０に結合され、データ・ラッチ
２００と類似のバレル・シフタを形成する。

【００２０】アドレス・カウンタ１０６は、テスト中メ
モリ・アレイ１５０のアドレス線入力にＡＤＤＲＥＳＳ
出力を生成する。アドレス・カウンタ１０６は、好適に
は、２進カウンタを備え、クロック入力ＣＬＫがアドレ
ス周波数コントローラ１０８のＣＯＵＮＴ出力によって
駆動される。アドレス・カウンタ１０６の方向入力ＤＩ
Ｒに結合されたＵＰ／ＤＯＷＮ＃信号により、アドレス
・カウンタ１０６がカウント・アップする（昇順アドレ
ス）のか、それともカウント・ダウンする（降順アドレ
ス）のかが決まる。アドレス・カウンタ１０６は好適に
は、ＤＩＲ入力の状態に応じてＡＤＤＲＥＳＳ出力を増
分または減分することにより、メモリ・アレイ１５０内
の順次セルにアクセスする。

【００２１】アドレス周波数コントローラ１０８は、い
つそのＣＯＵＮＴ出力をパルスして、アドレス・カウン
タ１０６に次のアドレスをメモリ・アレイ１５０に駆動
させるかを決定する。ＣＯＵＮＴの周波数により、８つ
のプログラム式Ｒ／Ｗサイクルのうちいくつがそのアド
レスの変更前にセル上で実行されるかが決まる。ＣＯＵ
ＮＴは走査チェーン初期設定によって設定される２つの
符号化入力Ｅ０とＥ１の状態に応じて、メモリ・サイク
ルごと、２メモリ・サイクルごと、４メモリ・サイクル
ごと、あるいは８メモリ・サイクルごとにパルスされ
る。Ｘ１は好適にはＥ０とＥ１を共に０に初期設定する
ことによって実行される。Ｘ１モードでは、ＣＯＵＮＴ
はメモリ・サイクルごとに１回パルスし、アドレス・カ
ウンタ１０６にサイクルごとにメモリ・アレイ１５０に
対してアドレスを変更させる。したがってＸ１モードで
は、各サブサイクル中に各セルごとに１回のＲ／Ｗ動作
しか実行されない。メモリ・アレイ１５０内の各セルは
１回しかアクセスされないので、恐らく書込みはサブサ
イクルＲＣ３で実行され、それに続いてサブサイクルＲ
Ｃ４で読取りが行われるはずである。この配列ではサブ
サイクルＲＣ３が本質的にブランケット書込みを実行し
ているので、ＷＣブランケット・サブサイクルが無用に
なる。ＡＢＩＳＴ回路内の論理回路（図示せず）はＸ１
モードを検出するとＷＣサブサイクルをスキップし、テ
スト中に不要なステップを実行しないことによって時間
を節約することができる。

【００２２】Ｘ２モードは、好適には、Ｅ０を０に、Ｅ
１を１に初期設定することによって実施できる。Ｘ２モ
ードでは、ＣＯＵＮＴは２メモリ・サイクルごとに１回
パルスして、アドレス・カウンタ１０６に２サイクルご
とにアドレスを変更させる。すなわち、Ｘ２モードで
は、各サブサイクル中に各セルごとに２回のＲ／Ｗ動作
が実行される。Ｘ４モードでは、好適にはＥ０を１にＥ
１を０に初期設定することによって実施できる。Ｘ４モ
ードでは、ＣＯＵＮＴは４メモリ・サイクルごとに１回
パルスして、アドレス・カウンタ１０６にメモリ・アレ
イ１５０に対して４回アクセスするごとにアドレスを変
更させる。したがってＸ４モードでは、各サブサイクル
中に各セルごとに４回のＲ／Ｗ動作が実行される。Ｘ８
モードは、好適には、Ｅ０とＥ１を共に１に初期設定す
ることによって実行できる。Ｘ８モードでは、ＣＯＵＮ
Ｔは８メモリ・サイクルごとに１回パルスして、アドレ
ス・カウンタ１０６に、メモリ・アレイ１５０に８回ア
クセスするごとにアドレスを変更させる。したがってＸ
８モードでは、データ・ジェネレータ１０２とＲ／Ｗコ
ントローラ１０４によって定義される８つのＲ／Ｗ動作
がすべて各サブ・サイクル中に各セルごとに実行され
る。

【００２３】データ・ラッチ２００と論理回路２０６の
１つの好適な具体的構成を図２に示す。データ・ラッチ
２００に加えてデータ・ジェネレータ１０４内の他のラ
ッチも論理回路２０６の機能を決定するために走査チェ
ーン初期設定中に初期設定される。たとえば、ラッチ２
２０はブランケット書込みビットの値を含んでいる。ラ
ッチ２２０に１が書き込まれるとブランケット書込みＷ
Ｃサブサイクル中にメモリ・アレイ１５０にブランケッ
ト１が書き込まれる。ラッチ２２０に０が書き込まれる
と、ＷＣサブサイクル中にメモリ・アレイ１５０にブラ
ンケット０が書き込まれる。ラッチ２２２は、「ＬＳＢ
Ａ上で反転」フラグを含んでいる。これが真（ハイ）の
とき、ビット・アドレスＳＴＢＡ０Ｅの最下位ビットが
ハイのときは、ゲート２４０の出力がハイになる。ラッ
チ２２４は「ＬＳＷＡ上で反転」フラグを含んでいる。
これが真のとき、ワード・アドレスＳＴＷＡ０Ｅの最下
位ビットがハイのときはゲート２４２の出力がハイにな
る。ゲート２４０と２４２の出力がゲート２３６によっ
て排他的ＯＲ操作されて、両方のフラグがセットされ、
かつビット・アドレスの最下位ビット（ＬＳＢＡ）とワ
ード・アドレスの最下位ビット（ＬＳＷＡ）が共にハイ
のとき、信号線２３０上のデータの反転を起こさない。
次にゲート２３６の出力２３４が信号線２３０上のデー
タと排他的ＯＲ操作され、フラグ２２２と２２４によっ
て適切なことが示されたときデータ出力を反転させる。
別のラッチ２２６は「補奇数データ・ビット」フラグを
含み、このフラグは真のとき、データ・ラッチ２００中
に記憶されているデータ・パターン中のデータ・ビット
を１つ置きに反転させてからメモリ・アレイ１５０に出
力させる。もう１つのラッチ２２８は「データ反転」フ
ラグを含んでおり、このフラグは真のときデータ・ラッ
チ２００からのデータ出力を反転させる。ラッチ２２０
〜２２８はすべて走査チェーン初期設定によって初期設
定される。

【００２４】Ｒ／Ｗコントローラ１０４及びアドレス周
波数コントローラ１０８の適切な具体的構成を図３に示
す。Ｒ／Ｗラッチ３００は、各サイクルがメモリ・アレ
イ１５０に対する読取りサイクルなのか書込みサイクル
なのかを示すビットを含んでおり、０は好適には読取り
サイクルを示し、１は好適には書込みサイクルを示す。
Ｒ／Ｗラッチ３００のこの８個のビットは、データ・ラ
ッチ２００に記憶されているデータの８個のビットに対
応する。例えば、Ｒ／Ｗラッチ３００に記憶されている
最下位ビットが０であり、かつデータ・ラッチ２００に
記憶されている最下位ビットが１である場合、メモリ・
アレイ１５０に対する最初の動作は、現アドレスにおけ
る１の読取りとなる。次のサイクルでは、Ｒ／Ｗラッチ
３００の次のビットがデータ・ラッチ２００の次のビッ
トと共に出力され、両方のラッチの８個のビットがすべ
て出力されるまで以下同様に続き、８つのメモリ・アド
レスのパターンが定義される。各メモリ・サイクルごと
に可能な４つのアクセスは、０の読取り、１の読取り、
０の書込み、１の書込みである。

【００２５】データ・ラッチ２００の他に、Ｒ／Ｗコン
トローラ１０４内の他のラッチも走査チェーン初期設定
中に初期設定されて、論理回路３０６の機能を決定す
る。例えば、ラッチ３２０は「ＲＣ４中Ｒ／Ｗ制御反
転」フラグを含んでおり、このフラグは真（ハイ）のと
き、ＲＣ４サブサイクル中にアレイ１５０へのＲ／Ｗを
反転させる。その上、アドレス周波数コントローラ１０
８内の他のラッチ３２２及び３２４も走査チェーン初期
設定中に初期設定される。ラッチ３２２はＥ０に対応
し、ラッチ３２４はＥ１に対応する。Ｅ０とＥ１の値に
より、ＣＯＵＮＴパルスの合間に何回のメモリ・サイク
ルが実行されるかが決まる。Ｅ０＝０かつＥ１＝０はＸ
１モードに対応し、Ｅ０＝０かつＥ１＝１はＸ２モード
に対応し、Ｅ０＝１かつＥ１＝０はＸ４モードに対応
し、Ｅ０＝１かつＥ１＝１はＸ８モードに対応する。

【００２６】アドレス周波数コントローラ１０８が存在
することが、データ・ラッチ２００とＲ／Ｗラッチ３０
０内のビット数が増大したこととあいまって、ＰＧパタ
ーン・ジェネレータ１００が生成できる可能なテスト・
シーケンスの数が従来技術の場合に比べて大幅に増大す
る。従来技術のＰＧパターン・ジェネレータは４個のデ
ータ・ラッチと４個のＲ／Ｗラッチしか持っておらず、
その結果パターンの組合せは２⁸通り（すなわち２５６
通り）となるが、本発明は８個のデータ・ラッチと８個
のＲ／Ｗラッチから２¹⁶通りの組合せをもたらし、これ
に加えてプログラム・アドレス周波数コントローラ１０
８が４つの異なる状態のうちの１つで動作可能なことか
らさらに２ビットが加わって合計２¹⁸通り、すなわち２
６２，１４４通りのプログラマブル・パターンの組合せ
が可能となり、前記米国特許第５１７３９０６号に記載
の従来技術のＰＧパターン・ジェネレータを使用した場
合に２５６通りのパターンが得られるのに比べて大幅な
改善となる。

【００２７】ＰＧパターン・ジェネレータ１００の様々
なモード（すなわち、Ｘ１、Ｘ２、Ｘ４、Ｘ８）の機能
は、いくつかの具体例を参照すると最もよく理解できよ
う。４×８メモリ・アレイ（ワード線４本、ビット線８
本）をＸ１モードでテストすると仮定する。ＲＣ３サブ
サイクル中に以下のプログラムされた条件がある場合、１）データ＝０１１００１１０２）Ｒ／Ｗ＝ＷＷＷＷＷＷＷＷ３）ＲＣ４中Ｒ／Ｗ制御反転４）リップル・ビット（ＲＢ）５）ＬＳＷＡ上でデータ反転以下のアレイが生じ、その結果得られる繰返し頻度はビ
ット次元では４（すなわちビット方向に４ビットごとに
繰り返す）、ワード次元では２（すなわちワード方向に
は２ビットごとに繰り返す）となる。０１１００１１０１００１１００１０１１００１１０１００１１００１

【００２８】各メモリ・サイクルは、Ｘ１モードでは異
なるメモリ・セルに対するものなので、各セルは１回し
かアクセスされず、そのシーケンス中で各セルに対して
ただ１つのステップとなる。ＲＣ４サブサイクル中に以
下のプログラムされた条件がある場合、１）データ＝０１１００１１０２）Ｒ／Ｗ＝ＷＷＷＷＷＷＷＷ３）ＲＣ４中にＲ／Ｗ制御反転４）リップル・ビット（ＲＢ）５）ＬＳＷＡ上でデータ反転同じアレイ・パターンが、ＲＣ３中に記憶されたアレイ
・パターンと突き合わせて検証される。０１１００１１０１００１１００１０１１００１１０１００１１００１

【００２９】上記の例は、Ｘ１モードでは書込みは通常
ＲＣ３中に実行され、一方読取りはＲＣ４中に実行さ
れ、ＷＣブランケット書込みサブサイクルを実行する必
要がなくなることを実証している。

【００３０】下記のもう１つの例はＸ１モードの融通性
を実証している。８×４アレイ（ワード線８本にビット
線４本）をＸ１モードでテストすると仮定する。ＲＣ３
サブサイクル中に以下のプログラムされた条件がある場
合、１）データ＝００００１１１１２）Ｒ／Ｗ＝ＷＷＷＷＷＷＷＷ３）ＲＣ４中にＲ／Ｗ制御反転４）リップル・ワード（ＲＷ）５）ＬＳＢＡ上でデータ反転下記のアレイが生じ、その結果得られる繰返し頻度はビ
ット次元では２、ワード次元では８となる。０１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１０

【００３１】ＲＣ４サブサイクル中に以下のプログラム
された条件がある場合、１）データ＝００００１１１１２）Ｒ／Ｗ＝ＷＷＷＷＷＷＷＷ３）ＲＣ４中にＲ／Ｗ制御反転４）リップル・ワード（ＲＷ）５）ＬＳＢＡ上でデータ反転同じアレイ・パターンがＲＣ３中に記憶されたアレイ・
パターンと突き合わせて検証される。０１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１０

【００３２】Ｘ２モードでは、連続する２つのメモリ・
サイクルで１つのセルがアクセスされる。このため、あ
るセルを書込み、次のメモリ・サイクルで同じサブサイ
クル内の読取り動作でその内容を検査することが可能に
なる。４×４アレイをＸ２モードでテストすると仮定す
る。ＲＣ３サブサイクル中に以下のプログラムされた条
件がある場合、１）データ＝１１１１１１００２）Ｒ／Ｗ＝ＲＷＲＷＲＷＲＷ３）リップル・ワード（ＲＷ）４）ＬＳＢＡ上でデータ反転下記のアレイが得られ、繰返し頻度はビット次元で２、
ワード次元では４となる。１０１０１０１０１０１００１０１

【００３３】このアレイは、ＷＬ００，ＢＬ００に対し
てＲ１Ｗ１を実行し、続いてＷＬ０１，ＢＬ００に対し
てＲ１Ｗ１を実行し、続いてＷＬ１０，ＢＬ００に対し
てＲ１Ｗ１を実行し、続いてＷＬ１１，ＢＬ００に対し
てＲ０Ｗ０を実行することから生じる。次のアクセスは
ＷＬ００，ＢＬ０１に対してであり、「ＬＳＢＡ上でデ
ータ反転」フラグがセットされているため、データを反
転させることに留意されたい。ＲＣ４サイクルではＲＣ
３サイクルと同じプログラムされた条件を用い、その結
果ＲＣ４でＲＣ３のテストを繰り返すこともでき、また
全く異なるテストに進むこともできる。Ｘ２モードを使
用すると、４つの一義的Ｒ／Ｗデータ・シーケンスをビ
ット次元またはワード次元で４個の隣接セルに適用する
ことが可能になる。

【００３４】Ｘ４モードでは、連続する４つのメモリ・
サイクルで各セルがアクセスされる。すなわち、現アド
レス上でデータとＲ／Ｗラッチの内容の半分が使用さ
れ、残り４ビットは次のアドレス上で使用される。１つ
置きに同じシーケンスに会うので、最大のパターン繰返
し頻度は２である。２×２アレイをＸ４モードでテスト
すると仮定する。ＷＣサブサイクル中に以下のプログラ
ムされた条件がある場合、１）プログラム・ブランケット書込みデータ＝１２）リップル・ビット（ＲＢ）３）ＬＳＢＡ

【数２】ＬＳＷＡ上でデータ反転以下のアレイが得られる。１００１

【００３５】ＲＣ３サブサイクル中に、以下のプログラ
ムされた条件がある場合、１）データ＝１００１１１１１２）Ｒ／Ｗ＝ＲＷＲＷＲＷＷＲ３）リップル・ビット（ＲＢ）４）ＬＳＢＡ

【数３】ＬＳＷＡ上でデータ反転同じアレイが得られる。１００１

【００３６】このアレイは、ＷＬ０，ＢＬ０に対してＲ
１Ｗ０Ｒ０Ｗ１を実行し、続いてＷＬ０，ＢＬ１に対し
てＲ１Ｗ１Ｗ１Ｒ１を実行し（ＬＳＢＡによりデータは
反転）、続いてＷＬ１，ＢＬ０に対してＲ１Ｗ０Ｒ０Ｗ
１を実行し（ＬＳＷＡによりデータは反転）、続いてＷ
Ｌ１，ＢＬ１に対してＲ１Ｗ１Ｗ１Ｒ１を実行する（Ｌ
ＳＢＡ

【数４】ＬＳＷＡにより真データ）ことによって生じる。ＲＣ４
サイクルではＲＣ３サブサイクルと同じプログラムされ
た条件を用い、その結果ＲＣ４でＲＣ３のテストを繰り
返すことができ、また異なるテストに変更することもで
きる。Ｘ４モードを使用すると、２つの一義的Ｒ／Ｗデ
ータ・シーケンスをビット次元またはワード次元で２個
の隣接セルに適用することが可能になる。

【００３７】Ｘ８モードでは、連続する８つのメモリ・
サイクルで各セルがアクセスされる。すなわちデータと
Ｒ／Ｗラッチの内容全部が各セル上で使用される。２×
２アレイをＸ８モードでテストすると仮定する。ＷＣサ
ブサイクル中に以下のプログラムされた条件がある場
合、１）プログラム・ブランケット書込みデータ＝０２）リップル・ビット（ＲＢ）以下のアレイが生じる。００００

【００３８】ＲＣ３サブサイクル中に以下のプログラム
された条件がある場合、１）データ＝０００００００１２）Ｒ／Ｗ＝ＲＲＲＲＲＲＲＷ３）リップル・ワード（ＲＷ）下記のアレイが得られる。１１１１

【００３９】このアレイは、ＷＬ０，ＢＬ０に対してＲ
０Ｒ０Ｒ０Ｒ０Ｒ０Ｒ０Ｒ０Ｗ１を実行し、続いて他の
３つのアドレスに同じシーケンスを適用する（データ反
転なし）ことによって得られる。

【００４０】ＲＣ４サブサイクル中に以下のプログラム
された条件がある場合、１）データ＝１１１１１１１０２）Ｒ／Ｗ＝ＲＲＲＲＲＲＲＷ３）リップル・ワード（ＲＷ）４）データ反転下記のアレイが得られる。００００

【００４１】上記の例は、本発明による８個のデータ・
ラッチ、８個の読取り／書込みラッチ、４種の頻度状態
の組合せによって得られる融通性を例示している。

【００４２】前記米国特許に記載の従来技術のＰＧパタ
ーン・ジェネレータは、以下のプログラマブルな特徴を
提供している。１）プログラマブルな４ビット・データ・パターン２）プログラマブルな４ビットＲ／Ｗパターン３）ＲＣ４中にデータ反転４）ＬＳＷＡ上でデータ反転５）ＬＳＢＡ上でデータ反転６）補奇数データ・ビット７）リップル・ビット・アドレス（ＲＢ）／リップル・
ワード・アドレス（ＲＷ）８）プログラマブルな最大アドレス

【００４３】上記の従来技術の特徴を、下記に列挙する
本発明の特徴と比較されたい。なお新規の特徴はＡで示
す。１Ａ）プログラマブルな８ビット・データ・パターン２Ａ）プログラマブルな８ビットＲ／Ｗパターン３）ＲＣ４中にデータ反転４）ＬＳＷＡ上でデータ反転５）ＬＳＢＡ上でデータ反転６）補奇数データ・ビット７）リップル・ビット・アドレス（ＲＢ）／リップル・
ワード・アドレス（ＲＷ）８）プログラマブルな最大アドレス９Ａ）プログラマブルな２ビット周波数パターン１０Ａ）ＲＣ４中にＲ／Ｗ制御反転１１Ａ）ＬＳＷＡ上でデータ反転★ＬＳＢＡ上でデータ
反転１２Ａ）第２ＬＳＷＡ上でデータ反転★第２ＬＳＢＡ上
でデータ反転上記で★はＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲな
どのブール関数を示す。

【００４４】ＬＳＷＡ

【数５】ＬＳＢＡのブール関数は図２に詳しく示した。ＬＳＷＡ
とＬＳＢＡの異なるブール組合せ用の追加の論理は、当
業者に周知の従来の回路と方法によって実施できよう。
しかし、様々なブール関数が本発明の範囲に含まれる。

【００４５】本発明によるプログラマブル・パターン・
ジェネレータは、能力とフレキシビリティが大幅に向上
した他、従来技術のカウンタと復号方式が不要となる。
データ・ラッチとＲ／Ｗラッチ両方にシフト・レジスタ
を使用することにより、クリティカルなデータ・ジェネ
レータ経路からカウンタとデコーダが除去され、そのた
めデータを生成するための時間が短縮され、したがって
システム性能が向上する。この改良により、追加のデー
タ・ラッチと読取り／書込みラッチ用の名目論理回路、
ならびに追加のプログラマブルな特徴に関連するその他
の論理回路を増設するだけで、カウンタとデコーダは除
去される。したがって本発明は最小限の回路と設備を追
加するだけで大幅に改善された動作を実現する。

【００４６】以上本発明をその好ましい例示的実施形態
を参照して具体的に示し説明してきたが、本発明の趣旨
ならびに範囲から逸脱することなしにその形態及び細部
に様々な変更を加えられることが当業者なら理解されよ
う。例えば、可能なシーケンスの数をさらに増加する目
的でデータ・ラッチ及び読取り／書込みラッチ中のビッ
ト数を拡張し、あるいはアドレス周波数コントローラの
ビットまたは状態の数を拡張することは、本発明の範囲
内に明確に含まれる。さらに、図面では様々な導線や接
続を単一線で示してあるが、これは限定的な意味で示し
たものではなく、当業界では当然とされているように複
数の導線や接続を含むことができる。

【００４７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４８】（１）外部コントローラとメモリ・アレイ
とに結合されたプログラマブル・パターン・ジェネレー
タを備える、メモリ・アレイ用オンチップ組込みテスト
回路であって、前記パターン・ジェネレータが前記メモ
リ・アレイに対する読取り／書込み制御を提供する読取
り／書込みコントローラと、前記メモリ・アレイにデー
タを提供するデータ・ジェネレータと、アドレス周波数
コントローラとを備え、前記外部コントローラが前記ア
ドレス周波数コントローラ中に適当な周波数パターンを
プログラムして、前記メモリ・アレイの各アドレスで前
記パターン・ジェネレータが実行する、前記メモリ・ア
レイに対するサイクル数を決定することを特徴とするテ
スト回路。（２）前記アドレス周波数コントローラと前記メモリ・
アレイとに結合され、前記メモリ・アレイにアドレスを
提供し、かつ前記メモリ・アレイの各アドレスごとに１
回クロックされる前記アドレス周波数コントローラから
のクロック出力に応答して次のアドレスまでカウントす
る、アドレス・カウンタをさらに備える、上記（１）に
記載の回路。（３）前記読取り／書込みコントローラが、バレル・シ
フト・レジスタを形成する読取り／書込みラッチを備え
ることを特徴とする、上記（１）に記載の回路。（４）読取り／書込みラッチの数が少なくとも２個であ
ることを特徴とする、上記（３）に記載の回路。（５）前記データ・ジェネレータが、バレル・シフト・
レジスタを形成するデータ・ラッチを備えることを特徴
とする、上記（１）に記載の回路。（６）データ・ラッチの数が少なくとも８個であること
を特徴とする、上記（５）に記載の回路。（７）前記データ・ジェネレータからのデータを所定の
条件下で反転する論理手段をさらに備える、上記（１）
に記載の回路。（８）有意のワード・アドレスと有意のビット・アドレ
スが所定のブール関係を有するときに前記論理手段がデ
ータを反転することを特徴とする、上記（７）に記載の
回路。（９）前記読取り／書込みコントローラからの読取り／
書込み制御を所定の条件下で反転する論理手段をさらに
備える、上記（１）に記載の回路。（１０）外部コントローラとメモリ・アレイとに結合さ
れたプログラマブル・パターン・ジェネレータ状態機械
を備える、メモリ・アレイ用のオン・チップ組込みテス
ト回路であって、前記状態機械が前記メモリ・アレイに
読取り／書込み制御を提供する出力を有する第１のバレ
ル・シフト・レジスタを形成する少なくとも２個の読取
り／書込みラッチを備える読取り／書込みコントローラ
と、前記メモリ・アレイにデータを提供する出力を有す
る第２のバレル・シフト・レジスタを形成する少なくと
も２個のデータ・ラッチを備えるデータ・ジェネレータ
と、前記メモリ・アレイの各アドレスで前記パターン・
ジェネレータが実行する、前記メモリ・アレイに対する
サイクル数のそれぞれごとに１回パルスされるクロック
出力を有するアドレス周波数コントローラと、前記アド
レス周波数コントローラと、前記メモリ・アレイとに結
合され、前記メモリ・アレイにアドレスを提供し、かつ
前記アドレス周波数コントローラのクロック出力に応答
して次のアドレスまでカウントする、アドレス・カウン
タとを備え、前記外部コントローラが前記アドレス周波
数コントローラ中に適当な周波数パターンをプログラム
して、前記メモリ・アレイの各アドレスで前記パターン
・ジェネレータが実行する、前記メモリ・アレイに対す
るサイクルの数を決定することを特徴とするテスト回
路。（１１）前記アドレス周波数コントローラが、前記メモ
リ・アレイに対する各サイクルごとに１回そのクロック
出力をパルスすることを特徴とする、上記（１０）に記
載の回路。（１２）前記アドレス周波数コントローラが、前記メモ
リ・アレイに対する２サイクルごとに１回そのクロック
出力をパルスすることを特徴とする、上記（１０）に記
載の回路。（１３）前記アドレス周波数コントローラが、前記メモ
リ・アレイに対する４サイクルごとに１回そのクロック
出力をパルスすることを特徴とする、上記（１０）に記
載の回路。（１４）前記アドレス周波数コントローラが、前記メモ
リ・アレイに対する８サイクルごとに１回そのクロック
出力をパルスすることを特徴とする、上記（１０）に記
載の回路。（１５）メモリ・アレイの適当な読取り／書込み制御信
号に結合された読取り／書込みコントローラと、前記メ
モリ・アレイの適当なデータ信号に結合されたデータ・
ジェネレータと、前記メモリ・アレイの適当なアドレス
信号に結合されたアドレス・カウンタと、前記アドレス
・カウンタのクロック入力に結合され、前記クロック入
力をパルスする前にパターン・ジェネレータが実行す
る、メモリ・アレイに対するサイクルの数を決定するた
めの、アドレス周波数コントローラとを備える、外部コ
ントローラとメモリ・アレイとに結合されたプログラマ
ブル・パターン・ジェネレータを提供するステップと、
前記外部コントローラによって、適当な読取り／書込み
パターンを前記読取り／書込みコントローラ中にプログ
ラムするステップと、前記外部コントローラによって、
適当なデータ・パターンを前記データ・ジェネレータ中
にプログラムするステップと、前記アドレス周波数コン
トローラ中に適当な周波数パターンをプログラムして、
前記メモリ・アレイの各アドレスで前記パターン・ジェ
ネレータが実行する、前記メモリ・アレイに対するサイ
クル数を決定するステップと、前記アドレス・カウント
に含まれる第１アドレスでメモリ・アレイに対して少な
くとも１つのサイクルを実行するステップと、前記アド
レス周波数コントローラによって決定される、前記メモ
リ・アレイに対するサイクル数を前記パターン・ジェネ
レータが実行したとき、前記アドレス周波数コントロー
ラによって前記アドレス・カウンタのクロック入力をパ
ルスすることにより、前記アドレス・カウンタを次のア
ドレスに進めるステップとを含む、メモリ・アレイをテ
ストする方法。

【図面の簡単な説明】

【図１】本発明によるＡＢＩＳＴ回路用のプログラマブ
ル・パターン・ジェネレータのブロック図である。

【図２】図１のデータ・ジェネレータの１つの具体的実
施形態の概略図である。

【図３】図１の読取り／書込みコントローラ及び周波数
コントローラの概略図である。

【符号の説明】

１００パターン・ジェネレータ１０２データ・ジェネレータ１０４読取り／書込み（Ｒ／Ｗ）コントローラ１０６アドレス・カウンタ１０８アドレス周波数コントローラ１５０メモリ・アレイ１６０比較回路２００データ・ラッチ３００Ｒ／Ｗラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョン・コナーアメリカ合衆国05452 バーモント州バーリントンローリー・レーン 64 (72)発明者ギャレット・ステーブン・コッホアメリカ合衆国05464 バーモント州ケンブリッジバートレット・ヒル・ロード (72)発明者ルイジ・テルヌッロ・ジュニアアメリカ合衆国05446 バーモント州コルチェスターゲレイ・バーチ・ドライブ 19ビー

Claims

【特許請求の範囲】

【請求項１】外部コントローラとメモリ・アレイとに結
合されたプログラマブル・パターン・ジェネレータを備
える、メモリ・アレイ用オンチップ組込みテスト回路で
あって、前記パターン・ジェネレータが前記メモリ・ア
レイに対する読取り／書込み制御を提供する読取り／書
込みコントローラと、前記メモリ・アレイにデータを提供するデータ・ジェネ
レータと、アドレス周波数コントローラとを備え、前記外部コントローラが前記アドレス周波数コントロー
ラ中に適当な周波数パターンをプログラムして、前記メ
モリ・アレイの各アドレスで前記パターン・ジェネレー
タが実行する、前記メモリ・アレイに対するサイクル数
を決定することを特徴とするテスト回路。
【請求項２】前記アドレス周波数コントローラと前記メ
モリ・アレイとに結合され、前記メモリ・アレイにアド
レスを提供し、かつ前記メモリ・アレイの各アドレスご
とに１回クロックされる前記アドレス周波数コントロー
ラからのクロック出力に応答して次のアドレスまでカウ
ントする、アドレス・カウンタをさらに備える、請求項
１に記載の回路。
【請求項３】前記読取り／書込みコントローラが、バレ
ル・シフト・レジスタを形成する読取り／書込みラッチ
を備えることを特徴とする、請求項１に記載の回路。
【請求項４】読取り／書込みラッチの数が少なくとも２
個であることを特徴とする、請求項３に記載の回路。
【請求項５】前記データ・ジェネレータが、バレル・シ
フト・レジスタを形成するデータ・ラッチを備えること
を特徴とする、請求項１に記載の回路。
【請求項６】データ・ラッチの数が少なくとも８個であ
ることを特徴とする、請求項５に記載の回路。
【請求項７】前記データ・ジェネレータからのデータを
所定の条件下で反転する論理手段をさらに備える、請求
項１に記載の回路。
【請求項８】有意のワード・アドレスと有意のビット・
アドレスが所定のブール関係を有するときに前記論理手
段がデータを反転することを特徴とする、請求項７に記
載の回路。
【請求項９】前記読取り／書込みコントローラからの読
取り／書込み制御を所定の条件下で反転する論理手段を
さらに備える、請求項１に記載の回路。
【請求項１０】外部コントローラとメモリ・アレイとに
結合されたプログラマブル・パターン・ジェネレータ状
態機械を備える、メモリ・アレイ用のオン・チップ組込
みテスト回路であって、前記状態機械が前記メモリ・ア
レイに読取り／書込み制御を提供する出力を有する第１
のバレル・シフト・レジスタを形成する少なくとも２個
の読取り／書込みラッチを備える読取り／書込みコント
ローラと、前記メモリ・アレイにデータを提供する出力を有する第
２のバレル・シフト・レジスタを形成する少なくとも２
個のデータ・ラッチを備えるデータ・ジェネレータと、前記メモリ・アレイの各アドレスで前記パターン・ジェ
ネレータが実行する、前記メモリ・アレイに対するサイ
クル数のそれぞれごとに１回パルスされるクロック出力
を有するアドレス周波数コントローラと、前記アドレス周波数コントローラと、前記メモリ・アレ
イとに結合され、前記メモリ・アレイにアドレスを提供
し、かつ前記アドレス周波数コントローラのクロック出
力に応答して次のアドレスまでカウントする、アドレス
・カウンタとを備え、前記外部コントローラが前記アドレス周波数コントロー
ラ中に適当な周波数パターンをプログラムして、前記メ
モリ・アレイの各アドレスで前記パターン・ジェネレー
タが実行する、前記メモリ・アレイに対するサイクルの
数を決定することを特徴とするテスト回路。
【請求項１１】前記アドレス周波数コントローラが、前
記メモリ・アレイに対する各サイクルごとに１回そのク
ロック出力をパルスすることを特徴とする、請求項１０
に記載の回路。
【請求項１２】前記アドレス周波数コントローラが、前
記メモリ・アレイに対する２サイクルごとに１回そのク
ロック出力をパルスすることを特徴とする、請求項１０
に記載の回路。
【請求項１３】前記アドレス周波数コントローラが、前
記メモリ・アレイに対する４サイクルごとに１回そのク
ロック出力をパルスすることを特徴とする、請求項１０
に記載の回路。
【請求項１４】前記アドレス周波数コントローラが、前
記メモリ・アレイに対する８サイクルごとに１回そのク
ロック出力をパルスすることを特徴とする、請求項１０
に記載の回路。
【請求項１５】メモリ・アレイの適当な読取り／書込み
制御信号に結合された読取り／書込みコントローラと、前記メモリ・アレイの適当なデータ信号に結合されたデ
ータ・ジェネレータと、前記メモリ・アレイの適当なアドレス信号に結合された
アドレス・カウンタと、前記アドレス・カウンタのクロック入力に結合され、前
記クロック入力をパルスする前にパターン・ジェネレー
タが実行する、メモリ・アレイに対するサイクルの数を
決定するための、アドレス周波数コントローラとを備え
る、外部コントローラとメモリ・アレイとに結合された
プログラマブル・パターン・ジェネレータを提供するス
テップと、前記外部コントローラによって、適当な読取り／書込み
パターンを前記読取り／書込みコントローラ中にプログ
ラムするステップと、前記外部コントローラによって、適当なデータ・パター
ンを前記データ・ジェネレータ中にプログラムするステ
ップと、前記アドレス周波数コントローラ中に適当な周波数パタ
ーンをプログラムして、前記メモリ・アレイの各アドレ
スで前記パターン・ジェネレータが実行する、前記メモ
リ・アレイに対するサイクル数を決定するステップと、前記アドレス・カウントに含まれる第１アドレスでメモ
リ・アレイに対して少なくとも１つのサイクルを実行す
るステップと、前記アドレス周波数コントローラによって決定される、
前記メモリ・アレイに対するサイクル数を前記パターン
・ジェネレータが実行したとき、前記アドレス周波数コ
ントローラによって前記アドレス・カウンタのクロック
入力をパルスすることにより、前記アドレス・カウンタ
を次のアドレスに進めるステップとを含む、メモリ・アレイをテストする方法。