JP2556268B2 - プログラムダウンロード方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数プロセッサシステム
におけるプログラムダウンロード方式に関する。

【０００２】

【従来の技術】プロセッサに実行させるべきプログラム
をＲＯＭ等の不揮発性メモリに格納しておくと、その変
更が困難であると共に、一般に不揮発性メモリはＲＡＭ
等の揮発性メモリに比べて高価なため、システム価格の
上昇を招く。

【０００３】そこで、複数個のプロセッサから構成され
る複数プロセッサシステムにおいては、マスタプロセッ
サやホストプロセッサ等と呼ばれる特定の１つのプロセ
ッサ（本明細書ではマスタプロセッサと称す）以外のプ
ロセッサ（本明細書ではスレーブプロセッサと称す）に
揮発性メモリだけを設け、必要なプログラムをマスタプ
ロセッサからスレーブプロセッサの揮発性メモリにダウ
ンロードすることが行われている。そして、このような
プログラムダウンロード方式として、従来、以下のよう
な方式が提案されている。

【０００４】（１）スレーブプロセッサに、マスタプロ
セッサからもアクセス可能な揮発性の共用メモリを設け
ると共に、マスタプロセッサからの自プロセッサに対す
るリセット信号を保持するリセット保持回路を設け、マ
スタプロセッサがこのリセット保持回路によりスレーブ
プロセッサを停止させた状態でダウンロードすべきプロ
グラムを前記共用メモリに書き込んだ後にリセット保持
回路によるリセットを解除し、スレーブプロセッサはそ
の共用メモリに書き込まれたプログラムを実行する方式
（例えば特開平１−２４６６５２号参照）。

【０００５】（２）スレーブプロセッサに、データやプ
ログラムを格納する揮発性メモリと、マスタプロセッサ
からもアクセス可能な揮発性の共用メモリと、この共用
メモリの任意の領域のアドレス変換を行うアドレス変換
回路と、マスタプロセッサからの自プロセッサに対する
リセット信号を保持するリセット保持回路とを設け、マ
スタプロセッサがこのリセット保持回路によりスレーブ
プロセッサを停止させた状態でスレーブプロセッサ用Ｉ
ＰＬを前記共用メモリに転送して前記アドレス変換回路
によりその転送領域のアドレスをスレーブプロセッサか
ら見て先頭番地以降（リスタートアドレス以降）となる
ようにアドレス変換した後リセット状態を解除し、これ
を契機にスレーブプロセッサが共用メモリ上のＩＰＬを
実行することにより、ダウンロードプログラムをマスタ
プロセッサのメモリから上記共用メモリを介して自プロ
セッサの上記不揮発性メモリにロードして実行する方式
（例えば特開昭６３−１８４１５５号参照）。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のプログラムダウンロード方式には以下のような
問題点がある。

【０００７】従来方式（１）では、スレーブプロセッサ
が実行すべきダウンロードプログラムを共用メモリに格
納する構成を採用しているため、共用メモリの性質上、
他のプロセッサが共用メモリをアクセスしている最中は
スレーブプロセッサはアクセスできず、従ってプログラ
ムの実行が停止して、ダウンロードプログラムの実行に
よるローカルな処理の性能が低下する。

【０００８】これに対して従来方式（２）は、ダウンロ
ードプログラムを最終的にはスレーブプロセッサ内のロ
ーカルな不揮発性メモリに格納するため、従来方式
（１）のような問題はないが、先ずスレーブプロセッサ
用のＩＰＬを転送し、次にスレーブプロセッサがそのＩ
ＰＬを実行してダウンロードプログラムを共用メモリに
読み込み、更にそこからローカルな不揮発性メモリに格
納するため、ダウンロード完了までの時間が長くなると
いう問題点がある。

【０００９】本発明はこのような従来の問題点を解決し
たもので、その目的は、マスタプロセッサからスレーブ
プロセッサのローカルな不揮発性メモリへ速やかにプロ
グラムをダウンロードすることができるプログラムダウ
ンロード方式を提供することにある。

【００１０】

【課題を解決するための手段】本発明のプログラムダウ
ンロード方式は上記の目的を達成するために、マスタプ
ロセッサと該マスタプロセッサにシステムバスを介して
接続されたスレーブプロセッサとで構成された複数プロ
セッサシステムにおいて、前記スレーブプロセッサに、
ＣＰＵバスである第１のバスと、前記第１のバスに接続
された第１のマイクロプロセッサと、電源投入後、前記
マスタプロセッサから要求があるまで前記第１のマイク
ロプロセッサを停止させるリセット回路と、前記第１の
バスに接続された揮発性のローカルメモリと、前記第１
のバスに接続され、前記リセット回路が前記第１のマイ
クロプロセッサを停止させている期間に限って前記マス
タプロセッサによる前記ローカルメモリへのアクセスを
可能にする第１のバスインタフェイスとを備え、前記マ
スタプロセッサは、前記スレーブプロセッサへダウンロ
ードすべきプログラムを前記システムバス，前記第１の
バスインタフェイスおよび前記第１のバスを通じて前記
ローカルメモリへ書き込んだ後に前記リセット回路に対
してリセット解除の要求を行うようにしている。

【００１１】また、前記マスタプロセッサに、ＣＰＵバ
スである第２のバスと、該第２のバスに接続された第２
のマイクロプロセッサと、前記第２のバスに接続され、
電源投入時に最初に実行されるプログラムが格納された
第１の不揮発性メモリと、前記第２のバスに接続され、
各マイクロプロセッサ用のプログラムが格納される書換
可能不揮発性メモリと、前記第２のバスおよび前記シス
テムバスに接続された第２のバスインタフェイスとを備
え、前記マスタプロセッサの電源投入時、前記マスタプ
ロセッサの前記第２のマイクロプロセッサが前記第１の
不揮発性メモリに格納されたプログラムを実行すること
により、前記書換可能不揮発性メモリに格納されたダウ
ンロードプログラムを前記第２のバスインタフェイス，
前記システムバス，前記第１のバスインタフェイスおよ
び前記第１のバスを通じて前記ローカルメモリへ書き込
んだ後に前記リセット回路に対してリセット解除の要求
を行うようにしている。

【００１２】更に、前記マスタプロセッサに、前記第２
のバスに接続され、データまたはプログラムが格納され
る第２の揮発性メモリと、前記第２のバスに接続され、
前記書換可能不揮発性メモリへプログラムをダウンロー
ドする外部インタフェイスとを備え、前記マスタプロセ
ッサの電源投入時、前記マスタプロセッサの前記第２の
マイクロプロセッサが前記第１の不揮発性メモリに格納
されたプログラムを実行することにより、前記外部イン
タフェイスによって外部装置からプログラムを前記書換
可能不揮発性メモリへダウンロードした後、自プロセッ
サ用のプログラムを前記書換可能不揮発性メモリから前
記第２の揮発性メモリへ書き込むと共に、前記書換可能
不揮発性メモリから前記スレーブプロセッサ用のダウン
ロードプログラムを前記第２のバスインタフェイス，前
記システムバス，前記第１のバスインタフェイスおよび
前記第１のバスを通じて前記ローカルメモリへ書き込ん
だ後に前記リセット回路に対してリセット解除の要求を
行い、その後、前記第２の揮発性メモリに格納されたプ
ログラムを実行するようにしている。

【００１３】なお、前記第２のマイクロプロセッサは、
前記外部インタフェイスに前記外部装置が接続されてい
ない場合、前記外部装置からの前記書換可能不揮発性メ
モリへのダウンロード処理をスキップする。

【００１４】

【作用】マスタプロセッサおよびスレーブプロセッサの
電源が投入されると、スレーブプロセッサ側では、リセ
ット回路がマスタプロセッサから要求があるまで自プロ
セッサ内のマイクロプロセッサを停止状態にすると共
に、第１のバスインタフェイスがマスタプロセッサによ
る自プロセッサ内のローカルメモリへのアクセスを可能
にし、マスタプロセッサ側では、自プロセッサ内の第１
の不揮発性メモリに格納されたプログラムを実行する。

【００１５】このプログラムの実行により、先ず、外部
インタフェイスに外部装置が接続されているか否かが調
べられ、接続されている場合にはその外部装置から外部
インタフェイスを通じてマスタプロセッサ用およびスレ
ーブプロセッサ用のプログラムを書換可能不揮発性メモ
リにロードする。また、接続されていない場合はこの処
理はスキップする。次に、マスタプロセッサ用のプログ
ラムを書換可能不揮発性メモリから第２の揮発性メモリ
へ書き込むと共に、書換可能不揮発性メモリからスレー
ブプロセッサ用のダウンロードプログラムを第２のバス
インタフェイス，システムバス，スレーブプロセッサの
第１のバスインタフェイスおよび第１のバスを通じてそ
のスレーブプロセッサのローカルメモリへ書き込んだ後
にリセット回路に対してリセット解除の要求を行い、そ
の後、第２の揮発性メモリに格納されたプログラムを実
行する。

【００１６】リセット解除の要求が行われると、スレー
ブプロセッサ側では、リセット回路が自プロセッサ内の
マイクロプロセッサの停止状態を解除する。これによ
り、そのマイクロプロセッサはローカルメモリにダウン
ロードされたプログラムを実行し始める。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１８】図１を参照すると、本発明を適用した複数
プロセッサシステムの一例は、マスタプロセッサ１とこ
れにシステムバス３によって接続されたスレーブプロセ
ッサ２とで構成されている。なお、この例ではスレーブ
プロセッサ２は１つであるが、複数のスレーブプロセッ
サがシステムバス３を通じてマスタプロセッサ１に接続
されるシステムに対しても本発明は適用可能である。

【００１９】マスタプロセッサ１は、マイクロプロセッ
サ１１と、ＲＯＭ等の不揮発性メモリ１２と、フラッシ
ュＥＥＰＲＯＭ等の書換可能不揮発性メモリ１３と、Ｒ
ＡＭ等の揮発性メモリ１４と、外部インタフェイス１５
と、バスインタフェイス１６と、これらを接続するＣＰ
Ｕバス１７とを含み、バスインタフェイス１６はシステ
ムバス３に接続され、外部インタフェイス１５は例えば
ハードディスク装置，フロッピィディスク装置等のダウ
ンロード用装置４に接続される。

【００２０】スレーブプロセッサ２は、マイクロプロセ
ッサ２１と、ＲＡＭ等の揮発性メモリ２２と、バスイン
タフェイス２４と、これらを接続するＣＰＵバス２５
と、リセット回路２３とを含み、バスインタフェイス２
４はシステムバス３に接続されている。

【００２１】以下、本実施例のプログラムダウンロード
方式の動作を説明する。

【００２２】電源が投入されると、スレーブプロセッサ
２のリセット回路２３は、バスインタフェイス２４を通
じてマスタプロセッサ１からリセット解除要求を受ける
まで、リセット信号をマイクロプロセッサ２１に出力し
続けることによりマイクロプロセッサ２１を停止状態と
し、同時にマイクロプロセッサ２１を停止状態にしてい
ることをバスインタフェイス２４に通知する。

【００２３】バスインタフェイス２４はこの通知を受け
ると、マスタプロセッサ１がシステムバス３，ＣＰＵバ
ス２５を通じて揮発性メモリ２２を直接にアクセスでき
る状態にする。

【００２４】他方、電源が投入されると、マスタプロセ
ッサ１のマイクロプロセッサ１１はリスタートアドレス
をアクセスすることよりプログラムの実行を開始する。
このリスタートアドレスは、不揮発性メモリ１２に事前
に格納されているプログラムの先頭アドレスであり、こ
れにより電源投入時にマイクロプロセッサ１１により不
揮発性メモリ１２に格納されたプログラムが実行され、
以下のような処理が行われる。

【００２５】先ず、マイクロプロセッサ１１は、外部イ
ンタフェイス１５にダウンロード用装置４が接続されて
いるか否かを確認する。接続されている場合、外部イン
タフェイス１５を通じてダウンロード用装置４からプロ
グラムを書換可能不揮発性メモリ１３にダウンロードす
る。これにより、マスタプロセッサ１用のプログラムお
よびスレーブプロセッサ２用のプログラムを当該複数プ
ロセッサシステムに外部からダウンロードすることが可
能となる。なお、ダウンロード用装置４が接続されてい
ない場合はこのようなダウンロード処理はスキップされ
る。

【００２６】次にマイクロプロセッサ１１は、書換可能
不揮発性メモリ１３に格納されているプログラム（上記
ダウンロード処理が行われたときはダウンロードされた
プログラム，ダウンロード処理がスキップされたときは
元々格納されていたプログラム）中の自プロセッサ用の
プログラムを揮発性メモリ１４に複写し、スレーブプロ
セッサ２用のプログラムをバスインタフェイス１６，シ
ステムバス３，バスインタフェイス２４，ＣＰＵバス２
５を介してスレーブプロセッサ２の揮発性メモリ２２に
複写、つまりダウンロードする。そして、バスインタフ
ェイス１６，システムバス３を通じてスレーブプロセッ
サ２にリセット解除の要求を出し、自らは揮発性メモリ
１４に格納されたプログラムを実行し始める。

【００２７】マスタプロセッサ１からのリセット解除要
求は、バスインタフェイス２４を介してリセット回路２
３に与えられ、リセット回路２３は、これを契機にマイ
クロプロセッサ２１の停止状態を解除する。これにより
マイクロプロセッサ２１はリスタートアドレスをアクセ
スしてプログラムの実行を開始する。このリスタートア
ドレスは、揮発性メモリ２２にダウンロードされたプロ
グラムの先頭アドレスであり、これによりマイクロプロ
セッサ２１はダウンロードプログラムの実行を開始する
ことになる。

【００２８】次に、図２を参照して、バスインタフェイ
ス２４の構成例とマスタプロセッサ１が揮発性メモリ２
２をアクセスする際のより詳しい動作を説明する。

【００２９】図２に示すバスインタフェイス２４は、バ
ッファ２４１，２４２，２４３とアンド回路２４４とで
構成されている。また、ＣＰＵバス２５は、Ａ０−Ａ１
９のアドレスビット，リード・ライト信号Ｒ／Ｗ，Ｄ０
−Ｄ７のデータビットを伝達するバスであり、マイクロ
プロセッサ２１から出力されるアドレスビットＡ０−Ａ
１９のうちアドレスビットＡ１６−Ａ１９はデコーダ２
６に入力され、アドレスビットＡ０−Ａ１５は揮発性メ
モリ２２に入力される。デコーダ２６はアドレスビット
Ａ１６−Ａ１９が全て“１”のとき揮発性メモリ２２を
チップセレクトする。

【００３０】バッファ２４１は、アンド回路２４４の出
力によってイネーブルにされると、マイクロプロセッサ
２１のＣＰＵバス２５上のアドレスビットＡ１６−Ａ１
９を強制的に“１”に固定する。

【００３１】バッファ２４２は、アンド回路２４４の出
力によってイネーブルにされると、システムバス３を通
じてマスタプロセッサ１から送出されるリード・ライト
信号Ｒ／ＷおよびアドレスビットＡ０−Ａ１５をＣＰＵ
バス２５に伝達する。

【００３２】バッファ２４３は、アンド回路２４４の出
力によってイネーブルにされると、システムバス３を通
じてマスタプロセッサ１から送出されるリード・ライト
信号Ｒ／Ｗに応じた転送方向でシステムバス３上のデー
タビットＤ０−Ｄ７とＣＰＵバス２５上のデータビット
Ｄ０−Ｄ７とのバッファリングを行う。

【００３３】アンド回路２４４は、リセット回路２３か
らのリセット信号Ｒｅｓｅｔとシステムバス３を通じて
マスタプロセッサ１から送出されるダウンロード要求Ｄ
ｏｗｎＬｏａｄおよびアドレスストローブ信号ＡＳとを
入力として、その論理積信号をバッファ２４１〜２４３
のイネーブル信号とするゲートである。なお、ダウンロ
ード要求ＤｏｗｎＬｏａｄはリセット回路２３に印加さ
れており、リセット回路２３はダウンロード要求Ｄｏｗ
ｎＬｏａｄが立ち下がったことをもってリセット解除要
求があったものと認識する。

【００３４】前述したように電源投入時にリセット回路
２３がマイクロプロセッサ２１をリセット信号Ｒｅｓｅ
ｔにより停止状態にしている間、リセット信号Ｒｅｓｅ
ｔは“１”になっている。この状態で、マスタプロセッ
サ１がシステムバス３を通じてダウンロード要求Ｄｏｗ
ｎＬｏａｄおよびアドレスストローブ信号ＡＳを“１”
にすると、アンド回路２４４の出力が“１”となり、バ
ッファ２４１〜２４３がイネーブル状態となる。これに
より、スレーブプロセッサ２のＣＰＵバス２５がシステ
ムバス３に接続され、更に図２には図示していないが、
図１のバスインタフェイス１６を通じてマスタプロセッ
サ１のＣＰＵバス１７と接続される。このとき、ＣＰＵ
バス２５のアドレスビットのうちＡ１６−Ａ１９はバッ
ファ２４１により強制的に“１”に固定される。よっ
て、マスタプロセッサ１はシステムバス３にアドレスＡ
０−Ａ１５を送出することにより、揮発性メモリ２２の
アドレスＦ００００〜ＦＦＦＦＦの領域へアクセスする
ことができ、ダウンロードプログラムをマイクロプロセ
ッサ２１のローカルなメモリである揮発性メモリ２２の
プログラム領域に書き込むことができる。

【００３５】そして、マスタプロセッサ１がプログラム
のダウンロードを終了して、ダウンロード要求Ｄｏｗｎ
Ｌｏａｄを“０”にすると、アンド回路２４４の出力が
“０”になってバッファ２４１〜２４３がオフ状態にな
ると共に、リセット回路２３がリセット信号Ｒｅｓｅｔ
を“０”とする。これにより、マイクロプロセッサ２１
は動作を開始し、揮発性メモリ２２上のリスタートアド
レスにある命令から実行を開始する。

【００３６】なお、マスタプロセッサ１とスレーブプロ
セッサ２とがデータを授受する場合、システムバス３を
通じて行うが、その方法としては、図２には図示しない
共用メモリを通じて行う方法や、通常のシリアル，パラ
レル伝送方法等の任意の方法が採用される。

【００３７】

【発明の効果】以上説明したように本発明によれば、以
下のような効果を得ることができる。

【００３８】スレーブプロセッサ側に、マイクロプロセ
ッサが停止している間にマスタプロセッサによるローカ
ルメモリへのアクセスを可能にするバスインタフェイス
を設け、マスタプロセッサがダウンロードプログラムを
直接にスレーブプロセッサのローカルメモリに書き込む
ようにしたので、従来方式（２）に比べてスレーブプロ
セッサへのプログラムダウンロード処理時間が短縮さ
れ、スレーブプロセッサが速やかにそのプログラムの実
行を開始することができる。勿論、ローカルメモリ上に
ダウンロードプログラムを格納するので、共用メモリ上
にダウンロードプログラムを格納する従来方式（１）の
ような問題点はない。

【００３９】マスタプロセッサ用のプログラムおよびス
レーブプロセッサ用のプログラムを変更する場合、マス
タプロセッサ内の書換可能不揮発性メモリを書き換えれ
ば良く、その書き換えもダウンロード用の外部装置をマ
スタプロセッサの外部インタフェイスに接続することで
簡単に実施できる。なお、この外部装置は通常使用する
必要がないため、装置構成を単純化できる。

【００４０】また、外部装置から読み込んだプログラム
を書換可能不揮発性メモリに格納するようにしたので、
プログラムに変更がない限り、外部装置からのダウンロ
ードは一度行っておくだけで済む。

【図面の簡単な説明】

【図１】本発明を適用した複数プロセッサシステムの一
例を示すブロック図である。

【図２】バスインタフェイス２４の構成例を示すブロッ
ク図である。

【符号の説明】

１…マスタプロセッサ １１…マイクロプロセッサ １２…不揮発性メモリ １３…書換可能不揮発性メモリ １４…揮発性メモリ １５…外部インタフェイス １６…バスインタフェイス １７…ＣＰＵバス ２…スレーブプロセッサ ２１…マイクロプロセッサ ２２…揮発性メモリ ２３…リセット回路 ２４…バスインタフェイス ２４１〜２４３…バッファ ２４４…アンド回路 ２５…ＣＰＵバス ２６…デコーダ ３…システムバス ４…ダウンロード用装置

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 マスタプロセッサと該マスタプロセッサ
   にシステムバスを介して接続されたスレーブプロセッサ
   とで構成された複数プロセッサシステムにおいて、 前記スレーブプロセッサに、 ＣＰＵバスである第１のバスと、 前記第１のバスに接続された第１のマイクロプロセッサ
   と、 電源投入後、前記マスタプロセッサから要求があるまで
   前記第１のマイクロプロセッサを停止させるリセット回
   路と、 前記第１のバスに接続された揮発性のローカルメモリ
   と、 前記第１のバスに接続され、前記リセット回路が前記第
   １のマイクロプロセッサを停止させている期間に限って
   前記マスタプロセッサによる前記ローカルメモリへのア
   クセスを可能にする第１のバスインタフェイスとを備
   え、 前記マスタプロセッサは、前記スレーブプロセッサへダ
   ウンロードすべきプログラムを前記システムバス，前記
   第１のバスインタフェイスおよび前記第１のバスを通じ
   て前記ローカルメモリへ書き込んだ後に前記リセット回
   路に対してリセット解除の要求を行う構成を有すること
   を特徴とするプログラムダウンロード方式。
2. 【請求項２】 前記マスタプロセッサに、 ＣＰＵバスである第２のバスと、 該第２のバスに接続された第２のマイクロプロセッサ
   と、 前記第２のバスに接続され、電源投入時に最初に実行さ
   れるプログラムが格納された第１の不揮発性メモリと、 前記第２のバスに接続され、各マイクロプロセッサ用の
   プログラムが格納される書換可能不揮発性メモリと、 前記第２のバスおよび前記システムバスに接続された第
   ２のバスインタフェイスとを備え、 前記マスタプロセッサの電源投入時、前記マスタプロセ
   ッサの前記第２のマイクロプロセッサが前記第１の不揮
   発性メモリに格納されたプログラムを実行することによ
   り、前記書換可能不揮発性メモリに格納されたダウンロ
   ードプログラムを前記第２のバスインタフェイス，前記
   システムバス，前記第１のバスインタフェイスおよび前
   記第１のバスを通じて前記ローカルメモリへ書き込んだ
   後に前記リセット回路に対してリセット解除の要求を行
   うことを特徴とする請求項１記載のプログラムダウンロ
   ード方式。
3. 【請求項３】 前記マスタプロセッサに、 前記第２のバスに接続され、データまたはプログラムが
   格納される第２の揮発性メモリと、 前記第２のバスに接続され、前記書換可能不揮発性メモ
   リへプログラムをダウンロードする外部インタフェイス
   とを備え、 前記マスタプロセッサの電源投入時、前記マスタプロセ
   ッサの前記第２のマイクロプロセッサが前記第１の不揮
   発性メモリに格納されたプログラムを実行することによ
   り、前記外部インタフェイスによって外部装置からプロ
   グラムを前記書換可能不揮発性メモリへダウンロードし
   た後、自プロセッサ用のプログラムを前記書換可能不揮
   発性メモリから前記第２の揮発性メモリへ書き込むと共
   に、前記書換可能不揮発性メモリから前記スレーブプロ
   セッサ用のダウンロードプログラムを前記第２のバスイ
   ンタフェイス，前記システムバス，前記第１のバスイン
   タフェイスおよび前記第１のバスを通じて前記ローカル
   メモリへ書き込んだ後に前記リセット回路に対してリセ
   ット解除の要求を行い、その後、前記第２の揮発性メモ
   リに格納されたプログラムを実行することを特徴とする
   請求項２記載のプログラムダウンロード方式。
4. 【請求項４】 前記第２のマイクロプロセッサは、前記
   外部インタフェイスに前記外部装置が接続されていない
   場合、前記外部装置からの前記書換可能不揮発性メモリ
   へのダウンロード処理をスキップすることを特徴とする
   請求項３記載のプログラムダウンロード方式。