JPS6373437A - パリテイ回路検査方式 - Google Patents
パリテイ回路検査方式Info
- Publication number
- JPS6373437A JPS6373437A JP61218308A JP21830886A JPS6373437A JP S6373437 A JPS6373437 A JP S6373437A JP 61218308 A JP61218308 A JP 61218308A JP 21830886 A JP21830886 A JP 21830886A JP S6373437 A JPS6373437 A JP S6373437A
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- JP
- Japan
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- parity
- data
- bit
- circuit
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims description 8
- 230000005856 abnormality Effects 0.000 abstract description 3
- 230000002159 abnormal effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はパリテイ・ビット及び反転手段で反転したパリ
テイ・ビットのどちらか一方をパリテイ・ビット選択手
段で選択してパリテイ・チェック回路に送ってパリティ
を検査するのでパリティΦチェック回路自体の正常異常
の判定が容易である。
テイ・ビットのどちらか一方をパリテイ・ビット選択手
段で選択してパリテイ・チェック回路に送ってパリティ
を検査するのでパリティΦチェック回路自体の正常異常
の判定が容易である。
本発明はコンピュータのデータのパリティ回路検査方式
に係り、特に パリテイ・ビットを付加したデータを検
査することによりデータの転送の際の誤りを検出してパ
リテイ・エラー信号を出力するパリティ拳チェック回路
のパリティ回路検査方式に関する。
に係り、特に パリテイ・ビットを付加したデータを検
査することによりデータの転送の際の誤りを検出してパ
リテイ・エラー信号を出力するパリティ拳チェック回路
のパリティ回路検査方式に関する。
従来、パリティ回路検査の方式としては第3図に示すも
のがあった0本方式では、パリティ−ビットすなわちデ
ータ符号に1ビット余分のビットを付加して、符号中の
1の総和が必ず奇数又は偶数になるようにし、パリテイ
・チェック回路1により符号中に1ビツトの誤りがあれ
ば偶数または奇数の検査をすることにより誤り符号の検
出をすることができるものである。パリティeビットは
データがコンピュータの演算装置等から記憶装置として
のメモリ5や入出力装置等へ転送されるときにデータに
付けて出され、その転送の際にパリテイ・チェック回路
1により検査に使用される。
のがあった0本方式では、パリティ−ビットすなわちデ
ータ符号に1ビット余分のビットを付加して、符号中の
1の総和が必ず奇数又は偶数になるようにし、パリテイ
・チェック回路1により符号中に1ビツトの誤りがあれ
ば偶数または奇数の検査をすることにより誤り符号の検
出をすることができるものである。パリティeビットは
データがコンピュータの演算装置等から記憶装置として
のメモリ5や入出力装置等へ転送されるときにデータに
付けて出され、その転送の際にパリテイ・チェック回路
1により検査に使用される。
ところで、従来のパリティ回路検査方式にあってはデー
タ転送の際の誤りを検出するパリティ・チェツク回路1
自体の動作が正常であるか異常であるかを判定するには
、電源を切る1等の方式により意識的にメモリ5の内容
を破壊した後にパリティの検査を行い、パリテイ・エラ
ー信号が発生するか否かによりパリティ・チェツク回路
1自体の動作を検査しなければならない、そのため、コ
ンピュータの運用中であって、メモリ5の内容を保持し
なければならない場合には、パリテイ・チェック回路1
の動作が正常か否かについては確認することができなか
った。
タ転送の際の誤りを検出するパリティ・チェツク回路1
自体の動作が正常であるか異常であるかを判定するには
、電源を切る1等の方式により意識的にメモリ5の内容
を破壊した後にパリティの検査を行い、パリテイ・エラ
ー信号が発生するか否かによりパリティ・チェツク回路
1自体の動作を検査しなければならない、そのため、コ
ンピュータの運用中であって、メモリ5の内容を保持し
なければならない場合には、パリテイ・チェック回路1
の動作が正常か否かについては確認することができなか
った。
そこで、本発明はコンピュータの運用中であっても容易
にパリテイ・チェック回路の正常異常について判定する
ことができるパリティ回路検査方式を提供することを目
的としてなされたものである。
にパリテイ・チェック回路の正常異常について判定する
ことができるパリティ回路検査方式を提供することを目
的としてなされたものである。
本発明は第1図に示すように パリテイ・ビットを付加
したデータを検査することによりデータの転送の際の誤
りを検出してパリテイ・エラー信号を出力するパリテイ
・チェック回路lを有するパリティ回路検査の方式にお
いて、パリテイ・ビットのパリティを反転させる反転手
段2と、パリテイ・ビット及び反転したパリテイ・ビッ
トのどちらか一方を選択してパリテイ・チェック回路l
に転送するパリテイ・ビット選択手段3とを設けたもの
である。
したデータを検査することによりデータの転送の際の誤
りを検出してパリテイ・エラー信号を出力するパリテイ
・チェック回路lを有するパリティ回路検査の方式にお
いて、パリテイ・ビットのパリティを反転させる反転手
段2と、パリテイ・ビット及び反転したパリテイ・ビッ
トのどちらか一方を選択してパリテイ・チェック回路l
に転送するパリテイ・ビット選択手段3とを設けたもの
である。
本発明では、データに付加したパリティeビットをパリ
テイ・ビット選択手段3で選択しパリティ舎チェック回
路lに転送してデータのパリテイ・チェックを行う0次
にパリティ−ビットのパリティを反転手段2で反転させ
たパリテイ・ビットをパリテイ・ビット選択手段3で選
択してパリテイ・チェック回路1に転送してデータのパ
リテイ・チェックを行う、もし、データのパリティが正
しければ、それを反転させたパリテイ・ビットを有する
データについてのパリティは誤りと判定しパリテイ・チ
ェック回路lはパリティ−エラー信号を出力する。しか
し、パリティ・チェツク回路1自体の動作に異常がある
場合は反転したパリテイ・ビットを有するデータについ
ても正しい旨の判定を下してパリテイ・エラー信号を出
力しないことになる。また、データのパリティが誤って
いる場合についても同様にパリティ・チェツク回路1自
体の正常異常について判定をすることができる。
テイ・ビット選択手段3で選択しパリティ舎チェック回
路lに転送してデータのパリテイ・チェックを行う0次
にパリティ−ビットのパリティを反転手段2で反転させ
たパリテイ・ビットをパリテイ・ビット選択手段3で選
択してパリテイ・チェック回路1に転送してデータのパ
リテイ・チェックを行う、もし、データのパリティが正
しければ、それを反転させたパリテイ・ビットを有する
データについてのパリティは誤りと判定しパリテイ・チ
ェック回路lはパリティ−エラー信号を出力する。しか
し、パリティ・チェツク回路1自体の動作に異常がある
場合は反転したパリテイ・ビットを有するデータについ
ても正しい旨の判定を下してパリテイ・エラー信号を出
力しないことになる。また、データのパリティが誤って
いる場合についても同様にパリティ・チェツク回路1自
体の正常異常について判定をすることができる。
次に本発明に係るパリティ回路検査方式について説明す
る。
る。
第2図において、lはパリテイ・チェック回路であり、
パリティ参ビットを付加したデータのパリティを検査し
て誤りがある場合はパリテイ・エラー信号を出力するも
ので例えば、排他的論理和により実現することができる
。
パリティ参ビットを付加したデータのパリティを検査し
て誤りがある場合はパリテイ・エラー信号を出力するも
ので例えば、排他的論理和により実現することができる
。
3はパリテイ・ビット選択手段であり、データに付加し
たパリテイ・ビット及び反転手段2としてNOT素子1
2で反転したパリテイ・ビットをパリテイ・チェック回
路1に転送するものである。
たパリテイ・ビット及び反転手段2としてNOT素子1
2で反転したパリテイ・ビットをパリテイ・チェック回
路1に転送するものである。
4はパリティ作成回路であり転送されたデータ符号に中
の1の総和が奇数または偶数になるように1ビット余分
のビット、すなわちパリティeビットを加えるものであ
る。
の1の総和が奇数または偶数になるように1ビット余分
のビット、すなわちパリティeビットを加えるものであ
る。
5は書き込み読み出し回走メモリであり、パリティービ
ットを付加したデータの書き込み読み出しを行うもので
ある。
ットを付加したデータの書き込み読み出しを行うもので
ある。
6はデータの処理を行うCPUである。
12はNOT素子であり、反転手段2に相当する。
本実施例は次のように作動する。
パリティ作成回路4によりパリテイ・ビットを付加され
たデータは書込み読み出し可能メモリ5に書き込まれる
。当該データが読み出されるとそのパリテイ・ビットは
パリテイ・ビット選択手段3に選択されてデータととも
にパリテイ・チェック回路1に転送されてパリティに誤
りがあるか否かが検査され誤りがある場合にはパリテイ
・エラー信号が出力される0次に書込み読み出し可能メ
モリ5から読み出されたパリテイ・ビットのパリティを
NOT素子12で反転したものをパリテイ・ビット選択
手段3により選択してデータとともにパリティ拳チェッ
ク回路1に転送してそのパリティを検査する。この場合
もし、パリテイ・チェック回路1が正常であるならば反
転しないパリテイ・ビットの場合と反転した場合とでは
パリテイ・エラー信号の出力があるか否かの違いがある
。一方、反転したパリテイ・ビットの場合でも反転しな
い場合でもパリテイ・エラー信号の出力が両方ともあっ
たり又はなかったりするときはパリティ・チェツク回路
1自体が異常であると判断することができる。
たデータは書込み読み出し可能メモリ5に書き込まれる
。当該データが読み出されるとそのパリテイ・ビットは
パリテイ・ビット選択手段3に選択されてデータととも
にパリテイ・チェック回路1に転送されてパリティに誤
りがあるか否かが検査され誤りがある場合にはパリテイ
・エラー信号が出力される0次に書込み読み出し可能メ
モリ5から読み出されたパリテイ・ビットのパリティを
NOT素子12で反転したものをパリテイ・ビット選択
手段3により選択してデータとともにパリティ拳チェッ
ク回路1に転送してそのパリティを検査する。この場合
もし、パリテイ・チェック回路1が正常であるならば反
転しないパリテイ・ビットの場合と反転した場合とでは
パリテイ・エラー信号の出力があるか否かの違いがある
。一方、反転したパリテイ・ビットの場合でも反転しな
い場合でもパリテイ・エラー信号の出力が両方ともあっ
たり又はなかったりするときはパリティ・チェツク回路
1自体が異常であると判断することができる。
こうして、本発明の構成から明らかなようにコンピュー
タの運用中であっても本発明を使用することによりメモ
リの内容を破壊することなくパリテイ・チェック回路の
正常異常の判定をすることができるので簡単な構成で信
頼性のあるパリティ回路検査方式提供することができる
。また、パリテイ・チェック回路が正常である場合には
どのパリテイ・ビットが破壊されたかを特定することが
できる。
タの運用中であっても本発明を使用することによりメモ
リの内容を破壊することなくパリテイ・チェック回路の
正常異常の判定をすることができるので簡単な構成で信
頼性のあるパリティ回路検査方式提供することができる
。また、パリテイ・チェック回路が正常である場合には
どのパリテイ・ビットが破壊されたかを特定することが
できる。
第1図は本発明の原理ブロック図、第2図は、実施例に
係るブロック図、第3図は、従来例に係るブロック図で
ある。 l・・・パリティチェック回路 2・・・反転手段 3・・・パリテイ・ビット選択手段 従来イク1に係る1097図 第 31!I
係るブロック図、第3図は、従来例に係るブロック図で
ある。 l・・・パリティチェック回路 2・・・反転手段 3・・・パリテイ・ビット選択手段 従来イク1に係る1097図 第 31!I
Claims (1)
- 【特許請求の範囲】 パリテイ・ビットを付加したデータを検査することによ
りデータの転送の際の誤りを検出してパリテイ・エラー
信号を出力するパリテイ・チェック回路(1)を有する
パリテイ回路検査の方式において、 パリテイ・ビットのパリテイを反転させる反転手段(2
)と、 パリテイ・ビット及び反転手段(2)が反転したパリテ
イ・ビットのどちらか一方を選択してパリテイ・チェッ
ク回路(1)に転送するパリテイ・ビット選択手段(3
)とを設け異なった2種類のパリテイ・ビットをパリテ
イ・チェック回路にどちらか一方を供給することを特徴
とするパリテイ回路検査方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61218308A JPS6373437A (ja) | 1986-09-17 | 1986-09-17 | パリテイ回路検査方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61218308A JPS6373437A (ja) | 1986-09-17 | 1986-09-17 | パリテイ回路検査方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6373437A true JPS6373437A (ja) | 1988-04-04 |
Family
ID=16717805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61218308A Pending JPS6373437A (ja) | 1986-09-17 | 1986-09-17 | パリテイ回路検査方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6373437A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113340A (ja) * | 1988-10-24 | 1990-04-25 | Fujitsu Ltd | 半導体集積回路 |
JP2010015229A (ja) * | 2008-07-01 | 2010-01-21 | Fujitsu Ltd | 回路設計装置および回路設計方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61195431A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 自動検査可能なパリテイチエツク回路 |
-
1986
- 1986-09-17 JP JP61218308A patent/JPS6373437A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61195431A (ja) * | 1985-02-25 | 1986-08-29 | Nec Corp | 自動検査可能なパリテイチエツク回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113340A (ja) * | 1988-10-24 | 1990-04-25 | Fujitsu Ltd | 半導体集積回路 |
JP2010015229A (ja) * | 2008-07-01 | 2010-01-21 | Fujitsu Ltd | 回路設計装置および回路設計方法 |
US8276108B2 (en) | 2008-07-01 | 2012-09-25 | Fujitsu Limited | Circuit design apparatus and circuit design method |
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