JPS6329543A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6329543A JPS6329543A JP61171542A JP17154286A JPS6329543A JP S6329543 A JPS6329543 A JP S6329543A JP 61171542 A JP61171542 A JP 61171542A JP 17154286 A JP17154286 A JP 17154286A JP S6329543 A JPS6329543 A JP S6329543A
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- wiring
- power supply
- reinforcing
- interconnection
- integrated circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、マスタス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。
マスクスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン(配線形成工程のマ
スクパターン)の変更により、多くの記憶機能、論理機
能を形成することができる。
マスタウェーハに施す配線パターン(配線形成工程のマ
スクパターン)の変更により、多くの記憶機能、論理機
能を形成することができる。
マスタウェーハは、一つ又は複数の半導体素子によって
形成された基本セルを、第1方向に複数配置して基本セ
ル列を構成している。基本セルは、例えば、pチャネル
MISFETとnチャネルMISFETとからなる相補
型MISFETで構成される。基本セル列は、配線領域
を介在させ5行方向に所定の間隔で複数構成されている
。この種のマスタスライス方式を採用する半導体集積回
路装置は、ユーザからの依頼に対し短時間で製品を完成
させることができる特徴がある。
形成された基本セルを、第1方向に複数配置して基本セ
ル列を構成している。基本セルは、例えば、pチャネル
MISFETとnチャネルMISFETとからなる相補
型MISFETで構成される。基本セル列は、配線領域
を介在させ5行方向に所定の間隔で複数構成されている
。この種のマスタスライス方式を採用する半導体集積回
路装置は、ユーザからの依頼に対し短時間で製品を完成
させることができる特徴がある。
マスタスライス方式を採用する半導体集積回路装置では
、予じめ基本セルを全面に敷き詰めた敷詰方式(埋込方
式)を採用する傾向にある。敷詰方式は、所定の基本セ
ル若しくは基本セル列を論理回路や記憶回路として使用
すると共に、必要に応じてそれを配線領域として使用す
ることができる。
、予じめ基本セルを全面に敷き詰めた敷詰方式(埋込方
式)を採用する傾向にある。敷詰方式は、所定の基本セ
ル若しくは基本セル列を論理回路や記憶回路として使用
すると共に、必要に応じてそれを配線領域として使用す
ることができる。
この敷詰方式は、高い面積の使用効率を得ることができ
る。特に、ROM、RAM等を有する半導体集積回路装
置において、敷詰方式は、基本セル内の配線だけで回路
間(メモリセル間)を接続することができる。つまり、
敷詰方式は、配線長を短くしてROM、RAM等をブロ
ック的に凝縮すると共に、配線領域の面積を縮小し、極
めて高い面積の使用効率を得るこができる。
る。特に、ROM、RAM等を有する半導体集積回路装
置において、敷詰方式は、基本セル内の配線だけで回路
間(メモリセル間)を接続することができる。つまり、
敷詰方式は、配線長を短くしてROM、RAM等をブロ
ック的に凝縮すると共に、配線領域の面積を縮小し、極
めて高い面積の使用効率を得るこができる。
この種の半導体集積回路装置には、周辺部(チップ周辺
部)に延在する電源電圧及び基準電圧用配線とは別に、
中央部(チップ中央部)に電源補強用配線を延在させて
いる。電源補強用配線は、t′g電圧補強用配線と基′
fP4電圧補強用配線とを一組として構成されている。
部)に延在する電源電圧及び基準電圧用配線とは別に、
中央部(チップ中央部)に電源補強用配線を延在させて
いる。電源補強用配線は、t′g電圧補強用配線と基′
fP4電圧補強用配線とを一組として構成されている。
この電WX電圧、基準電圧補強用配線の夫々は、基本セ
ル列上を列方向に延在する電源電圧及び基準電圧用配線
と交差する行方向に延在し、それよりも太い配線幅で構
成されている。基本セル列上を延在する電源電圧及び基
準電圧用配線は、第1層目の配線形成工程(例えば、ア
ルミニウム配線)で形成される。電源電圧及び基11!
電圧補強用配線は、第2M1目の配線形成工TJj1.
(例えば、アルミニウム配線)で形成される。
ル列上を列方向に延在する電源電圧及び基準電圧用配線
と交差する行方向に延在し、それよりも太い配線幅で構
成されている。基本セル列上を延在する電源電圧及び基
準電圧用配線は、第1層目の配線形成工程(例えば、ア
ルミニウム配線)で形成される。電源電圧及び基11!
電圧補強用配線は、第2M1目の配線形成工TJj1.
(例えば、アルミニウム配線)で形成される。
このように構成される電源電圧及び基*電圧補強用配線
は、基本セル列上を延在する電源電圧、基$電圧用配線
の夫々の配線長を縮小することができる。電源電圧及び
基準電圧補強用配線は、前記基本セル上を延在する電g
電圧、基準電圧用配線の夫々に生じるマイグレーション
を低減して断線不良を防止することができる。つまり、
電g電圧。
は、基本セル列上を延在する電源電圧、基$電圧用配線
の夫々の配線長を縮小することができる。電源電圧及び
基準電圧補強用配線は、前記基本セル上を延在する電g
電圧、基準電圧用配線の夫々に生じるマイグレーション
を低減して断線不良を防止することができる。つまり、
電g電圧。
基準電圧補強用配線の夫々は、前記基本セル列上を延在
する電g電圧、基準電圧用配線の夫々の電流密度を低減
することができる。
する電g電圧、基準電圧用配線の夫々の電流密度を低減
することができる。
なお、電源補強用配線を有するマスタスライス方式を採
用する半導体集積回路装置については、例えば、特願昭
59−121758号に記載されている。
用する半導体集積回路装置については、例えば、特願昭
59−121758号に記載されている。
本発明者は、かかる技術における検討の結果、次の問題
点が生じることを見出した。
点が生じることを見出した。
前述の半導体集積回路装置では、電源補強用配線で規定
される領域内に、ブロック的に凝縮して論理回路や記憶
回路を配置する手法を採用している。この手法は、基本
セル間若しくは論理回路や記憶回路間を接続する配線の
配線長を短くし、配線の引き回しに要する面積を縮小し
て面積の使用効率を高くすることができる。
される領域内に、ブロック的に凝縮して論理回路や記憶
回路を配置する手法を採用している。この手法は、基本
セル間若しくは論理回路や記憶回路間を接続する配線の
配線長を短くし、配線の引き回しに要する面積を縮小し
て面積の使用効率を高くすることができる。
しかしながら、前記手法は、@源電圧、基$電圧補強用
配線の両側に配置される夫々の基本セル列(配線領域で
ないアクティブな領域)を段違いに配置する場合が多く
なる。つまり、前記両側に配置される夫々の基本セル列
は、同一列方向に配置されない場合が多くなる。一方、
−側の基本セル列上を延在する電源電圧若しくは基準電
圧用配線は、他側の基本セル列とを延在する?11′F
A電圧若しくは基4電圧用配線と交互に入り込むように
行方向に配置され、電源電圧若しくは基準電圧補強用配
線に接続されている。このため、前記段違いに配置され
た基本セル列の夫々の基本セル間は、電g電圧及び基準
電圧補強用配線を交差して接続することができない。す
なわち、基本セル間は、電源な圧若しくは基$電圧補強
用配線に接触するので、第2層目の配線形成工程で接続
することができない。また、基本セル間は、前記電g1
!圧若しくは基準電圧用配線が交互に入り込むように行
方向に配置されており、それに接触するので、第1層目
の配線形成工程で接続することができない。
配線の両側に配置される夫々の基本セル列(配線領域で
ないアクティブな領域)を段違いに配置する場合が多く
なる。つまり、前記両側に配置される夫々の基本セル列
は、同一列方向に配置されない場合が多くなる。一方、
−側の基本セル列上を延在する電源電圧若しくは基準電
圧用配線は、他側の基本セル列とを延在する?11′F
A電圧若しくは基4電圧用配線と交互に入り込むように
行方向に配置され、電源電圧若しくは基準電圧補強用配
線に接続されている。このため、前記段違いに配置され
た基本セル列の夫々の基本セル間は、電g電圧及び基準
電圧補強用配線を交差して接続することができない。す
なわち、基本セル間は、電源な圧若しくは基$電圧補強
用配線に接触するので、第2層目の配線形成工程で接続
することができない。また、基本セル間は、前記電g1
!圧若しくは基準電圧用配線が交互に入り込むように行
方向に配置されており、それに接触するので、第1層目
の配線形成工程で接続することができない。
つまり、電源電圧、基準電圧補強用配線下を行方向に延
在する配!(ベンド用配LA)を形成することができな
い。したがって、前記段違いに配置された基本セル列の
夫々の基本セル間は、電源電圧。
在する配!(ベンド用配LA)を形成することができな
い。したがって、前記段違いに配置された基本セル列の
夫々の基本セル間は、電源電圧。
基4?!電圧補強用配線を迂回して接続しなくてはなら
ないので、面積の使用効率が低くなり、高集積化が図れ
ない問題を生じる。
ないので、面積の使用効率が低くなり、高集積化が図れ
ない問題を生じる。
本発明の目的は、マスクスライス方式を採用する半導体
集積回路装置において、面積の使用効率を高め、高集積
化を図ることが可能な技術を提供することにある。
集積回路装置において、面積の使用効率を高め、高集積
化を図ることが可能な技術を提供することにある。
本発明の他の目的は、マスタスライス方式を採用する半
導体集積回路装置において、段違いに配置された基本セ
ル列の基本セル間を、電源補強用配線と交差する配線で
接続することが可能な技術を提供することにある。
導体集積回路装置において、段違いに配置された基本セ
ル列の基本セル間を、電源補強用配線と交差する配線で
接続することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、次のとおりである。
要を説明すれば、次のとおりである。
基本セルを第1方向及び第2方向に複数敷き詰め、かつ
電源補強用配線を有する、マスタスライス方式を採用す
る半導体集積回路装置において。
電源補強用配線を有する、マスタスライス方式を採用す
る半導体集積回路装置において。
前記電源補強用配線を、第1固定電位が印加された第1
電源補強用配線と、この第1電源補強用配線の両側部に
夫々延在し、かつ第1固定電位と異なる第2固定電位が
印加された第2電源補強用配線とで構成したことを特徴
とする。
電源補強用配線と、この第1電源補強用配線の両側部に
夫々延在し、かつ第1固定電位と異なる第2固定電位が
印加された第2電源補強用配線とで構成したことを特徴
とする。
上記した手段によれば、前、記第1電源補強用配線下に
、それと同一方向に延在し、かつ電源補強用配線の両側
に配置される基本セル間を接続する配線を通す配線領域
を形成することができるので、前記基本セル間を接続す
る配線の引き回しをなくし、面積の使用効率を高めて高
集積化を図ることができる。
、それと同一方向に延在し、かつ電源補強用配線の両側
に配置される基本セル間を接続する配線を通す配線領域
を形成することができるので、前記基本セル間を接続す
る配線の引き回しをなくし、面積の使用効率を高めて高
集積化を図ることができる。
以下1本発明の構成について、一実施例とともに説明す
る。
る。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の実施例1であるマスクスライス方式を採用する
半導体集積回路装置を第1図(概略平面図)で示す。
半導体集積回路装置を第1図(概略平面図)で示す。
第1図に示すように、マスタスライス方式を採用する半
導体集積回路装置1の周辺部には、外部端子(ボンディ
ングバット)2、入出力バノファ回路3の夫々が複数配
にさ九ている。また、半導体集積回路装置1の周辺部で
あって、入出力バノファ回路3上には、Tig電圧用配
線(Vcc)4、基1′!!電圧用配線(Vss)5が
夫々延在している。電源電圧用配線4は、例えば回路の
動作電圧5 [VEが印加されている。基準電圧用配線
5は1例えば回路の接地電位OEV]が印加されている
。
導体集積回路装置1の周辺部には、外部端子(ボンディ
ングバット)2、入出力バノファ回路3の夫々が複数配
にさ九ている。また、半導体集積回路装置1の周辺部で
あって、入出力バノファ回路3上には、Tig電圧用配
線(Vcc)4、基1′!!電圧用配線(Vss)5が
夫々延在している。電源電圧用配線4は、例えば回路の
動作電圧5 [VEが印加されている。基準電圧用配線
5は1例えば回路の接地電位OEV]が印加されている
。
半導体集積回路装置1の中央部には1列方向に所定の間
隔で配置され、行方向に延在する曳数の電源補強用配線
6が設けられている。電源補強用配線6は、後に詳述す
るが、電源電圧補強用配線(Vcc)6Aと基準電圧補
強用配線(Vss)6Bとを一組として構成している。
隔で配置され、行方向に延在する曳数の電源補強用配線
6が設けられている。電源補強用配線6は、後に詳述す
るが、電源電圧補強用配線(Vcc)6Aと基準電圧補
強用配線(Vss)6Bとを一組として構成している。
半導体集積回路装置1の中央部には、基本セルフが複数
配置されている。基本セルフは、列方向に複数配置され
て基本セル列8を構成する。この基本セル列8は、前記
電源補強用配線6間に規定されるように配置さ九でいろ
。基本セル列8は、行方向に複数配置されてハる。
配置されている。基本セルフは、列方向に複数配置され
て基本セル列8を構成する。この基本セル列8は、前記
電源補強用配線6間に規定されるように配置さ九でいろ
。基本セル列8は、行方向に複数配置されてハる。
このように、基本セルフを列方向及び行方向に複数敷き
詰めた、所謂、敷詰方式の半導体集積回路装置1は、必
要に応じて、基本セルフ若しくは基本セル列8を配線領
域として使用する。配線領域は、基本セル間7若しくは
論理回路や記憶回路間を接続する配線を通すように構成
さ九る。敷詰方式の半導体集積回路装置lは、電源補強
用配線6間で規定される領域内に基本セルフ若しくは基
本セル列8を用い、論理回路L ogic、記憶回路R
OM、RAM等をブロック的に構成することができる。
詰めた、所謂、敷詰方式の半導体集積回路装置1は、必
要に応じて、基本セルフ若しくは基本セル列8を配線領
域として使用する。配線領域は、基本セル間7若しくは
論理回路や記憶回路間を接続する配線を通すように構成
さ九る。敷詰方式の半導体集積回路装置lは、電源補強
用配線6間で規定される領域内に基本セルフ若しくは基
本セル列8を用い、論理回路L ogic、記憶回路R
OM、RAM等をブロック的に構成することができる。
この種の敷詰方式の半導体集積回路装置1は、論理回路
L ogic、記憶回路ROM 、 R、A M等をブ
ロック的に凝縮できるので、極めて高い面積の使用効率
を得ることができる。また、論理回路L ogic、記
憶回路ROM、RAM等は、基本セルフ内に施す配線だ
け回路間を充分に接続することができるので、配線長を
短縮し、極めて高い面積の使用効率を得ることができる
。
L ogic、記憶回路ROM 、 R、A M等をブ
ロック的に凝縮できるので、極めて高い面積の使用効率
を得ることができる。また、論理回路L ogic、記
憶回路ROM、RAM等は、基本セルフ内に施す配線だ
け回路間を充分に接続することができるので、配線長を
短縮し、極めて高い面積の使用効率を得ることができる
。
前記基本セルフは、第2図(要部平面図)で示すように
構成されている。基本セルフは、4つのPチャネルM
I S F E T Q p +〜Q p aと、4つ
のnチャネルMI 5FETQrz 〜Qn4とからな
る相補型M I S F E Tで構成されている。
構成されている。基本セルフは、4つのPチャネルM
I S F E T Q p +〜Q p aと、4つ
のnチャネルMI 5FETQrz 〜Qn4とからな
る相補型M I S F E Tで構成されている。
MISFETQPは、フィールド絶縁膜11で囲まれた
領域内に、n−型の半導体基板9主面部に設けられたn
型ウェル領域10に形成さ九、ゲート絶縁膜、ゲート電
極12.p”型のソース領域及びドレイン領域13で構
成されている。M I S FETQpのソース領域又
はドレイン領域13は、隣接する他のMISFETQp
ソース領域又はドレイン領域13(若しくは、ドレイン
領域又はソース領域13)と一体に構成されている。
領域内に、n−型の半導体基板9主面部に設けられたn
型ウェル領域10に形成さ九、ゲート絶縁膜、ゲート電
極12.p”型のソース領域及びドレイン領域13で構
成されている。M I S FETQpのソース領域又
はドレイン領域13は、隣接する他のMISFETQp
ソース領域又はドレイン領域13(若しくは、ドレイン
領域又はソース領域13)と一体に構成されている。
M I S F E T Q nは、フィールド絶縁膜
11て囲ま九た領域内に、半導体基板9主面部に設けら
れたP型ウェル領域10Aに形成され、ゲート絶縁膜、
ゲート電ti12.n”型のソース領域及びドレイン領
域14で構成されている。〜ll5FETQnのソース
領域又はドレイン領域14は、隣接する他のM I S
F E T Q nのソース領域又はドレイン領域1
4(若しくは、ドレイン領域又はソース領域14)と一
体に構成されている。つまり、基本セルフは、4人カN
A N Dゲート回路を構成できるようになっている
。
11て囲ま九た領域内に、半導体基板9主面部に設けら
れたP型ウェル領域10Aに形成され、ゲート絶縁膜、
ゲート電ti12.n”型のソース領域及びドレイン領
域14で構成されている。〜ll5FETQnのソース
領域又はドレイン領域14は、隣接する他のM I S
F E T Q nのソース領域又はドレイン領域1
4(若しくは、ドレイン領域又はソース領域14)と一
体に構成されている。つまり、基本セルフは、4人カN
A N Dゲート回路を構成できるようになっている
。
なお1本発明は、基本セルフを、2人力N A NDゲ
ート回路、3人力N A N Dゲート回路等を構成で
きるようにしてもよい。
ート回路、3人力N A N Dゲート回路等を構成で
きるようにしてもよい。
前記MISFETQP上には、列方向に延在する”ti
lLtt圧用配x(vcc)15、M I S FET
Qn上には、列方向に延在する基や電圧用配線(Vss
)16が夫々構成される。電源電圧用配線15、基準電
圧用配線16の夫々は、例えば、第1層目の配線形成工
程で形成される。茅1層目の配線形成工程は、基本セル
フ内配線、つまり、MISFETQp、Qn間の配線と
しても使用される。
lLtt圧用配x(vcc)15、M I S FET
Qn上には、列方向に延在する基や電圧用配線(Vss
)16が夫々構成される。電源電圧用配線15、基準電
圧用配線16の夫々は、例えば、第1層目の配線形成工
程で形成される。茅1層目の配線形成工程は、基本セル
フ内配線、つまり、MISFETQp、Qn間の配線と
しても使用される。
また、第1層目の配線形成工程は、基本セルフ間若しく
は基本セルフで構成される論理回路や記憶回路間の接続
用配線(17)としても使用される。
は基本セルフで構成される論理回路や記憶回路間の接続
用配線(17)としても使用される。
第1層目の配線形成工程で形成される配線は、例えばア
ルミニウム膜、所定の添加物(Cu、 Si)が含有さ
れたアルミニウム膜で構成する。
ルミニウム膜、所定の添加物(Cu、 Si)が含有さ
れたアルミニウム膜で構成する。
前記?を源補強用配、t* 6は、第2層目の配線形成
工程で形成される。電源補強用配線6は、第3図(部分
模写図)に示すように、行方向に延在する基準電圧補強
用配線6Bと、その両側部の夫々に同一行方向に延在す
る電源電圧補強用配線6Aとで構成されている。左側の
電源電圧補強用配線6Aは、左側の基本セル列8上を延
在する電源電圧用配線15と接続される。右側の電源電
圧補強用配線6Aは、右側の基本セル列8上を延在する
”u 07X電圧用配緑15と接続される。中央部に延
在する基準電圧補強用配線6Bは、電源電圧補強用配線
6Aに比べて配線幅を大きく構成しており、左右、夫々
の基本セル列8上を延在する電源電圧用配線16と接続
される。
工程で形成される。電源補強用配線6は、第3図(部分
模写図)に示すように、行方向に延在する基準電圧補強
用配線6Bと、その両側部の夫々に同一行方向に延在す
る電源電圧補強用配線6Aとで構成されている。左側の
電源電圧補強用配線6Aは、左側の基本セル列8上を延
在する電源電圧用配線15と接続される。右側の電源電
圧補強用配線6Aは、右側の基本セル列8上を延在する
”u 07X電圧用配緑15と接続される。中央部に延
在する基準電圧補強用配線6Bは、電源電圧補強用配線
6Aに比べて配線幅を大きく構成しており、左右、夫々
の基本セル列8上を延在する電源電圧用配線16と接続
される。
このように構成される電源補強用配線6を構成すると、
その下部において、左右、夫々の基本セル列8上を延在
する電′tX電圧用配線15と基準電圧用配線16とは
、行方向に交互に入り込まないで配置される。つまり、
基準電圧補強用配!(3B下には、第1層目の配線形成
工程で形成される配線を行方向に通すことができる配線
領域りを構成することができる。配線領域りは、第3図
に示すように、電源補強用配線6の左右に段違いに夫々
配置される基本セル列8の基本セルフA、7B間を接続
する配線(ベンド用配線)17を通すことができる。配
線領域りには、基準電圧補強用配線6Bの配線幅寸法に
よるが、数〜数十本の配!17を通すことができるよう
に構成されている。配線領域8Aは、必要に応じて、基
本セルフ若しくは基本セル列8上に絶縁膜を介して第1
層目又は第2層目の配線形成工程で形成される配線を通
すことができる領域である。
その下部において、左右、夫々の基本セル列8上を延在
する電′tX電圧用配線15と基準電圧用配線16とは
、行方向に交互に入り込まないで配置される。つまり、
基準電圧補強用配!(3B下には、第1層目の配線形成
工程で形成される配線を行方向に通すことができる配線
領域りを構成することができる。配線領域りは、第3図
に示すように、電源補強用配線6の左右に段違いに夫々
配置される基本セル列8の基本セルフA、7B間を接続
する配線(ベンド用配線)17を通すことができる。配
線領域りには、基準電圧補強用配線6Bの配線幅寸法に
よるが、数〜数十本の配!17を通すことができるよう
に構成されている。配線領域8Aは、必要に応じて、基
本セルフ若しくは基本セル列8上に絶縁膜を介して第1
層目又は第2層目の配線形成工程で形成される配線を通
すことができる領域である。
第2層目の配線形成工程は、前記電源電圧用配線4、基
準電圧用配LA5及び基本セルフ間若しくは論理回路や
記憶回路間を接続する配線を形成する。第2層目の配線
形成工程で形成される配線は、前記第1層目の配線形成
工程で形成される配線と同様の配線材料で構成する。
準電圧用配LA5及び基本セルフ間若しくは論理回路や
記憶回路間を接続する配線を形成する。第2層目の配線
形成工程で形成される配線は、前記第1層目の配線形成
工程で形成される配線と同様の配線材料で構成する。
このように、敷詰方式で、かつ電源補強用配線6を有す
る、マスタスライス方式を採用する半導体集積回路装置
1において、前記電源補強用配線6を、基準電圧補強用
配線6Bと、その両側部に夫々延在する電源電圧補強用
配線6Aとで構成することにより、基準電圧補強用配線
6B下に、それと同一方向に延在しかつ基本セルフA、
7B間を接続する配線17を通す配線領域りを形成する
ことができるので、配線17の引き回しをなくし、面積
の使用効率を高めて高集積化を図ることができる。
る、マスタスライス方式を採用する半導体集積回路装置
1において、前記電源補強用配線6を、基準電圧補強用
配線6Bと、その両側部に夫々延在する電源電圧補強用
配線6Aとで構成することにより、基準電圧補強用配線
6B下に、それと同一方向に延在しかつ基本セルフA、
7B間を接続する配線17を通す配線領域りを形成する
ことができるので、配線17の引き回しをなくし、面積
の使用効率を高めて高集積化を図ることができる。
なお、本発明は、電源補強用配線6を、電源電圧補強用
配a6Aと、その両側部に夫々延在させた基f!A電圧
補強用配線6Bとで構成してもよい。
配a6Aと、その両側部に夫々延在させた基f!A電圧
補強用配線6Bとで構成してもよい。
電源補強用配LA6は、少な(とも3本の補強用配線(
第1固定電位用配線を1本、第2固定を使用配線を2本
)が必要となる。
第1固定電位用配線を1本、第2固定を使用配線を2本
)が必要となる。
本実施例■は、前記実施例Iと異なるレイアウトで構成
した電源補強用配線を示す本発明の他の実施例である。
した電源補強用配線を示す本発明の他の実施例である。
本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第4図(部分模写図)で示す。
半導体集積回路装置を第4図(部分模写図)で示す。
本実施例Hのマスタスライス方式を採用する半導体集積
回路装置1は、第4図に示すように、電源補強用配線6
を、同一行方向に延在する2本の電源電圧補強用配線6
Aと、それらの間に同一行方向に延在する2本(複数)
の基準電圧補強用配線6Bとで構成している3左側の基
P、電圧補強用配置1A6Bは左側で延在する基準電圧
用配線16と接続され、右側の基i!!!ffi圧補強
用配線6Bは右側で延在する基準電圧用配線16と接続
されている。
回路装置1は、第4図に示すように、電源補強用配線6
を、同一行方向に延在する2本の電源電圧補強用配線6
Aと、それらの間に同一行方向に延在する2本(複数)
の基準電圧補強用配線6Bとで構成している3左側の基
P、電圧補強用配置1A6Bは左側で延在する基準電圧
用配線16と接続され、右側の基i!!!ffi圧補強
用配線6Bは右側で延在する基準電圧用配線16と接続
されている。
基準電圧補強用配線6B下には、前記実施例Iと同様に
、配線17を通することができる配線領域りが構成され
る。
、配線17を通することができる配線領域りが構成され
る。
このように構成される半導体集積回路装置1は、前記実
施例Iと略同様の効果を得ることができる。
施例Iと略同様の効果を得ることができる。
また、本発明は、電源補強用配線6を、同一行方向に延
在する2本の基準電圧補強用配線6Bと、その間に同一
行方向に延在する2本の電g電圧補強用配AS6Aとで
構成してもよい。
在する2本の基準電圧補強用配線6Bと、その間に同一
行方向に延在する2本の電g電圧補強用配AS6Aとで
構成してもよい。
本実施例mは、前記実施例1及び■と異なるレイアウト
で構成した電源補強用配線を示す本発明の他の実施例で
ある。
で構成した電源補強用配線を示す本発明の他の実施例で
ある。
本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第5図(部分模写図)で示す。
半導体集積回路装置を第5図(部分模写図)で示す。
本実施例mのマスクスライス方式を採用する半導体集積
回路装置1は、第5図に示すように、電源補強用配線6
を、行方向に延在するIK電圧補強用配線6A、基や電
圧補強用配線6Bの夫々を交互に列方向に配置し1合計
4本で構成している。
回路装置1は、第5図に示すように、電源補強用配線6
を、行方向に延在するIK電圧補強用配線6A、基や電
圧補強用配線6Bの夫々を交互に列方向に配置し1合計
4本で構成している。
左側の電源電圧補強用配線6A及び基準電圧補強用配線
6Bは、左側に延在する電′JFA電圧用配線15及び
基11f!電圧用配!16と接続されている。右側の電
源電圧補強用配線6A及び基準電圧補強用配線6Bは、
右側に延在する電源電圧用配線15及び基準電圧用配線
16と接続されている。中央部の電源電圧補強用配線6
A及び基準電圧補強用配線6B下には、前記実施例I又
は■と同様に、配線17を通すことができる配線領域り
が構成される。
6Bは、左側に延在する電′JFA電圧用配線15及び
基11f!電圧用配!16と接続されている。右側の電
源電圧補強用配線6A及び基準電圧補強用配線6Bは、
右側に延在する電源電圧用配線15及び基準電圧用配線
16と接続されている。中央部の電源電圧補強用配線6
A及び基準電圧補強用配線6B下には、前記実施例I又
は■と同様に、配線17を通すことができる配線領域り
が構成される。
このように構成される半導体集積回路装置1は、前記実
施例I又は■と略同様の効果を得ることができる。
施例I又は■と略同様の効果を得ることができる。
以上1本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、第1層目の配線形成工程で電源補強
用配、a6を構成し、第2層目の配線形成工程で基本セ
ル列8上を延在する電g電圧用配線15及び基S電圧用
配線16を構成してもよい。
用配、a6を構成し、第2層目の配線形成工程で基本セ
ル列8上を延在する電g電圧用配線15及び基S電圧用
配線16を構成してもよい。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
基本セルを第1方向及び第2方向t;複数敷き詰め、か
つ*g補強用配線を有する。マスタスライス方式を採用
する半導体集積回路装置において、前記M1g補強用配
線を、第1固定電位が印加された第1電源補強用配線と
、この第1iti源補強用配線の両側部に夫々延在し、
かつ第1固定な位と異なる第2固定電位が印加された第
2電源補強用配線とで構成したことにより、前記第1電
源補強用配線下に、そおと同一方向に延在し、かつ電源
補強用配線の両側に配置された基本セル間を接続する配
線を通す配線領域を形成することができるので、基本セ
ル間を接続する配線の引き回しをな(し、面積の使用効
率を高めて高集積化を図ることができる。
つ*g補強用配線を有する。マスタスライス方式を採用
する半導体集積回路装置において、前記M1g補強用配
線を、第1固定電位が印加された第1電源補強用配線と
、この第1iti源補強用配線の両側部に夫々延在し、
かつ第1固定な位と異なる第2固定電位が印加された第
2電源補強用配線とで構成したことにより、前記第1電
源補強用配線下に、そおと同一方向に延在し、かつ電源
補強用配線の両側に配置された基本セル間を接続する配
線を通す配線領域を形成することができるので、基本セ
ル間を接続する配線の引き回しをな(し、面積の使用効
率を高めて高集積化を図ることができる。
第1図は、本発明の実施例Iであるマスクスライス方式
を採用する半導体集積回路装置の概略平面図、 第2図は、第1図の要部平面図、 第3図は、第1図の部分模写図、 第4図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の部分模写図、 第5図は1本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の部分模写図である。 図中、1・・・半導体集積回路装置、2・・・外部端子
。 3・・・人出力バッフ7回路、4,15・・・電源電圧
用配線、5,16 基S電圧用配線、6・・・電源補強
用配線、6A・・・電源電圧補強用配線、6B・・・基
卓電圧補強用配線、7.7A、7B・・基本セル、8・
・・基本セル列、8A、L・・・配線領域、17・・配
線、Q・・・MISFETである。 、、7””””>・
を採用する半導体集積回路装置の概略平面図、 第2図は、第1図の要部平面図、 第3図は、第1図の部分模写図、 第4図は、本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の部分模写図、 第5図は1本発明の実施例■であるマスタスライス方式
を採用する半導体集積回路装置の部分模写図である。 図中、1・・・半導体集積回路装置、2・・・外部端子
。 3・・・人出力バッフ7回路、4,15・・・電源電圧
用配線、5,16 基S電圧用配線、6・・・電源補強
用配線、6A・・・電源電圧補強用配線、6B・・・基
卓電圧補強用配線、7.7A、7B・・基本セル、8・
・・基本セル列、8A、L・・・配線領域、17・・配
線、Q・・・MISFETである。 、、7””””>・
Claims (1)
- 【特許請求の範囲】 1、マスタスライス方式を採用する半導体集積回路装置
において、配線領域として使用可能な、相補型MISF
ETで形成される基本セルを第1方向に複数配置して基
本セル列を構成し、前記第1方向と異なる第2方向に前
記基本セル列を複数構成し、前記基本セル列上を第1方
向に延在し、第1固定電位が印加された第1配線と、該
第1配線と同一導電層でかつそれと略平行に前記基本セ
ル列上を第1方向に延在し、前記第1固定電位と異なる
第2固定電位が印加された第2配線とを構成し、前記基
本セル列と交差する第2方向に延在し、前記第1配線と
接続され、かつそれと異なる導電層で形成される第1電
源補強用配線を構成し、該第1電源補強用配線と同一の
第2方向でその両側に夫々延在し、前記第2配線と接続
され、かつそれと異なる導電層で形成される第2電源補
強用配線を構成したことを特徴とするマスタスライス方
式を採用する半導体集積回路装置。 2、前記第1電源補強用配線は、前記第2電源補強用配
線間に、複数本構成されていることを特徴とする特許請
求の範囲第1項に記載の半導体集積回路装置。 3、前記第1電源補強用配線の配線幅は、前記第2電源
補強用配線の配線幅に比べて小さく構成されていること
を特徴とする特許請求の範囲第1項に記載の半導体集積
回路装置。 4、前記第1電源補強用配線と第2電源補強用配線とは
、第1方向に交互に複数構成されていることを特徴とす
る特許請求の範囲第1項に記載の半導体集積回路装置。 5、前記第1及び第2配線は、第1層目の配線形成工程
で構成し、前記第1及び第2電源補強用配線は第2層目
の配線形成工程で構成されることを特徴とする特許請求
の範囲第1項乃至第4項に記載の夫々の半導体集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171542A JPS6329543A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61171542A JPS6329543A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6329543A true JPS6329543A (ja) | 1988-02-08 |
Family
ID=15925053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61171542A Pending JPS6329543A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6329543A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01243541A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体装置 |
JPH01309353A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | 半導体集積回路 |
JPH0252435A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 電源配線構造の設計方法 |
-
1986
- 1986-07-23 JP JP61171542A patent/JPS6329543A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01243541A (ja) * | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体装置 |
JPH01309353A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | 半導体集積回路 |
JPH0252435A (ja) * | 1988-08-17 | 1990-02-22 | Toshiba Corp | 電源配線構造の設計方法 |
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