JP2578745B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置に関し、特にGaAsを用いた高周
波，高速な半導体装置に関する。
波，高速な半導体装置に関する。
（従来技術とその問題点） GaAsは電子移動度の大きいところから、高周波および
高速デバイスとして、実用段階にある。そのデバイスの
代表例は、ショットキゲート電界効果トランジスタ（以
下MESFETと記す）であり、基本構造は第６図に示すよう
に、半絶縁性GaAs基板１上に、ｎ型GaAsチャネル層２が
形成され、そのｎ型GaAsチャネル層上にショットキ型の
ゲート電極３が、その両側にソース４およびドレイン５
オーム性電極が設けられている。６はゲート空乏層であ
り、この厚さがゲート電極３の印加電圧によって変調さ
れトランジスタ動作が行われる。さて高集積，低消費電
力ICに適したエンハンスメント型MESFETは、ｎ型GaAsチ
ャネル層２を薄くし、ゲート印加電圧0Vで空乏層６がｎ
型チャネル層の厚さ全体に伸び電流をカットオフするよ
うに構成される。しかしながらソース−ゲート間および
ゲートードレイン間の露出したｎ型GaAsチャネル層２の
表面電位は、GaAsの特色として、バンドギャップの中間
すなわちショットキバリアと同程度の値に固定化されて
おり、表面空乏層７が生じている。それはGaAsの表面や
絶縁膜との界面にはバンドギャップの中間付近に極めて
高密度の表面・界面準位が存在していることによる。結
晶の表面では結晶がとぎれているので結晶の手が余り、
電子等をトラップする準位が生じ、これを表面あるいは
界面準位という。このためｎ−GaAsの表面電位は表面状
態（露出、絶縁膜被膜など）によらずほぼ一定になる、
つまり表面電位がバンドギャップの中間に固定される。
これにより、ソースーゲート間において実効的なチャネ
ル厚さが非常に薄くなる結果、ソース抵抗が極めて大き
くなり、高性能動作が不可能な状態となる。
高速デバイスとして、実用段階にある。そのデバイスの
代表例は、ショットキゲート電界効果トランジスタ（以
下MESFETと記す）であり、基本構造は第６図に示すよう
に、半絶縁性GaAs基板１上に、ｎ型GaAsチャネル層２が
形成され、そのｎ型GaAsチャネル層上にショットキ型の
ゲート電極３が、その両側にソース４およびドレイン５
オーム性電極が設けられている。６はゲート空乏層であ
り、この厚さがゲート電極３の印加電圧によって変調さ
れトランジスタ動作が行われる。さて高集積，低消費電
力ICに適したエンハンスメント型MESFETは、ｎ型GaAsチ
ャネル層２を薄くし、ゲート印加電圧0Vで空乏層６がｎ
型チャネル層の厚さ全体に伸び電流をカットオフするよ
うに構成される。しかしながらソース−ゲート間および
ゲートードレイン間の露出したｎ型GaAsチャネル層２の
表面電位は、GaAsの特色として、バンドギャップの中間
すなわちショットキバリアと同程度の値に固定化されて
おり、表面空乏層７が生じている。それはGaAsの表面や
絶縁膜との界面にはバンドギャップの中間付近に極めて
高密度の表面・界面準位が存在していることによる。結
晶の表面では結晶がとぎれているので結晶の手が余り、
電子等をトラップする準位が生じ、これを表面あるいは
界面準位という。このためｎ−GaAsの表面電位は表面状
態（露出、絶縁膜被膜など）によらずほぼ一定になる、
つまり表面電位がバンドギャップの中間に固定される。
これにより、ソースーゲート間において実効的なチャネ
ル厚さが非常に薄くなる結果、ソース抵抗が極めて大き
くなり、高性能動作が不可能な状態となる。
また、高集積化を考えた時、Si MOSFETと同様に、GaA
sを用いた絶縁ゲート電界効果トランジスタ（以下MISFE
Tと記す。）の実現も望まれている。しかしながら、前
述のようにGaAsの表面電位はバンドギャップの中間付近
に固定化され、また表面準位密度も極めて大きいため、
良好な動作のMISFET実現は不可能に近い。
sを用いた絶縁ゲート電界効果トランジスタ（以下MISFE
Tと記す。）の実現も望まれている。しかしながら、前
述のようにGaAsの表面電位はバンドギャップの中間付近
に固定化され、また表面準位密度も極めて大きいため、
良好な動作のMISFET実現は不可能に近い。
（発明の目的） 本発明の目的は、従来の表面空乏層の問題を解決する
と共に、従来技術ではほぼ不可能であったGaAs MISFET
を実現させる新規な半導体装置を提供するものである。
と共に、従来技術ではほぼ不可能であったGaAs MISFET
を実現させる新規な半導体装置を提供するものである。
（発明の構成） 本発明の半導体装置は、半絶縁性半導体基板上に形成
した電子チャネル層となるGaAs層と、前記GaAs層の上面
に形成したInGaP層あるいはInGaAsP層と、前記InGaP層
あるいはInGaAsP層の上面に形成した絶縁膜の上に形成
したゲート電極とを有する。
した電子チャネル層となるGaAs層と、前記GaAs層の上面
に形成したInGaP層あるいはInGaAsP層と、前記InGaP層
あるいはInGaAsP層の上面に形成した絶縁膜の上に形成
したゲート電極とを有する。
（構成の詳細な説明） 第１図及び第２図は本発明の原理を説明するためのMI
SFET構造の一例の断面図及びそのバンドダイヤグラムで
ある。第１図において、１は半絶縁性GaAs基板、11はn-
−GaAs層、12はアンドーブのInGaP層、13はSiO2,SiN等
の絶縁膜、３はゲート電極、４はソース電極、５はドレ
イン電極、14はn+コンタクト領域である。かかる本発明
の一実施例においては、チャネルの形成されるGaAs層の
表面側にInGaP層12が形成され、そのInGaP層12上に絶縁
膜13が形成される。ここで第２図のバンドダイヤグラム
に示すようにInGaP層12は、GaAsと格子整合し、電子親
和力がGaAsより小さいので、チャネルの電子をGaAs内に
閉じ込め、かつ、絶縁膜と該GaAs内の電子チャネル15と
を隔てる役割をする。ここでEC，EV，EFはそれぞれ伝導
帯下端，価電子帯上端、フェルミレベルを示す。また、
InGaP12と絶縁膜13界面は、GaAs上に絶縁膜が直接設け
られた系に比し、表面・界面準位密度が小さく、かつそ
の準位がバンドギャップの中央付近に集中することもな
いので表面電位も変化しやすく、比較的良好な界面特性
を示す。以上により、この電界効果トランジスタは、絶
縁膜12とInGaP層11とを、ゲート絶縁膜としたMISFETと
考えることができ、この系は従来構造に比し、電子蓄積
状態を容易に変調できる、すなわち良好なFET動作が可
能となる。ここで、ゲート絶縁膜容量を大きくするほう
が相互コンダクタンスを上げ、高性能にするために重要
であるが、このため、InGaP層は数百Å以下に薄くする
のが実用的である。この場合、InGaP層はアンドープで
も、ｎ型にドーピングしても良い。これはｎ型ドーブし
た場合には、電子親和力差によりInGaP層が空乏化する
ためであるが、その他にGaAs側には電子が蓄積され、し
きい値電圧を調整できる利点もある。
SFET構造の一例の断面図及びそのバンドダイヤグラムで
ある。第１図において、１は半絶縁性GaAs基板、11はn-
−GaAs層、12はアンドーブのInGaP層、13はSiO2,SiN等
の絶縁膜、３はゲート電極、４はソース電極、５はドレ
イン電極、14はn+コンタクト領域である。かかる本発明
の一実施例においては、チャネルの形成されるGaAs層の
表面側にInGaP層12が形成され、そのInGaP層12上に絶縁
膜13が形成される。ここで第２図のバンドダイヤグラム
に示すようにInGaP層12は、GaAsと格子整合し、電子親
和力がGaAsより小さいので、チャネルの電子をGaAs内に
閉じ込め、かつ、絶縁膜と該GaAs内の電子チャネル15と
を隔てる役割をする。ここでEC，EV，EFはそれぞれ伝導
帯下端，価電子帯上端、フェルミレベルを示す。また、
InGaP12と絶縁膜13界面は、GaAs上に絶縁膜が直接設け
られた系に比し、表面・界面準位密度が小さく、かつそ
の準位がバンドギャップの中央付近に集中することもな
いので表面電位も変化しやすく、比較的良好な界面特性
を示す。以上により、この電界効果トランジスタは、絶
縁膜12とInGaP層11とを、ゲート絶縁膜としたMISFETと
考えることができ、この系は従来構造に比し、電子蓄積
状態を容易に変調できる、すなわち良好なFET動作が可
能となる。ここで、ゲート絶縁膜容量を大きくするほう
が相互コンダクタンスを上げ、高性能にするために重要
であるが、このため、InGaP層は数百Å以下に薄くする
のが実用的である。この場合、InGaP層はアンドープで
も、ｎ型にドーピングしても良い。これはｎ型ドーブし
た場合には、電子親和力差によりInGaP層が空乏化する
ためであるが、その他にGaAs側には電子が蓄積され、し
きい値電圧を調整できる利点もある。
第３図及び第４図（ａ），（ｂ）は本発明に関係する
技術の一例を説明するための断面図及びそのバンドダイ
ヤグラムである。ここで各部第１図および第６図と同じ
番号のものは同じ内容を表わしている。すなわち、従来
のMESFETと比較してこの例では、ｎ型GaAsチャネル層２
表面にアンドープInGaP層12を形成し、ショットキゲー
ト３をその上に形成したものである。ここでゲート下お
よび、ソースーゲート間でのバンドダイヤグラムは第４
図（ａ）および（ｂ）のようである。すなわち、ゲート
下では従来のショットキゲートと同様に障壁が作られ、
チャネル変調が行えるが、ソースーゲート間ではInGaP
の表面電位が小さいため、従来のGaAs MESFETのように
厚い表面空乏層が存在する不都合は起こらず、したがっ
てソース抵抗の極めて大きな低減がはかれる。また本構
造では、ゲート下およびｎ−GaAs表面にバンドギャップ
の大きく、アンドープのInGaP層があるので、ゲート耐
圧の向上も期待できる。なお本構造においてｎ−GaAs層
２をアンドープGaAsに、アンドープInGaP層12をｎ型InG
aPに代えれば、この系はｎ−AlGaAs/アンドープGaAs系
で良く知られる選択ドープ系と同様となる。この場合に
も、ｎ−AlGaAs/アンドープGaAs系の従来例で問題とな
るソースーゲート間での大きな表面電位によるソース抵
抗の増大は回避できる。なお以上ではGaAsの表面側の層
としてInGaPを設けた場合について説明したが、GaAsと
格子整合し、電子親和力の小さく、表面準位密度の小さ
いInGaAsPでも有効である。
技術の一例を説明するための断面図及びそのバンドダイ
ヤグラムである。ここで各部第１図および第６図と同じ
番号のものは同じ内容を表わしている。すなわち、従来
のMESFETと比較してこの例では、ｎ型GaAsチャネル層２
表面にアンドープInGaP層12を形成し、ショットキゲー
ト３をその上に形成したものである。ここでゲート下お
よび、ソースーゲート間でのバンドダイヤグラムは第４
図（ａ）および（ｂ）のようである。すなわち、ゲート
下では従来のショットキゲートと同様に障壁が作られ、
チャネル変調が行えるが、ソースーゲート間ではInGaP
の表面電位が小さいため、従来のGaAs MESFETのように
厚い表面空乏層が存在する不都合は起こらず、したがっ
てソース抵抗の極めて大きな低減がはかれる。また本構
造では、ゲート下およびｎ−GaAs表面にバンドギャップ
の大きく、アンドープのInGaP層があるので、ゲート耐
圧の向上も期待できる。なお本構造においてｎ−GaAs層
２をアンドープGaAsに、アンドープInGaP層12をｎ型InG
aPに代えれば、この系はｎ−AlGaAs/アンドープGaAs系
で良く知られる選択ドープ系と同様となる。この場合に
も、ｎ−AlGaAs/アンドープGaAs系の従来例で問題とな
るソースーゲート間での大きな表面電位によるソース抵
抗の増大は回避できる。なお以上ではGaAsの表面側の層
としてInGaPを設けた場合について説明したが、GaAsと
格子整合し、電子親和力の小さく、表面準位密度の小さ
いInGaAsPでも有効である。
以下、本発明の具体的実施例について説明する。
半絶縁性GaAs基板上にキャリア密度５×1015cm3のア
ンドープGaAsを１μm,ドナー密度１×1017cm3のｎ型In
0.5Ga0.5Pを200Å成長したウエハー上にCVD法にてSiO2
膜を800Å成長した。このSiO2膜にAlで１μｍ長のゲー
ト電極を、またソース，ドレイン電極部のSiO2膜を除去
してAuGeをInGaPおよびGaAsと合金化させてソースおよ
びドレイン電極を形成してMISFETを作成した。このとき
のゲート電極のMISの容量−電圧特性は第５図のようで
あり、同時に作成したInGaPを設けない従来のGaAs MIS
系の同様特性は第７図のようであった。測定周波数は1M
Hz,電圧掃引速度は1V/Sである。
ンドープGaAsを１μm,ドナー密度１×1017cm3のｎ型In
0.5Ga0.5Pを200Å成長したウエハー上にCVD法にてSiO2
膜を800Å成長した。このSiO2膜にAlで１μｍ長のゲー
ト電極を、またソース，ドレイン電極部のSiO2膜を除去
してAuGeをInGaPおよびGaAsと合金化させてソースおよ
びドレイン電極を形成してMISFETを作成した。このとき
のゲート電極のMISの容量−電圧特性は第５図のようで
あり、同時に作成したInGaPを設けない従来のGaAs MIS
系の同様特性は第７図のようであった。測定周波数は1M
Hz,電圧掃引速度は1V/Sである。
従来例のGaAsのFETでは、GaAsの表面電位が固定化さ
れているために、ゲート電圧を印加してもGaAs側の電位
を変化させることができず、すなわち空乏層をのばした
り縮めたりすることができず、チャネル変調が不可能で
あった。本発明のFETでは、容量は電子蓄積状態、すな
わちゲートに正電圧を印加し、GaAs側の空乏層が全くな
いばかりか界面側に電子がたまっている状態から、空乏
状態、すなわちゲートに大きな負電圧を印加しGaAs側の
空乏層が大きく延びた状態まで大きく変化できる。すな
わちｎ−GaAs層中の空乏層の伸びていない層であるチャ
ンネルの厚さを変調できる、言い換えれば電流を変調で
きるので、良好なFET動作が得られた。
れているために、ゲート電圧を印加してもGaAs側の電位
を変化させることができず、すなわち空乏層をのばした
り縮めたりすることができず、チャネル変調が不可能で
あった。本発明のFETでは、容量は電子蓄積状態、すな
わちゲートに正電圧を印加し、GaAs側の空乏層が全くな
いばかりか界面側に電子がたまっている状態から、空乏
状態、すなわちゲートに大きな負電圧を印加しGaAs側の
空乏層が大きく延びた状態まで大きく変化できる。すな
わちｎ−GaAs層中の空乏層の伸びていない層であるチャ
ンネルの厚さを変調できる、言い換えれば電流を変調で
きるので、良好なFET動作が得られた。
本発明に関係する技術の例 半絶縁性GaAs基板上に、キャリア密度１×1017cm-3，
厚さ0.1μｍのｎ−GaAs層を、さらに厚さ50Åのアンド
ープのInGaAsP層を成長したウェハー上に１μｍ長のAl
ゲート電極，およびAu・Geのソースおよびドレイン電極
を形成してエンハンスメント型のMESFETを作成した。ゲ
ート空乏層のビルトインポテンシャルは約0.7eVであり
従来のGaAs MESFETと同程度であったが、ソース抵抗は
大きく低減でき、高性能エンハンスメント動作が得られ
た。
厚さ0.1μｍのｎ−GaAs層を、さらに厚さ50Åのアンド
ープのInGaAsP層を成長したウェハー上に１μｍ長のAl
ゲート電極，およびAu・Geのソースおよびドレイン電極
を形成してエンハンスメント型のMESFETを作成した。ゲ
ート空乏層のビルトインポテンシャルは約0.7eVであり
従来のGaAs MESFETと同程度であったが、ソース抵抗は
大きく低減でき、高性能エンハンスメント動作が得られ
た。
（発明の効果） 以上説明したように、本発明によれば、GaAsをチャネ
ルとする高性能MISFETが形成でき、高速，低消費電力，
高集積が期待できる。
ルとする高性能MISFETが形成でき、高速，低消費電力，
高集積が期待できる。
第１図および第２図は本発明の原理を説明するためのMI
SFETの構造の一例の断面図およびそのバイドダイヤグラ
ム、第３図および第４図（ａ），（ｂ）は本発明に関係
する技術の一例を説明するための断面図及びそのバンド
ダイヤグラム、第５図は本発明の一実施例MISFETのMIS
特性図、第６図は従来のGaAs MES FETの基本構造断面
図、第７図は従来のGaAsのMIS特性図である。 １……半絶縁性 GaAs基板、２……ｎ−GaAsチャネル
層、３……ゲート電極、４……ソース電極、５……ドレ
イン電極、11……n-−GaAs層、12……InGaP層、13……
絶縁膜、14……n+コンタクト領域、15……電子チャネ
ル、EC……伝導帯上端、EV……価電子帯下端、EF……フ
ェルミレベル。
SFETの構造の一例の断面図およびそのバイドダイヤグラ
ム、第３図および第４図（ａ），（ｂ）は本発明に関係
する技術の一例を説明するための断面図及びそのバンド
ダイヤグラム、第５図は本発明の一実施例MISFETのMIS
特性図、第６図は従来のGaAs MES FETの基本構造断面
図、第７図は従来のGaAsのMIS特性図である。 １……半絶縁性 GaAs基板、２……ｎ−GaAsチャネル
層、３……ゲート電極、４……ソース電極、５……ドレ
イン電極、11……n-−GaAs層、12……InGaP層、13……
絶縁膜、14……n+コンタクト領域、15……電子チャネ
ル、EC……伝導帯上端、EV……価電子帯下端、EF……フ
ェルミレベル。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−95370（ＪＰ，Ａ) 特開 昭59−165460（ＪＰ，Ａ) 特開 昭58−170069（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半絶縁性半導体基板上に形成した電子チャ
ネル層となるGaAs層と、前記GaAs層の上面に形成したIn
GaP層あるいはInGaAsP層と、前記InGaP層あるいはInGaA
sP層の上面に形成した絶縁膜とを有することを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217751A JP2578745B2 (ja) | 1984-10-17 | 1984-10-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217751A JP2578745B2 (ja) | 1984-10-17 | 1984-10-17 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6196770A JPS6196770A (ja) | 1986-05-15 |
| JP2578745B2 true JP2578745B2 (ja) | 1997-02-05 |
Family
ID=16709177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217751A Expired - Lifetime JP2578745B2 (ja) | 1984-10-17 | 1984-10-17 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578745B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143870A (ja) * | 1986-12-08 | 1988-06-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JP2539268B2 (ja) * | 1989-07-12 | 1996-10-02 | 富士通株式会社 | 半導体装置 |
| JPH04216636A (ja) * | 1990-12-17 | 1992-08-06 | Nippon Telegr & Teleph Corp <Ntt> | Ｉｉｉ−ｖ族化合物半導体集積回路用基板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595370A (en) * | 1979-01-10 | 1980-07-19 | Nec Corp | Compound semiconductor field-effect transistor |
| JPS59165460A (ja) * | 1983-03-10 | 1984-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1984
- 1984-10-17 JP JP59217751A patent/JP2578745B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6196770A (ja) | 1986-05-15 |
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