JP2553673B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【発明の詳細な説明】 本発明は、マイクロ波領域で動作する集積回路に適し
た高速高性能な電界効果トランジスタに関する。
た高速高性能な電界効果トランジスタに関する。
GaAs等III−Ｖ化合物半導体はSiに比較してより大き
い電子の移動度および飽和速度を有するため高速デバイ
スに適し、すでにGaAsショットキゲート電界効果トラン
ジスタ（GaAsMESFET）はマイクロ波の増巾素子として広
範に使用されている。一方近年GaAsを用いた論理集積回
路の研究が行われるようになった。
い電子の移動度および飽和速度を有するため高速デバイ
スに適し、すでにGaAsショットキゲート電界効果トラン
ジスタ（GaAsMESFET）はマイクロ波の増巾素子として広
範に使用されている。一方近年GaAsを用いた論理集積回
路の研究が行われるようになった。
電界効果トランジスタを用いて論理集積回路を構成す
る場合、回路構成の簡素化および低消費電力化のため、
該トランジスタはノーマリオフ型（ゲート電圧零でドレ
イン電流が流れない。）である必要がある。ここでGaAs
MESFETは第１図に示すように、高抵抗基板11上にｎ型能
動層12を形成し、これをチャンネル層として、ショット
キゲート13による空乏層14によりチャンネル厚さを変化
させて動作するものである。したがってMESFETでノーマ
リオフFETを実現するためには、、能動層12の厚さを精
密に制御し、ゲート電圧零でゲート空乏層が基板界面ま
で伸び、チャンネルを閉じるようにする、すなわちピン
チオフ電圧を0Vに制御する必要がある。しかしながら、
通常のGaAsMESFETにおいては能動層の有効ドナー密度が
約１×1017cm-3、ショットキ障壁の高さが0.8Vでノーマ
リオフ型FETに必要な能動層の厚さは約0.1μｍと極めて
薄いため、かかる能動層の厚さの精密制御は非常に困難
である。しかもチャンネルは基板との界面にあるため、
特性が基板の影響を非常に受けやすい欠点がある。
る場合、回路構成の簡素化および低消費電力化のため、
該トランジスタはノーマリオフ型（ゲート電圧零でドレ
イン電流が流れない。）である必要がある。ここでGaAs
MESFETは第１図に示すように、高抵抗基板11上にｎ型能
動層12を形成し、これをチャンネル層として、ショット
キゲート13による空乏層14によりチャンネル厚さを変化
させて動作するものである。したがってMESFETでノーマ
リオフFETを実現するためには、、能動層12の厚さを精
密に制御し、ゲート電圧零でゲート空乏層が基板界面ま
で伸び、チャンネルを閉じるようにする、すなわちピン
チオフ電圧を0Vに制御する必要がある。しかしながら、
通常のGaAsMESFETにおいては能動層の有効ドナー密度が
約１×1017cm-3、ショットキ障壁の高さが0.8Vでノーマ
リオフ型FETに必要な能動層の厚さは約0.1μｍと極めて
薄いため、かかる能動層の厚さの精密制御は非常に困難
である。しかもチャンネルは基板との界面にあるため、
特性が基板の影響を非常に受けやすい欠点がある。
一方、ノーマリオフ型FETとしては、むしろSiのFETで
よく用いられている反転チャンネルをもつMISFET（Meta
l−Insulator−Semiconductor FET、絶縁ゲート電界効
果トランジスタ）が有利である。これは第２図に示すよ
うに、高抵抗基板21上にｐ型層22を形成し、ゲート絶縁
膜23を界してゲート金属電極24を有する構造をもつ。2
5,26はソース、ドレイン領域のn+層、27,28はソースお
よびドレイン電極である。ここでゲート電圧零において
はｐ型層22と絶縁膜23の界面にはキャリアはほとんどな
く電流は流れないが、ゲートに正の電圧を印加すると、
静電結合によって該界面でｐ型層が反転、電子が誘起さ
れ反転型のｎチャンネルが形成されドレイン電流が流れ
る。したがって、適当な濃度のｐ型層を形成すること、
および良好な界面特性を持つゲート絶縁膜を形成すれば
良く、しきい値電圧の制御はMESFETの場合よりはるかに
容易となる。しかしながら、半導体としてGaAsを用いた
場合には、現在の所、Siに対するSiO2の様な良好な界面
特性を示す絶縁膜は皆無といって良く、反転型のｎチャ
ンネルを形成することはほとんど不可能な状態である。
また、たとえ反転型のｎチャンネルを形成しえても、そ
の移動度はGaAsバルク結晶中での値よりかなり小さくな
る恐れがあり、GaAsを使用するメリットがなくなる。
よく用いられている反転チャンネルをもつMISFET（Meta
l−Insulator−Semiconductor FET、絶縁ゲート電界効
果トランジスタ）が有利である。これは第２図に示すよ
うに、高抵抗基板21上にｐ型層22を形成し、ゲート絶縁
膜23を界してゲート金属電極24を有する構造をもつ。2
5,26はソース、ドレイン領域のn+層、27,28はソースお
よびドレイン電極である。ここでゲート電圧零において
はｐ型層22と絶縁膜23の界面にはキャリアはほとんどな
く電流は流れないが、ゲートに正の電圧を印加すると、
静電結合によって該界面でｐ型層が反転、電子が誘起さ
れ反転型のｎチャンネルが形成されドレイン電流が流れ
る。したがって、適当な濃度のｐ型層を形成すること、
および良好な界面特性を持つゲート絶縁膜を形成すれば
良く、しきい値電圧の制御はMESFETの場合よりはるかに
容易となる。しかしながら、半導体としてGaAsを用いた
場合には、現在の所、Siに対するSiO2の様な良好な界面
特性を示す絶縁膜は皆無といって良く、反転型のｎチャ
ンネルを形成することはほとんど不可能な状態である。
また、たとえ反転型のｎチャンネルを形成しえても、そ
の移動度はGaAsバルク結晶中での値よりかなり小さくな
る恐れがあり、GaAsを使用するメリットがなくなる。
本発明は、以上述べた様に従来技術では極めて困難で
あった、GaAs等III−Ｖ化合物を使用した新規な高速ノ
ーマリオフ型電界効果トランジスタを提供するものであ
る。
あった、GaAs等III−Ｖ化合物を使用した新規な高速ノ
ーマリオフ型電界効果トランジスタを提供するものであ
る。
本発明の電界効果トランジスタは、高抵抗基板上にｐ
型の第１の半導体層が設けられ、該第１の半導体層上に
それより電子親和力の小さいｎ型の第２の半導体層が設
けられ、該第２の半導体層上にショットキ型のゲート電
極が、前記第１の半導体層上にｎチャンネルにオーム性
であるソース電極とドレイン電極が、半導体層の面内方
向でゲート電極と離間した位置に形成され、少なくとも
ゲート下で第２の半導体層がすべて空乏化しており、ゲ
ート外において、表面準位による空乏層が、該第１の半
導体との電子親和力差によってｎ型の第２の半導体層に
生じる空乏層まで到達しておらず、あるいはちょうど到
達し、該ヘテロ界面の第１の半導体層側に蓄積し得る最
大量の反転ｎチャンネルが形成されていることを特徴と
する。
型の第１の半導体層が設けられ、該第１の半導体層上に
それより電子親和力の小さいｎ型の第２の半導体層が設
けられ、該第２の半導体層上にショットキ型のゲート電
極が、前記第１の半導体層上にｎチャンネルにオーム性
であるソース電極とドレイン電極が、半導体層の面内方
向でゲート電極と離間した位置に形成され、少なくとも
ゲート下で第２の半導体層がすべて空乏化しており、ゲ
ート外において、表面準位による空乏層が、該第１の半
導体との電子親和力差によってｎ型の第２の半導体層に
生じる空乏層まで到達しておらず、あるいはちょうど到
達し、該ヘテロ界面の第１の半導体層側に蓄積し得る最
大量の反転ｎチャンネルが形成されていることを特徴と
する。
本発明によって、ゲート下の第２の半導体層を絶縁膜
と等価にして第１の半導体層を界面において反転させ、
かつ該界面が良好なヘテロ接合であるゆえに電子の移動
度の大きく、更にソース抵抗の小さい、ｎチャンネル型
の高速、ノーマリオフFETを実現できる。以下エネルギ
ー帯図等を用いて本発明のFETの動作原理を説明し、そ
の効果について述べる。
と等価にして第１の半導体層を界面において反転させ、
かつ該界面が良好なヘテロ接合であるゆえに電子の移動
度の大きく、更にソース抵抗の小さい、ｎチャンネル型
の高速、ノーマリオフFETを実現できる。以下エネルギ
ー帯図等を用いて本発明のFETの動作原理を説明し、そ
の効果について述べる。
第３図および第４図（ａ）は本発明のFETの動作原理
を説明するための素子構造断面図とゲート下における深
さ方向に沿った熱平衡状態でのエネルギー帯図である。
ここで31は高抵抗基板、32はｐ型の第１の半導体層、33
は第１の半導体より電子親和力（真空中の自由電子のエ
ネルギー準位と電導帯下端のエネルギー準位の差）の小
さいｎ型の第２の半導体層、34はゲートショットキ電
極、35および36はｎチャンネルにオーム性のソース、ド
レインの金属電極で、37、38はコンタクト抵抗を減ずる
ためのｎあるいはn+領域であり、35、37で実質ソース電
極を、36、38でドレイン電極を成す。またEC,EF,EVはそ
れぞれ、電導帯下端、フェルミレベル、価電子帯上端を
示す。一方第４図（ｂ）は第４図（ａ）に較べて第２の
半導体層33が厚く、ゲート下で完全に空乏化していない
場合を示す。ここで第４図（ａ），（ｂ）は、第２の半
導体層33の有効ドナー密度が第１の半導体層32の有効ア
クセプタ密度よりかなり大きい場合である。第１の半導
体層32と第２の半導体層33の界面において、両者の電子
親和力の相違によって、電導帯に不連続が生じ、その接
触電位差によって第１の半導体層、第２の半導体層共界
面で空乏化する。ここで第２の半導体層の有効ドナー密
度が、第１の半導体層の有効アクセプタ密度よりかなり
大きい場合、第２の半導体層の空乏層内のイオン化した
ドナーによる全電荷量が、第１の半導体層の空乏層内の
イオン化したアクセプタによる全電荷量より多くなるた
め、第１の半導体層側に過剰電子が誘起され、すなわち
ｐ型である第１の半導体層が反転し、ｎチャンネルが形
成される。第４図（ｂ）に示したものがこの状態を表わ
している。しかしながらこの状態では、第２の半導体層
中に導電層が存在するため、ショットキ型のゲート電極
の電位を変化させても、前記反転形成されたｎチャンネ
ル中の電子の数を変化させてトランジスタ動作を行わせ
ることはできない。またショットキ電極のかわりにオー
ム性電極とすれば該ｎチャンネル中の電子数を変化でき
うるが、第２の半導体の該反転チャンネルに対する障壁
高さが低いため許容電圧範囲が小さく、リーク電流が大
きくなって実用にはならない。なお、該障壁高さは、電
子親和力の差に依存するが、通常の良好なヘテロ接合を
なす組合せでこの差の大きいもの、例えば0.7eV程度の
ものはほとんど存在しない。一方本発明のFETにおいて
は、第２の半導体層33の厚さを薄くして、第４図（ａ）
のようにすべて空乏化させている。すなわち、第２の半
導体層33中のイオン化したドナーによる全電荷量を制御
し、平衡状態において第１の半導体層32の電導帯の曲が
りを軽減し、反転の程度を小さくする。したがって、第
４図（ａ）のように、ゲート34の反転チャンネルに対す
る障壁の高い、かつ反転チャンネル中に電子のほとんど
ない、すなわちノーマリオフ型のFETを実現できる。こ
こでゲートに正の電圧を印加すれば、エネルギー帯図は
第５図のようになり、反転チャンネル中の電子数が大き
く増加し、ドレイン電流が流れる。ここでＥ′Ｆは電子
の擬フェルミレベルである。第２の半導体層33が空乏化
していること、およびその障壁高さがゲート電圧によっ
て変化しないことにより、本発明のFETの動作は、反転
チャンネル型のMISFETと同様である。しかもMISFETより
有利な点はチャンネルが良好なヘテロ接合界面にできる
ため、電子の移動度はバルク結晶中での値が期待できる
ことである。さらに反転チャンネルを利用するため、ME
SFETのように特性が基板の影響を受けるということがな
い。また本発明においては、第１の半導体層上に形成し
たソース、ドレイン電極、実効的には第３図のn+領域3
7,38を、ゲート電極34と平面的に離間させて、超高周波
および超高速動作上大きな効果を上げることができる。
これは、ゲート電極外において、第１の半導体層と第２
の半導体層の接合の状態は、ショットキゲートによる空
乏層がないため、第４図（ｂ）と同じく、平衡状態です
でに第１の半導体側に反転ｎチャンネルが形成できるた
め、第２図のようなゲートとn+領域とのオーバーラップ
が必要ないので寄生容量の増加を起こすことなく遮断周
波数を高くできるからである。さらにこの構造は、ゲー
トの耐圧の増大等、信頼性の向上の効果が大きい。
を説明するための素子構造断面図とゲート下における深
さ方向に沿った熱平衡状態でのエネルギー帯図である。
ここで31は高抵抗基板、32はｐ型の第１の半導体層、33
は第１の半導体より電子親和力（真空中の自由電子のエ
ネルギー準位と電導帯下端のエネルギー準位の差）の小
さいｎ型の第２の半導体層、34はゲートショットキ電
極、35および36はｎチャンネルにオーム性のソース、ド
レインの金属電極で、37、38はコンタクト抵抗を減ずる
ためのｎあるいはn+領域であり、35、37で実質ソース電
極を、36、38でドレイン電極を成す。またEC,EF,EVはそ
れぞれ、電導帯下端、フェルミレベル、価電子帯上端を
示す。一方第４図（ｂ）は第４図（ａ）に較べて第２の
半導体層33が厚く、ゲート下で完全に空乏化していない
場合を示す。ここで第４図（ａ），（ｂ）は、第２の半
導体層33の有効ドナー密度が第１の半導体層32の有効ア
クセプタ密度よりかなり大きい場合である。第１の半導
体層32と第２の半導体層33の界面において、両者の電子
親和力の相違によって、電導帯に不連続が生じ、その接
触電位差によって第１の半導体層、第２の半導体層共界
面で空乏化する。ここで第２の半導体層の有効ドナー密
度が、第１の半導体層の有効アクセプタ密度よりかなり
大きい場合、第２の半導体層の空乏層内のイオン化した
ドナーによる全電荷量が、第１の半導体層の空乏層内の
イオン化したアクセプタによる全電荷量より多くなるた
め、第１の半導体層側に過剰電子が誘起され、すなわち
ｐ型である第１の半導体層が反転し、ｎチャンネルが形
成される。第４図（ｂ）に示したものがこの状態を表わ
している。しかしながらこの状態では、第２の半導体層
中に導電層が存在するため、ショットキ型のゲート電極
の電位を変化させても、前記反転形成されたｎチャンネ
ル中の電子の数を変化させてトランジスタ動作を行わせ
ることはできない。またショットキ電極のかわりにオー
ム性電極とすれば該ｎチャンネル中の電子数を変化でき
うるが、第２の半導体の該反転チャンネルに対する障壁
高さが低いため許容電圧範囲が小さく、リーク電流が大
きくなって実用にはならない。なお、該障壁高さは、電
子親和力の差に依存するが、通常の良好なヘテロ接合を
なす組合せでこの差の大きいもの、例えば0.7eV程度の
ものはほとんど存在しない。一方本発明のFETにおいて
は、第２の半導体層33の厚さを薄くして、第４図（ａ）
のようにすべて空乏化させている。すなわち、第２の半
導体層33中のイオン化したドナーによる全電荷量を制御
し、平衡状態において第１の半導体層32の電導帯の曲が
りを軽減し、反転の程度を小さくする。したがって、第
４図（ａ）のように、ゲート34の反転チャンネルに対す
る障壁の高い、かつ反転チャンネル中に電子のほとんど
ない、すなわちノーマリオフ型のFETを実現できる。こ
こでゲートに正の電圧を印加すれば、エネルギー帯図は
第５図のようになり、反転チャンネル中の電子数が大き
く増加し、ドレイン電流が流れる。ここでＥ′Ｆは電子
の擬フェルミレベルである。第２の半導体層33が空乏化
していること、およびその障壁高さがゲート電圧によっ
て変化しないことにより、本発明のFETの動作は、反転
チャンネル型のMISFETと同様である。しかもMISFETより
有利な点はチャンネルが良好なヘテロ接合界面にできる
ため、電子の移動度はバルク結晶中での値が期待できる
ことである。さらに反転チャンネルを利用するため、ME
SFETのように特性が基板の影響を受けるということがな
い。また本発明においては、第１の半導体層上に形成し
たソース、ドレイン電極、実効的には第３図のn+領域3
7,38を、ゲート電極34と平面的に離間させて、超高周波
および超高速動作上大きな効果を上げることができる。
これは、ゲート電極外において、第１の半導体層と第２
の半導体層の接合の状態は、ショットキゲートによる空
乏層がないため、第４図（ｂ）と同じく、平衡状態です
でに第１の半導体側に反転ｎチャンネルが形成できるた
め、第２図のようなゲートとn+領域とのオーバーラップ
が必要ないので寄生容量の増加を起こすことなく遮断周
波数を高くできるからである。さらにこの構造は、ゲー
トの耐圧の増大等、信頼性の向上の効果が大きい。
しかしながら、第３図に示したような、第２の半導体
層33の厚さが一様な場合、ゲート外の第２の半導体層表
面において、表面準位による空乏層があれば、ゲート領
域外の第１の半導体界面に十分な低抵抗のｎチャンネル
が形成されない可能性がある。
層33の厚さが一様な場合、ゲート外の第２の半導体層表
面において、表面準位による空乏層があれば、ゲート領
域外の第１の半導体界面に十分な低抵抗のｎチャンネル
が形成されない可能性がある。
特に化合物半導体では表面準位密度が大きく、表面で
バンドが曲がり表面空乏層ができやすい。この表面のバ
リアの高さはIII−Ｖ族化合物半導体では、ショットキ
バリアと同程度になる可能性がスパイサーら（W.E.Spic
er etal;J.Vac.Sci.Technol.,16（５）,1979）により示
されている。この場合はゲート電極外でもｎチャンネル
がほとんど形成されず、ソース抵抗が極めて大きくな
り、FETの動作が困難となる。
バンドが曲がり表面空乏層ができやすい。この表面のバ
リアの高さはIII−Ｖ族化合物半導体では、ショットキ
バリアと同程度になる可能性がスパイサーら（W.E.Spic
er etal;J.Vac.Sci.Technol.,16（５）,1979）により示
されている。この場合はゲート電極外でもｎチャンネル
がほとんど形成されず、ソース抵抗が極めて大きくな
り、FETの動作が困難となる。
本発明はこの点を勘案し、第６図のように第２の半導
体層33の厚さをゲート電極外で厚くすることを特徴とし
ている。ここでゲート電極外の第２の半導体層の厚さは
なるべく厚くするが、その最適値は、第１の半導体層界
面に低抵抗な反転ｎチャンネルを形成させるすなわち、
第４図（ｂ）での第１の半導体との界面の第２の半導体
層内に生じる空乏層の厚さに、表面準位によって生じる
空乏層の厚さを加えたものであり、このとき反転ｎチャ
ンネルのキャリアは最大限確保でき、かつ第２の半導体
層はすべて空乏化するため、ゲートリークの減少等信頼
性が高くなり、また寄生容量等による特性劣化を防ぐこ
とができる。
体層33の厚さをゲート電極外で厚くすることを特徴とし
ている。ここでゲート電極外の第２の半導体層の厚さは
なるべく厚くするが、その最適値は、第１の半導体層界
面に低抵抗な反転ｎチャンネルを形成させるすなわち、
第４図（ｂ）での第１の半導体との界面の第２の半導体
層内に生じる空乏層の厚さに、表面準位によって生じる
空乏層の厚さを加えたものであり、このとき反転ｎチャ
ンネルのキャリアは最大限確保でき、かつ第２の半導体
層はすべて空乏化するため、ゲートリークの減少等信頼
性が高くなり、また寄生容量等による特性劣化を防ぐこ
とができる。
ソース抵抗等の寄生抵抗低減の点からは、第２の半導
体層の厚さは、以上の最適値より厚ければよい。この
時、ソースおよびドレイン金属電極は該反転チャンネル
にオーム性接続される限り、これら半導体層のいずれに
接触していてもよい。
体層の厚さは、以上の最適値より厚ければよい。この
時、ソースおよびドレイン金属電極は該反転チャンネル
にオーム性接続される限り、これら半導体層のいずれに
接触していてもよい。
次に本発明の具体的な例について説明する。半絶縁性
GaAs基板上に、有効アクセプタ密度１×1015cm-3のｐ型
GaAsを約３μｍの厚さに成長させて第１の半導体層とす
る。
GaAs基板上に、有効アクセプタ密度１×1015cm-3のｐ型
GaAsを約３μｍの厚さに成長させて第１の半導体層とす
る。
さらにこの上に第２の半導体として、GaAsより約0.4e
V電子親和力の小さいGa0.7Al0.3Asを用い、有効ドナー
密度１×1017cm-3、厚さ0.11μｍのｎ型層を形成する。
ゲートとして、ｎ型Ga0.7Al0.3Asに対して障壁高さが0.
8eV程度のショットキ電極を用いる。ソースおよびドレ
イン電極は、Si等のイオン注入によるn+領域形成、Au−
Ge等を熱処理アロイする通常の方法で形成できる。ゲー
ト電極外では、表面空乏層のない場合GaAlAs層との界面
ではGaAs層は反転し、面密度、約６×1011cm-2のｎチャ
ンネルが形成される。なおこのときGaAlAs側にできる空
乏層の厚さは約0.06μｍである。一方ゲート下において
は、ショットキ接合の接触電位差による空乏層も加わ
り、GaAlAs層は完全に空乏化し、かつGaAsの反転の程度
は小さく、過剰電子の数の少ない、第４図（ａ）に示し
たノーマリオフ型FETが形成される。このときゲートか
ら見たチャンネルに対する障壁高さは約0.9eV、ｎチャ
ンネルから見たゲートに対する障壁高さは0.4eV以上と
なり充分な障壁高さを有する。また、MISFETのゲート絶
縁膜と等価な空乏化したGaAlAsの厚さはSiのMISFETの場
合と同程度な0.11μｍと薄く、大きな相互コンダクタン
スが得られる。
V電子親和力の小さいGa0.7Al0.3Asを用い、有効ドナー
密度１×1017cm-3、厚さ0.11μｍのｎ型層を形成する。
ゲートとして、ｎ型Ga0.7Al0.3Asに対して障壁高さが0.
8eV程度のショットキ電極を用いる。ソースおよびドレ
イン電極は、Si等のイオン注入によるn+領域形成、Au−
Ge等を熱処理アロイする通常の方法で形成できる。ゲー
ト電極外では、表面空乏層のない場合GaAlAs層との界面
ではGaAs層は反転し、面密度、約６×1011cm-2のｎチャ
ンネルが形成される。なおこのときGaAlAs側にできる空
乏層の厚さは約0.06μｍである。一方ゲート下において
は、ショットキ接合の接触電位差による空乏層も加わ
り、GaAlAs層は完全に空乏化し、かつGaAsの反転の程度
は小さく、過剰電子の数の少ない、第４図（ａ）に示し
たノーマリオフ型FETが形成される。このときゲートか
ら見たチャンネルに対する障壁高さは約0.9eV、ｎチャ
ンネルから見たゲートに対する障壁高さは0.4eV以上と
なり充分な障壁高さを有する。また、MISFETのゲート絶
縁膜と等価な空乏化したGaAlAsの厚さはSiのMISFETの場
合と同程度な0.11μｍと薄く、大きな相互コンダクタン
スが得られる。
以上ではゲート部外の第２の半導体層のGaAlAsの表面
が空乏化していない場合について説明した。しかしなが
ら前述したように該GaAlAs表面において、表面準位のた
めに電導帯が曲がり、表面空乏層がGaAs界面側の空乏層
に影響を及ぼすと、ゲート部分と同じく、反転チャンネ
ル中の過剰電子の数を減じ、ソース抵抗が増加する。こ
れを防ぐためにはGaAlAs層の厚さは、表面空乏層とGaAs
界面側の空乏層の厚さを加えた値以上にする必要があ
る。GaAlAsの表面におけるバンドの曲がりが0.5eVの場
合、表面空乏層の厚さは約0.08μｍであるから、ゲート
電極外のGaAlAs層の厚さは0.14μｍ以上にすれば良い。
が空乏化していない場合について説明した。しかしなが
ら前述したように該GaAlAs表面において、表面準位のた
めに電導帯が曲がり、表面空乏層がGaAs界面側の空乏層
に影響を及ぼすと、ゲート部分と同じく、反転チャンネ
ル中の過剰電子の数を減じ、ソース抵抗が増加する。こ
れを防ぐためにはGaAlAs層の厚さは、表面空乏層とGaAs
界面側の空乏層の厚さを加えた値以上にする必要があ
る。GaAlAsの表面におけるバンドの曲がりが0.5eVの場
合、表面空乏層の厚さは約0.08μｍであるから、ゲート
電極外のGaAlAs層の厚さは0.14μｍ以上にすれば良い。
なお、本発明のFETは、ノーマリオフ型として最適で
あるが、動作原理上ノーマリオン型としても適用でき
る。
あるが、動作原理上ノーマリオン型としても適用でき
る。
また以上では半導体としてGaAsとGaAlAsの場合につい
て説明したが、電子親和力の差の大きいGaAsとInGaPあ
るいはInAlGaP,GaInAsとAlInAs,GaInAsとInP、InPとAlG
aAs等、他の組合せにも本発明が適用できることは明ら
かである。
て説明したが、電子親和力の差の大きいGaAsとInGaPあ
るいはInAlGaP,GaInAsとAlInAs,GaInAsとInP、InPとAlG
aAs等、他の組合せにも本発明が適用できることは明ら
かである。
第１図は、従来のGaAsMESFETの構造を示す素子断面図で
あり、11は高抵抗基板、12は能動層、13はショットキゲ
ート電極、14はゲート空乏層、15はソース電極、16はド
レイン電極である。第２図はMISFETの構造を示す素子断
面図であり、21は高抵抗基板、22はｐ型層、23はゲート
酸化膜、24はゲート電極、25,26はソース、ドレイン領
域のn+層、27,28はソースおよびドレイン電極である。
第３図は本発明のFETの原理を示す素子断面図であり、3
1は高抵抗基板、32はｐ型の第１の半導体層、33はｎ型
の第２の半導体層、34はゲート電極、35はソース電極、
36はドレイン電極、37,38はコンタクト抵抗を減ずるた
めのｎあるいはn+領域である。第４図（ａ）は本発明の
FETのゲート部の深さ方向に沿った平衡状態でのエネル
ギー帯図であり、ショットキゲートの場合を示す。EC,E
F,EVはそれぞれ、電導帯、フェルミレベル、価電子帯を
示す。第４図（ｂ）は第４図（ａ）のFETと同じ構造で
あるが、第２の半導体層が厚く、ゲート下で完全に空乏
化していない場合のエネルギー帯図を示す。第５図は第
４図（ａ）に示した本発明のFETのゲートに正の電圧を
印加した場合のエネルギー帯図である。この場合、Ｅ′
Ｆは電子の擬フェルミレベルである。第６図は本発明の
FETの構造を示す素子断面図である。
あり、11は高抵抗基板、12は能動層、13はショットキゲ
ート電極、14はゲート空乏層、15はソース電極、16はド
レイン電極である。第２図はMISFETの構造を示す素子断
面図であり、21は高抵抗基板、22はｐ型層、23はゲート
酸化膜、24はゲート電極、25,26はソース、ドレイン領
域のn+層、27,28はソースおよびドレイン電極である。
第３図は本発明のFETの原理を示す素子断面図であり、3
1は高抵抗基板、32はｐ型の第１の半導体層、33はｎ型
の第２の半導体層、34はゲート電極、35はソース電極、
36はドレイン電極、37,38はコンタクト抵抗を減ずるた
めのｎあるいはn+領域である。第４図（ａ）は本発明の
FETのゲート部の深さ方向に沿った平衡状態でのエネル
ギー帯図であり、ショットキゲートの場合を示す。EC,E
F,EVはそれぞれ、電導帯、フェルミレベル、価電子帯を
示す。第４図（ｂ）は第４図（ａ）のFETと同じ構造で
あるが、第２の半導体層が厚く、ゲート下で完全に空乏
化していない場合のエネルギー帯図を示す。第５図は第
４図（ａ）に示した本発明のFETのゲートに正の電圧を
印加した場合のエネルギー帯図である。この場合、Ｅ′
Ｆは電子の擬フェルミレベルである。第６図は本発明の
FETの構造を示す素子断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−7165（ＪＰ，Ａ) 特開 昭57−73979（ＪＰ，Ａ) 特開 昭59−22367（ＪＰ，Ａ) 特公 昭40−27984（ＪＰ，Ｂ１) 彦坂康巳外２名著「ＥＤ80−91 超高 速トランジスタ（ＨＥＭＴ）」（1980− 10−20）社団法人電子通信学会Ｐ．43− 48 Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．33 〔７〕Ｐ665−667（1978−10−１) Ｊａｐａｎｅｓｅ Ｊｏｕｒｖａ（ｏ ｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．19．Ｎｏ．５ Ｍａｙ 1980, ＰＰ．Ｌ225〜Ｌ227
Claims (1)
- 【請求項１】高抵抗基板上にｐ型の第１の半導体層が設
けられ、該第１の半導体層上にそれより電子親和力の小
さいｎ型の第２の半導体層が設けられ、該第２の半導体
層上にショットキ型のゲート電極が、ｎチャンネルにオ
ーム性であるソース電極とドレイン電極が、半導体層の
面内方向でゲート電極と離間した位置に形成され、少な
くともゲート下で第２の半導体がすべて空乏化してお
り、ゲート外において、表面準位による空乏層が、該第
１の半導体との電子親和力差によってｎ型の第２の半導
体層に生じる空乏層まで到達しておらず、あるいはちょ
うど到達し、該ヘテロ界面の第１の半導体層側に蓄積し
得る最大量の反転ｎチャンネルが形成されていることを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285123A JP2553673B2 (ja) | 1988-11-11 | 1988-11-11 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285123A JP2553673B2 (ja) | 1988-11-11 | 1988-11-11 | 電界効果トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15036280A Division JPS5773979A (en) | 1980-10-27 | 1980-10-27 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02330A JPH02330A (ja) | 1990-01-05 |
| JP2553673B2 true JP2553673B2 (ja) | 1996-11-13 |
Family
ID=17687415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285123A Expired - Lifetime JP2553673B2 (ja) | 1988-11-11 | 1988-11-11 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553673B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278857A (ja) * | 2005-03-30 | 2006-10-12 | Ngk Insulators Ltd | 半導体積層構造、半導体素子及び当該半導体素子を用いた装置 |
| JP7435504B2 (ja) | 2021-03-04 | 2024-02-21 | トヨタ自動車株式会社 | 燃料電池システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
-
1988
- 1988-11-11 JP JP63285123A patent/JP2553673B2/ja not_active Expired - Lifetime
Non-Patent Citations (3)
| Title |
|---|
| Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３３〔７〕Ｐ６６５−６６７（１９７８−１０−１） |
| Ｊａｐａｎｅｓｅ Ｊｏｕｒｖａ（ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ．１９．Ｎｏ．５ Ｍａｙ １９８０，ＰＰ．Ｌ２２５〜Ｌ２２７ |
| 彦坂康巳外２名著「ＥＤ８０−９１ 超高速トランジスタ（ＨＥＭＴ）」（１９８０−１０−２０）社団法人電子通信学会Ｐ．４３−４８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02330A (ja) | 1990-01-05 |
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