JP2573271B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- memory cell
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- memory device
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、電荷蓄積層と制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。
（従来の技術） EPROMの分野で、電荷蓄積層としての浮遊ゲートをも
つMOSFET構造のメモリセルを用いた紫外線消去型不揮発
性メモリ装置が広く知られている。EPROMの中で電気的
消去を可能としたものはE2PROMとして知られる。この種
のEPROMのメモリアレイは、互いに交差する行線と列線
の各交点にメモリセルを配置して構成される。実際のパ
ターン上では、二つのメモリセルのドレインを共通にし
て、ここに列線がコンタクトするようにしてセル占有面
積をできるだけ小さくしている。しかしこれでも、二つ
のメモリセルの共通ドレイン毎に列線とのコンタクト部
を必要とし、このコンタクト部がセル占有面積の大きい
部分を占めている。
つMOSFET構造のメモリセルを用いた紫外線消去型不揮発
性メモリ装置が広く知られている。EPROMの中で電気的
消去を可能としたものはE2PROMとして知られる。この種
のEPROMのメモリアレイは、互いに交差する行線と列線
の各交点にメモリセルを配置して構成される。実際のパ
ターン上では、二つのメモリセルのドレインを共通にし
て、ここに列線がコンタクトするようにしてセル占有面
積をできるだけ小さくしている。しかしこれでも、二つ
のメモリセルの共通ドレイン毎に列線とのコンタクト部
を必要とし、このコンタクト部がセル占有面積の大きい
部分を占めている。
これに対して最近、メモリセルを直列接続して、セル
ユニットとしてのNANDセルを構成し、コンタクト部を大
幅に減らすことを可能としたEPROMが提案されている。
ユニットとしてのNANDセルを構成し、コンタクト部を大
幅に減らすことを可能としたEPROMが提案されている。
このようなNANDセルの構成としてはNANDセルのドレイ
ン側に第１の選択MOSトランジスタを、NANDセルのソー
ス側に第２の選択NOSトランジスタをそれぞれ配置して
ビット線および接地電位に接続する構成をとるのが一般
的である。
ン側に第１の選択MOSトランジスタを、NANDセルのソー
ス側に第２の選択NOSトランジスタをそれぞれ配置して
ビット線および接地電位に接続する構成をとるのが一般
的である。
（発明が解決しようとする問題点） しかしながら、大容量化を図るには更に高集積化が望
まれる。
まれる。
本発明は、この様な問題を解決した不揮発性半導体メ
モリ装置を提供することを目的とする。
モリ装置を提供することを目的とする。
（問題点を解決するための手段） 本発明は、上述したNAND型セルの第１および第２の選
択ゲートトランジスタにおいて、ソース側の第２のトラ
ンジスタのチャネル長をドレイン側の第１のトランジス
タのチャネル長よりも短くしたことを特徴とする。
択ゲートトランジスタにおいて、ソース側の第２のトラ
ンジスタのチャネル長をドレイン側の第１のトランジス
タのチャネル長よりも短くしたことを特徴とする。
（作用） 本発明では、ソース側の第２のトランジスタのチャネ
ル長を縮少できるため、メモリセル領域の面積を縮少で
き、チップ面積を小さくすることができる。
ル長を縮少できるため、メモリセル領域の面積を縮少で
き、チップ面積を小さくすることができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
NANDセルは、第２図に示すようにマトリクス配列され
る。ビット線BL1に沿う一つのNANDセルについて見る
と、そのなかの一端部のメモリセルM1のドレインが選択
MOSトランジスタSDを介してビット線BL1に接続され、他
端のメモリセルM4のソースが選択MOSトランジスタSSを
介して接地電位に接続される。他のビット線についても
同様である。そしてビット線と直交する方向にメモリセ
ルの制御ゲートを共通接続する制御線CG1、CG2、…がワ
ード線WL1、WL2、…として配設される。ビット線方向に
コンタクトをはさんで隣接するNANDセル、ブロックには
共通にロウ．デコーダーから出力線RD1〜RD4が配設され
ている。また、ブロック選択線SD1、SD2が配設されてい
る。そしてこれらはPROによりオン，オフされる。第１
図（ａ）は、一つNANDセルをチャネル方向に切断した断
面図である。各メモリセルはＰ型Si基板１上にソース，
ドレインとなるn+型層２を隣接するもの同士で共用し、
２層多結晶シリコン膜により自己整合的にFAMOS構造を
もって浮遊ゲート３と制御ゲート４を積層して構成され
ている。即ち基板１上に熱酸化膜からなる第１ゲート絶
縁膜を介して浮遊ゲート３が形成され、この上に第２ゲ
ート絶縁膜を介して制御ゲート４が形成される。第１図
（ｂ）はチャネル方向に直交する方向に見たメモリセル
部の断面図であり、浮遊ゲート３は素子分離領域上にま
で延在させている。これにより、浮遊ゲート３と基板１
間の結合容量に比べて浮遊ゲート３と制御ゲート４間の
結合容量を大きく設定し、浮遊ゲート３と基板１間のト
ンネル効果による電子のやりとりのみで書込み、消去が
できるようになっている。
る。ビット線BL1に沿う一つのNANDセルについて見る
と、そのなかの一端部のメモリセルM1のドレインが選択
MOSトランジスタSDを介してビット線BL1に接続され、他
端のメモリセルM4のソースが選択MOSトランジスタSSを
介して接地電位に接続される。他のビット線についても
同様である。そしてビット線と直交する方向にメモリセ
ルの制御ゲートを共通接続する制御線CG1、CG2、…がワ
ード線WL1、WL2、…として配設される。ビット線方向に
コンタクトをはさんで隣接するNANDセル、ブロックには
共通にロウ．デコーダーから出力線RD1〜RD4が配設され
ている。また、ブロック選択線SD1、SD2が配設されてい
る。そしてこれらはPROによりオン，オフされる。第１
図（ａ）は、一つNANDセルをチャネル方向に切断した断
面図である。各メモリセルはＰ型Si基板１上にソース，
ドレインとなるn+型層２を隣接するもの同士で共用し、
２層多結晶シリコン膜により自己整合的にFAMOS構造を
もって浮遊ゲート３と制御ゲート４を積層して構成され
ている。即ち基板１上に熱酸化膜からなる第１ゲート絶
縁膜を介して浮遊ゲート３が形成され、この上に第２ゲ
ート絶縁膜を介して制御ゲート４が形成される。第１図
（ｂ）はチャネル方向に直交する方向に見たメモリセル
部の断面図であり、浮遊ゲート３は素子分離領域上にま
で延在させている。これにより、浮遊ゲート３と基板１
間の結合容量に比べて浮遊ゲート３と制御ゲート４間の
結合容量を大きく設定し、浮遊ゲート３と基板１間のト
ンネル効果による電子のやりとりのみで書込み、消去が
できるようになっている。
また、第１層、第２層多結晶シリコン膜により選択ゲ
ートSS、SDが形成されている。この選択ゲートSS、SDの
第１層、第２層多結晶シリコン膜はその配設方向に所定
間隔で図示しないスルーホールで接続されている。メモ
リセル部の第１ゲート絶縁膜は100A、選択ゲート部SS、
SDの第１ゲート絶縁膜は400Aの厚さの熱酸化膜である。
一方、メモリセル部の第２ゲート絶縁膜、選択ゲート部
SS、SDの第２ゲート絶縁膜は夫々250Aの厚さの酸化シリ
コン膜／窒化シリコン膜／酸化シリコン膜、即ちOMO構
造である。消去動作はBit線電位（Vp）ソース電位Vsを
低電位（OV）、選択トランジスタSDのゲートSD1、SD2を
“H"レベル，ワード線（WL1〜WL4）を“H"レベルにする
ことにより浮遊ゲートにゲート絶縁膜３を介して基板側
から電子をトンネルさせて注入させることにより一括し
て行なう。“H"レベルは例えば20Vである。基板電位はO
Vとした。ゲートSS1、SS2はOVである。次に書込み動作
はビット線とのコンタクトより遠いセルつまりソースに
近いメモリセルから順次行なって行く。M4のセルから
M3,M2,M1と順次書込む。まずメモリセルM4への書込み
は、選択トランジスタSDのドレインにVp＝“H"又は“L"
レベル、ゲートにSD1＝“H"レベル、SD2＝“L"レベル、
ワード線WL1,WL2,WL3に“H"レベルを与える。ゲートSS
1,SS2は“L"レベル即ちOVである。“H"レベルは例えば2
0Vである。このとき、Vpは選択トランジスタSD,メモリ
セルM1,M2,M3のチャネルを通ってメモリセルM4のドレイ
ン領域まで伝わる。メモリセルM4のゲートにつながるワ
ード線WL4は“L"レベル＝OVであるから、このときメモ
リM4では制御ゲートと基板間に大きい電界がかかる。浮
遊ゲート３と基板１間の結合容量C1,浮遊ゲート３と制
御ゲート４間の結合容量C2がC2＞C1であるから、浮遊ゲ
ート３の電子がゲート絶縁膜を介してトンネル効果によ
り基板１に放出される。メモリセルM1,M2,M3では制御ゲ
ートと基板に同様に高電圧がかかっているから、この様
な電子放出は生じない。これにより、メモリセルM4のし
きい値が負になり、データ書込みが行われる。引続きSD
1およびWL1WL2を“H"レベルSD2を“L"レベルに保ってWL
3を“L"レベルにすると、同様の原理でメモリセルM3で
データ書込みが行われる。以下、同様にしてM2,M1のデ
ータ書込みを行なう。ソース側のゲートSS1はオフして
いるので、M4の書込みによりそのしきい値が負になって
オン状態となってもSS1によりビット線とソースがショ
ートすることはない。読み出し動作は、SD1を“H"（＝5
V）即ちオン,SD2を“L"（＝OV）即ちオフとし、ワード
線WL1〜WL4は選択されたものを“O"＝（OV），他を強制
的にONさせる5Vとする。即ちWL1のみが、“O"のときメ
モリセルM1が選択され、WL4のみが“O"のときメモリセ
ルM4が選択される。例えば、WL1が“O"でメモリセルM1
が選択された時、WL2＝WL3＝WL4＝“1"であるから、メ
モリセルM2〜M4はオン状態である。メモリセルM1は、し
きい値が正の状態ではオフ、負の状態ではオンである。
ゲートSS1は“H"即ちオン,SS2は“L"即ちオフとする。
従って、書込み状態に応じて、セル．ブロックに電流が
流れるか、流れないかが決まる。これにより、Vp端子に
“1"または“O"が得られる。
ートSS、SDが形成されている。この選択ゲートSS、SDの
第１層、第２層多結晶シリコン膜はその配設方向に所定
間隔で図示しないスルーホールで接続されている。メモ
リセル部の第１ゲート絶縁膜は100A、選択ゲート部SS、
SDの第１ゲート絶縁膜は400Aの厚さの熱酸化膜である。
一方、メモリセル部の第２ゲート絶縁膜、選択ゲート部
SS、SDの第２ゲート絶縁膜は夫々250Aの厚さの酸化シリ
コン膜／窒化シリコン膜／酸化シリコン膜、即ちOMO構
造である。消去動作はBit線電位（Vp）ソース電位Vsを
低電位（OV）、選択トランジスタSDのゲートSD1、SD2を
“H"レベル，ワード線（WL1〜WL4）を“H"レベルにする
ことにより浮遊ゲートにゲート絶縁膜３を介して基板側
から電子をトンネルさせて注入させることにより一括し
て行なう。“H"レベルは例えば20Vである。基板電位はO
Vとした。ゲートSS1、SS2はOVである。次に書込み動作
はビット線とのコンタクトより遠いセルつまりソースに
近いメモリセルから順次行なって行く。M4のセルから
M3,M2,M1と順次書込む。まずメモリセルM4への書込み
は、選択トランジスタSDのドレインにVp＝“H"又は“L"
レベル、ゲートにSD1＝“H"レベル、SD2＝“L"レベル、
ワード線WL1,WL2,WL3に“H"レベルを与える。ゲートSS
1,SS2は“L"レベル即ちOVである。“H"レベルは例えば2
0Vである。このとき、Vpは選択トランジスタSD,メモリ
セルM1,M2,M3のチャネルを通ってメモリセルM4のドレイ
ン領域まで伝わる。メモリセルM4のゲートにつながるワ
ード線WL4は“L"レベル＝OVであるから、このときメモ
リM4では制御ゲートと基板間に大きい電界がかかる。浮
遊ゲート３と基板１間の結合容量C1,浮遊ゲート３と制
御ゲート４間の結合容量C2がC2＞C1であるから、浮遊ゲ
ート３の電子がゲート絶縁膜を介してトンネル効果によ
り基板１に放出される。メモリセルM1,M2,M3では制御ゲ
ートと基板に同様に高電圧がかかっているから、この様
な電子放出は生じない。これにより、メモリセルM4のし
きい値が負になり、データ書込みが行われる。引続きSD
1およびWL1WL2を“H"レベルSD2を“L"レベルに保ってWL
3を“L"レベルにすると、同様の原理でメモリセルM3で
データ書込みが行われる。以下、同様にしてM2,M1のデ
ータ書込みを行なう。ソース側のゲートSS1はオフして
いるので、M4の書込みによりそのしきい値が負になって
オン状態となってもSS1によりビット線とソースがショ
ートすることはない。読み出し動作は、SD1を“H"（＝5
V）即ちオン,SD2を“L"（＝OV）即ちオフとし、ワード
線WL1〜WL4は選択されたものを“O"＝（OV），他を強制
的にONさせる5Vとする。即ちWL1のみが、“O"のときメ
モリセルM1が選択され、WL4のみが“O"のときメモリセ
ルM4が選択される。例えば、WL1が“O"でメモリセルM1
が選択された時、WL2＝WL3＝WL4＝“1"であるから、メ
モリセルM2〜M4はオン状態である。メモリセルM1は、し
きい値が正の状態ではオフ、負の状態ではオンである。
ゲートSS1は“H"即ちオン,SS2は“L"即ちオフとする。
従って、書込み状態に応じて、セル．ブロックに電流が
流れるか、流れないかが決まる。これにより、Vp端子に
“1"または“O"が得られる。
この選択ゲートSD,SSのチャネル長を決める要因は、
パンチスルー耐圧である。
パンチスルー耐圧である。
第１の選択ゲートSDのパンチスルーを考えなければな
らない最悪の条件は、次の時におこる。すなわち書き込
み時（フローティングゲートから電子を抜く時）の非選
択NANDセル（非選択時は第１の選択ゲートSDのゲートは
OVとなる）で起きる。このとき第１の選択ゲートのドレ
イン（ビット線BL）はVpp（例えば20V）、ゲートSDはO
V、ソース（n+拡散層21）はOV,となりソース，ドレイン
側には、Vppという高電圧がかかっているためチャネル
をＬが短いとパンチスルーが起きる。パンチスルーによ
って流れる電流が大きくなると、ビット線の電位が下が
り、誤動作をおこす。従って、選択ゲートSDはパンチス
ルーを起こさないほどの十分長いチャネル長が必要とな
る。
らない最悪の条件は、次の時におこる。すなわち書き込
み時（フローティングゲートから電子を抜く時）の非選
択NANDセル（非選択時は第１の選択ゲートSDのゲートは
OVとなる）で起きる。このとき第１の選択ゲートのドレ
イン（ビット線BL）はVpp（例えば20V）、ゲートSDはO
V、ソース（n+拡散層21）はOV,となりソース，ドレイン
側には、Vppという高電圧がかかっているためチャネル
をＬが短いとパンチスルーが起きる。パンチスルーによ
って流れる電流が大きくなると、ビット線の電位が下が
り、誤動作をおこす。従って、選択ゲートSDはパンチス
ルーを起こさないほどの十分長いチャネル長が必要とな
る。
一方第２の選択ゲートSSには、書き込みあるいは消去
時にソース．ドレイン間にパンチスルーを心配するよう
な高電圧がかかることはない。一括消去時には制御ゲー
トCG1〜CG4にVpp（例えば20V）がかかり、SDおよびSSの
ゲートSD1,SD2,SS1,SS2にもVppの電位がかかりフローテ
ィングゲートに電子が注入されるが、第２の選択ゲート
SSのソース及びドレインはOVになりパンチスルーがおこ
る条件にはならない。フローティングゲート34に書き込
む時には制御ゲートCG4をOV,CG1〜CG3をVpp＋Vth以上
（例えば22V）にする。このとき第２の選択ゲートのソ
ース側のn+拡散層はVssフローティングになり、書き込
み後に電位は若干上昇するものの第２の選択ゲートのソ
ース．ドレイン間のパンチスルーがおこるほどの電位差
とはならない。従って第２の選択ゲートのチャネル長は
微細化が可能となる。
時にソース．ドレイン間にパンチスルーを心配するよう
な高電圧がかかることはない。一括消去時には制御ゲー
トCG1〜CG4にVpp（例えば20V）がかかり、SDおよびSSの
ゲートSD1,SD2,SS1,SS2にもVppの電位がかかりフローテ
ィングゲートに電子が注入されるが、第２の選択ゲート
SSのソース及びドレインはOVになりパンチスルーがおこ
る条件にはならない。フローティングゲート34に書き込
む時には制御ゲートCG4をOV,CG1〜CG3をVpp＋Vth以上
（例えば22V）にする。このとき第２の選択ゲートのソ
ース側のn+拡散層はVssフローティングになり、書き込
み後に電位は若干上昇するものの第２の選択ゲートのソ
ース．ドレイン間のパンチスルーがおこるほどの電位差
とはならない。従って第２の選択ゲートのチャネル長は
微細化が可能となる。
本実施例では第１の選択ゲートSDのチャネル長を1.8
μ，第２の選択ゲートSSのチャネル長を1.0μとした。
μ，第２の選択ゲートSSのチャネル長を1.0μとした。
以上に述べたように本発明によれば、NANDセルのグラ
ウンド側の第２の選択ゲートのチャネル長をビット線側
の第１の選択ゲートのチャネル長より短かくすることが
できメモリセルの面積を減少することができ高密度のEE
PROMを提供することができる。
ウンド側の第２の選択ゲートのチャネル長をビット線側
の第１の選択ゲートのチャネル長より短かくすることが
できメモリセルの面積を減少することができ高密度のEE
PROMを提供することができる。
第１図は、本発明の一実施例のEEPROMの構造を示す断面
図、第２図は、メモリセルのアレイの構成を示す図であ
る。 １……シリコン基板、 ２、〜25……n+型層、 ３、〜34……浮遊ゲート、 ４……制御ゲート、 Ｍ（M1,M2,…）……メモリセル、 BL（BL1,BL2…）ビット線、 WL（WL1,WL2,…）……ワード線、 CG（CG1,CG2,…）……制御ゲート端子、 SD……第１の選択ゲート、 SS……第２の選択ゲート。
図、第２図は、メモリセルのアレイの構成を示す図であ
る。 １……シリコン基板、 ２、〜25……n+型層、 ３、〜34……浮遊ゲート、 ４……制御ゲート、 Ｍ（M1,M2,…）……メモリセル、 BL（BL1,BL2…）ビット線、 WL（WL1,WL2,…）……ワード線、 CG（CG1,CG2,…）……制御ゲート端子、 SD……第１の選択ゲート、 SS……第２の選択ゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 千葉 昌彦 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 井上 聡 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 中山 良三 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内
Claims (2)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートを
積層され書替え可能なメモリセルを複数個ずつ直列接続
されたセルユニットがマトリクス状に配列され、前記セ
ルユニットのドレインおよびソースは、それぞれ第１お
よび第２の選択MOSトランジスタを介してビット線およ
び基準電位に接続され、ソース側の第２の選択トランジ
スタのチャンネル長をドレイン側の第１の選択トランジ
スタのチャネル長よりも短くしたことを特徴とする不揮
発性半導体メモリ装置。 - 【請求項２】ビット線から遠い側より書き込みを行なう
ことを特徴とする特許請求の範囲第１項記載の不揮発性
半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32977887A JP2573271B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体メモリ装置 |
| KR1019880011972A KR950004865B1 (ko) | 1987-09-18 | 1988-09-16 | Nand셀구조를 갖는 불휘발성 반도체기억장치 |
| DE3831538A DE3831538C2 (de) | 1987-09-18 | 1988-09-16 | Elektrisch löschbare und programmierbare Halbleiter-Speichervorrichtung |
| US08/312,072 US5508957A (en) | 1987-09-18 | 1994-09-26 | Non-volatile semiconductor memory with NAND cell structure and switching transistors with different channel lengths to reduce punch-through |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32977887A JP2573271B2 (ja) | 1987-12-28 | 1987-12-28 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173652A JPH01173652A (ja) | 1989-07-10 |
| JP2573271B2 true JP2573271B2 (ja) | 1997-01-22 |
Family
ID=18225160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32977887A Expired - Lifetime JP2573271B2 (ja) | 1987-09-18 | 1987-12-28 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573271B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5051342B2 (ja) | 2006-07-12 | 2012-10-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリ及びその駆動方法 |
-
1987
- 1987-12-28 JP JP32977887A patent/JP2573271B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01173652A (ja) | 1989-07-10 |
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