KR100762262B1 - 비휘발성 메모리 소자 및 그 형성방법 - Google Patents
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Abstract
본 발명은 1 유닛 당 2 셀로 동작할 수 있는 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자의 메모리 셀 유닛은 상기 활성 영역의 공통 소오스 영역, 상기 공통 소오스 영역 상의 셀 게이트, 및 상기 셀 게이트 양측의 활성 영역에 제공되는 제 1 및 제 2 드레인 영역들을 포함하고, 상기 셀 게이트는 상기 공통 소오스 영역을 덮는 선택 게이트, 상기 선택 게이트의 일측에 인접한 상기 활성 영역 상의 제 1 메모리 게이트, 및 상기 선택 게이트의 타측에 인접한 상기 활성 영역 상의 제 2 메모리 게이트를 포함한다.
비휘발성, 파울러-노드하임, 터널링
Description
도 1a는 일반적인 이이피롬의 평면도이고, 도 1b 및 도 1c는 각각 도 1a의 I-I'선에 따라 취한 단면도 및 등가 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 유닛의 평면도이고, 도 2b 및 도 2c는 각각 도 2a의 단면도 및 등가 회로도이다.
도 3a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 유닛의 평면도이고, 도 3b 및 도 3c는 각각 도 3a의 단면도 및 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 어레이의 레이아웃이고, 도 4b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 어레이의 레이아웃이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 소자 어레이의 등가 회로도이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 구동 방법을 설명한다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 프로그램 및 소거 상태의 문턱 전압을 설명한다.
도 8a 내지 도 9a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 형성방법을 설명하는 평면도들이고, 도 8b 내지 도 9b는 도 8a 내지 도 9a의 단면도들이다.
도 10a 내지 도 14a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 형성방법을 설명하는 평면도들이고, 도 10b 내지 도 14b는 도 10a 내지 도 14a의 단면도들이다.
본 발명은 반도체 소자에 관한 것으로서, 더 구체적으로 비휘발성 메모리 소자에 관한 것이다.
상기 비휘발성 메모리 소자는 외부로부터의 전원 공급 없이도 데이터를 계속 보존할 수 있다. 상기 비휘발성 메모리 소자는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래시(Flash) 메모리 소자 등을 포함한다. 상기 플래시 메모리 소자는 노어(NOR)형 플래시 메모리 소자와 낸드(NAND)형 플래시 메모리 소자로 구분될 수 있다.
도 1a는 일반적인 이이피롬의 평면도이다. 도 1b 및 도 1c는 각각 도 1a의 I-I'선에 따라 취한 단면도 및 등가 회로도이다. 도 1a, 도 1b 및 도 1c를 참조하면, 상기 이이피롬은 반도체 기판(11)의 소자분리막(13)에 한정된 활성영역(12)을 포함한다. 소오스 영역(12s), 드레인 영역(12d) 및 부유 확산영역(12f)이 상기 활 성 영역에 제공된다. 워드 라인(WL)이 상기 활성영역(12)을 가로지른다. 상기 워드 라인(WL)에 이격된 선택 라인(SL)이 상기 워드 라인과 평행하게 활성영역(12)을 가로지른다. 비트라인(BL)이 비트 라인 콘택 플러그(31)를 통하여 상기 드레인 영역(12d)에 연결된다. 부유 게이트 전극(21), 게이트 층간 유전막(23) 및 제어 게이트 전극(25)이 상기 드레인 영역(12d)과 상기 부유 확산영역(12f) 사이의 상기 활성영역(12) 상부에 제공된다. 상기 부유 게이트 전극(21)과 상기 활성영역(12) 사이에 게이트 절연막(15)이 개재한다. 상기 제어 게이트 전극(25)은 상기 워드 라인(WL)에 연결된다. 상기 부유 확산영역(12f)은 상기 워드 라인(WL) 하부의 상기 활성영역(12)으로 연장될 수 있다. 메모리 트랜지스터(MT)는 워드 라인(WL), 드레인 영역(12d) 및 부유 확산영역(12f)을 포함하는 것으로 이해될 수 있다. 선택 게이트 전극(27)이 부유 확산영역(12f)과 소오스 영역(12s) 사이의 활성영역 상부에 제공된다. 상기 선택 게이트 전극(27)과 상기 활성영역(12) 사이에 선택 게이트 절연막(17)이 개재한다. 상기 선택 게이트 전극(27)은 상기 선택라인(SL)에 연결된다. 선택 트랜지스터(ST)는 상기 선택 라인(SL), 상기 부유 확산영역(12f) 및 상기 소오스 영역(12s)을 포함하는 것으로 이해될 수 있다. 상기 선택 트랜지스터(ST)는 일반적인 모스 트랜지스터 구조를 가질 수 있다.
상기의 일반적인 이이피롬의 프로그램 및 소거는 파울러-노드하임(Fouler-Nodheim: FN) 터널링에 의해 수행되므로, 내구성(endurance)이 우수하다. 그러나, 상기 이이피롬의 셀 유닛은 하나의 선택 트랜지스터(ST)와 하나의 메모리 트랜지스터(MT)로 구성된 두 개의 트랜지스터를 가지므로, 1 비트의 데이터만을 저장 가능 할 뿐만 아니라 고집적화를 위한 칩 축소(shrink)가 용이하지 않다.
한편, 종래의 노어(NOR) 플래시 메모리 소자의 단위 셀 유닛은 하나의 트랜지스터로 구성되므로, 고집적화를 위한 칩 축소(shrink)가 용이하고 동작 속도가 상대적으로 빠르다. 그러나, 상기 노어형 플래시 메모리 소자의 프로그램은 상기 파울러-노드하임 터널링에 의해 수행될 수 없고, 채널 핫 일렉트론 주입(channel hot electron injection)에 의해 수행되므로, 프로그램 전류가 크고 내구성이 나쁘다.
본 발명은 칩 축소가 용이한 비휘발성 메모리 소자를 제공하기 위한 것이다.
본 발명의 실시예들은 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판, 및 상기 반도체 기판에 행렬 방향의 매트릭스형으로 배열된 메모리 셀 유닛들을 포함한다. 상기 메모리 셀 유닛들 각각은, 상기 활성 영역의 공통 소오스 영역; 상기 공통 소오스 영역을 덮는 선택 게이트; 상기 선택 게이트의 일측에 인접한 상기 활성 영역 상에 제공되는 제 1 메모리 게이트; 상기 선택 게이트의 타측에 인접한 상기 활성 영역 상에 제공되는 제 2 메모리 게이트; 및 상기 제 1 메모리 게이트, 상기 제 2 메모리 게이트 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제공되는 제 1 및 제 2 드레인 영역들을 포함한다.
본 발명의 다른 실시예들은 비휘발성 메모리 소자의 형성방법을 제공한다. 상기 비휘발성 메모리 소자의 형성방법은 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판을 제공하는 것; 상기 활성 영역의 공통 소오스 영역을 덮는 선택 게이트를 형성하는 것; 상기 선택 게이트 양측의 상기 활성 영역 상에 제 1 및 제 2 메모리 게이트들를 형성하는 것; 상기 제 1 메모리 게이트 상기 제 2 메모리 게이트 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의 상기 활성 영역에 제 1 및 제 2 드레인 영역들을 형성하는 것; 및 상기 제 1 및 제 2 드레인 영역들을 공통적으로 연결하는 비트라인을 형성하는 것을 포함한다.
이하, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여, 본 발명이 더 상세히 설명된다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자의 단위 셀의 구조가 설명된다.
도 2a, 도 2b 및 도 2c를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자가 설명된다. 상기 비휘발성 메모리 소자는 제 1 도전형, 예를 들면 P형의 활성 영역(110)을 한정하는 소자분리막(102)을 구비하는 반도체 기판(100)과, 상기 반도체 기판(100) 상의 메모리 셀 유닛들을 포함한다. 상기 활성 영역(110)은 섬 형상의 상기 소자분리막(102)에 의해 정의되는 격자 형상일 수 있다. 상기 메모리 셀 유닛들은 상기 반도체 기판에 행열 방향의 매트릭스형으로 배열될 수 있다. 상기 행 방향은 제 1 방향일 수 있고, 상기 열 방향은 상기 제 1 방향에 교차하는 제 2 방향일 수 있다.
상기 메모리 셀 유닛들 각각은 상기 활성 영역의 공통 소오스 영역(112), 상기 공통 소오스 영역(112)을 덮는 선택 게이트(123), 상기 선택 게이트의 일측에 인접한 상기 활성 영역 상에 제공되는 제 1 메모리 게이트(137a), 상기 선택 게이트의 타측에 인접한 상기 활성 영역 상에 제공되는 제 2 메모리 게이트(137b), 및 제 1 및 제 2 드레인 영역들(114, 115)을 포함할 수 있다. 상기 제 1 및 제 2 드레인 영역들(114, 115)은 상기 제 1 메모리 게이트, 상기 제 2 메모리 게이트, 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제공된다. 상기 드레인 영역들(114, 115)은 상기 제 1 도전형에 반대되는 제 2 도전형의 불순물 이온을 포함할 수 있다. 상기 드레인 영역들(114, 115) 사이의 활성영역은 상기 제 1 도전형의 불순물 이온을 가질 수 있다. 상기 드레인 영역들(114, 115)은 인접한 다른 메모리 셀 유닛(미도시)에 의해 공유될 수 있다. 상기 제 1 및 제 2 메모리 게이트들(137a, 137b)는 상기 선택 게이트(123)의 측벽에 제공된 스페이서 형상일 수 있다. 상기 제 1 및 제 2 메모리 게이트들(137a, 137b)와 상기 선택 게이트 사이에는 절연 스페이서들(125)이 개재한다. 상기 선택 게이트(123)는 상기 제 2 도전형의 불순물 이온이 도핑된 다결정 실리콘 및 금속 실리사이드막을 포함할 수 있다. 상기 제 1 및 제 2 메모리 게이트들(137a, 137b)는 폴리 실리콘을 포함할 수 있다. 상기 절연 스페이서들(125)은 CVD 산화막일 수 있다.
상기 공통 소오스 영역(112)과 상기 선택 게이트(123) 사이에 선택 게이트 절연막(121)이 제공된다. 상기 선택 게이트 절연막(121)은 열 산화에 의하여 형성된 실리콘 산화막일 수 있다. 상기 활성 영역(110)과 상기 제 1 메모리 게이트(137a) 사이에 제 1 전하저장층(133a), 상기 활성 영역(110)과 상기 제 2 메모리 게이트(137b) 사이에 제 2 전하저장층(133b)이 제공된다. 상기 제 1 전하저장층과 상기 활성 영역(110) 사이, 및 상기 제 2 전하저장층과 상기 활성 영역(110) 사이에 각각 터널 절연막들(131a, 131b)이 개재할 수 있다. 상기 터널 절연막들은 열 산화에 의하여 형성된 실리콘 산화막일 수 있다. 상기 제 1 메모리 게이트(137a)와 상기 제 1 전하저장층(133a) 사이, 및 상기 제 2 메모리 게이트(137b)와 상기 제 2 전하저장층(133b) 사이에 각각 블로킹 절연막들(135a, 135b)이 개재할 수 있다. 상기 전하저장층들(133a, 133b)은, 예컨대 전하트랩층(charge trap layer), 또는 폴리 실리콘을 포함하는 부유 게이트일 수 있다. 상기 전하트랩층은 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 또는 HfSiON을 포함할 수 있다. 상기 전하트랩층은 도트 형상(dot shape)의 도전체(conducting material) 또는 절연체(insulating material)를 포함할 수 있다. 상기 블로킹 절연막들(135a, 135b)은 상기 터널 절연막 보다 높은 유전율을 갖는 물질로서, 상기 전하저장층들에 저장된 전자가 상기 메모리 게이트들로 방출되는 것을 방지한다. 상기 블로킹 절연막은 예를 들면, 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및/또는 HfSiON을 포함할 수 있다.
상기 선택 게이트(123)의 제어에 의하여 상기 공통 소오스 영역(112)을 흐르는 전류가 온/오프될 수 있다. 상기 공통 소오스 영역(112)은 상기 제 1 도전형의 불순물을 포함할 수 있고, 상기 공통 소오스 영역(112)의 폭은 상기 선택 게이트(123)의 상기 제 1 방향의 폭보다 좁거나 같을 수 있다.
제 1 메모리 셀(130a)은 상기 터널 절연막(131a), 상기 제 1 전하저장층(133a), 상기 블로킹 절연막(135a), 및 상기 제 1 메모리 게이트(137a)를 포함하는 것으로 이해될 수 있다. 제 2 메모리 셀(130b)은 상기 터널 절연막(131b), 상기 제 2 전하저장층(133b), 상기 블로킹 절연막(135b), 및 상기 제 2 메모리 게이트(137b)를 포함하는 것으로 이해될 수 있다. 선택 셀(120)은 상기 선택 게이트 절연막(121) 및 상기 선택 게이트(123)를 포함하는 것으로 이해될 수 있다. 상기 제 1 메모리 셀, 상기 선택 셀 및 상기 제 2 메모리 셀은 상기 절연 스페이서에 의하 여 분리될 수 있다. 이로써, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 상기 제 1 및 제 2 메모리 셀, 상기 선택 셀, 상기 제 1 및 제 2 드레인 영역들을 포함하는 하나의 비휘발성 메모리 트랜지스터를 구비하고, 두개의 메모리 셀을 갖는 것으로 이해될 수 있다.
상기 비휘발성 메모리 소자는 상기 반도체 기판 상의 층간 절연막(140)을 더 포함할 수 있다. 비트 라인 콘택 플러그(143)가 상기 층간 절연막(140)을 관통하여 상기 제 1 및 제 2 드레인 영역들(114, 115)에 연결된다.
상기 비휘발성 메모리 소자는 비트 라인(BL), 선택 라인(SL), 공통 소오스 라인(CSL) 및 제 1 및 제 2 워드 라인들(WL1, WL2)을 더 포함할 수 있다. 상기 비트 라인(BL)은 상기 층간 절연막(140) 상에 제공되어, 상기 비트 라인 콘택 플러그(143)에 연결된다. 상기 비트 라인(BL)은 상기 제 1 및 제 2 드레인 영역들(114, 115)에 공통으로 연결되어, 상기 제 1 방향으로 연장된다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)은 각각 상기 제 1 및 제 2 메모리 게이트들(137a, 137b)에 연결되어, 상기 제 1 방향에 교차하는 상기 제 2 방향으로 연장된다. 상기 선택 라인(SL)은 상기 선택 게이트(123)에 연결되어, 상기 제 1 워드 라인(WL1)과 상기 제 2 워드 라인(WL2) 사이에 평행하게 연장된다. 상기 공통 소오스 라인(CSL)은 상기 공통 소오스 영역(112)이 상기 제 2 방향으로 연장되어 제공되고, 상기 선택 라인(SL)에 의해 덮인다.
이에 따라, 상기 메모리 셀 유닛은 하나의 비휘발성 메모리 트랜지스터로 구성되어, 2개의 셀을 가질 수 있다. 상기 비휘발성 메모리 소자는 하나의 셀 유닛이 2 개의 셀을 가질 수 있어, 소자를 보다 고집적화할 수 있는 장점이 있다.
도 3a, 도 3b 및 도 3c를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자가 설명된다. 상기 비휘발성 메모리 소자는 제 1 도전형, 예를 들면 P형의 활성 영역(210)을 한정하는 소자분리막(202)을 구비하는 반도체 기판(200)과, 상기 반도체 기판(200) 상의 메모리 셀 유닛을 포함한다. 상기 활성 영역(210)은 섬 형상의 상기 소자분리막(202)에 의해 정의되는 격자 형상일 수 있다. 상기 메모리 셀 유닛들은 상기 반도체 기판에 행열 방향의 매트릭스형으로 배열될 수 있다.
상기 메모리 셀 유닛들 각각은 상기 활성 영역의 공통 소오스 영역(212), 상기 공통 소오스 영역(212)을 덮는 선택 게이트(223), 상기 선택 게이트의 일측에 인접한 상기 활성 영역 상에 제공되는 제 1 메모리 게이트(237a), 상기 선택 게이트의 타측에 인접한 상기 활성 영역 상에 제공되는 제 2 메모리 게이트(237b), 및 제 1 및 제 2 드레인 영역들(214, 215)을 포함할 수 있다. 상기 제 1 및 제 2 드레인 영역들(214, 215)은 상기 제 1 메모리 게이트, 상기 제 2 메모리 게이트 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제공될 수 있다. 상기 드레인 영역들은 상기 제 1 도전형에 반대되는 제 2 도전형의 불순물 이온을 포함할 수 있다. 상기 선택 게이트(223)는 상기 제 2 도전형의 불순물 이온이 도핑된 다결정 실리콘 및 금속 실리사이드막을 포함할 수 있다. 상기 제 1 및 제 2 메모리 게이트들(237a, 237b)은 폴리 실리콘을 포함할 수 있다.
상기 공통 소오스 영역(212)과 상기 선택 게이트(223) 사이에 선택 게이트 절연막(221)이 제공된다. 상기 선택 게이트 절연막(221)은 열 산화에 의하여 형성 된 실리콘 산화막일 수 있다. 상기 활성 영역(210)과 상기 제 1 메모리 게이트(237a) 사이에 제 1 전하저장층(233a)이, 상기 활성 영역(210)과 상기 제 2 메모리 게이트(237b) 사이에 제 2 전하저장층(233b)이 제공된다. 상기 제 1 전하저장층(233a)과 상기 활성 영역(210) 사이, 및 상기 제 2 전하저장층(233b)과 상기 활성 영역(210) 사이에 각각 터널 절연막들(231a, 231b)이 제공될 수 있다. 상기 터널 절연막들은 열 산화에 의하여 형성된 실리콘 산화막일 수 있다. 상기 선택 게이트 절연막(221)은 상기 터널 절연막들(231a, 231b) 보다 얇을 수 있다. 이에 따라, 상기 공통 소오스 영역을 흐르는 전류를 보다 효율적으로 조절할 수 있다. 상기 제 1 메모리 게이트(237a)와 상기 제 1 전하저장층(233a) 사이, 및 상기 제 2 메모리 게이트(237b)와 상기 제 2 전하저장층(233b) 사이에 각각 블로킹 절연막들(235a, 235b)이 개재할 수 있다. 상기 전하저장층들은, 예컨대 전하트랩층(charge trap layer) 또는 폴리 실리콘을 포함하는 부유 게이트일 수 있다. 상기 전하트랩층들은 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 또는 HfSiON을 포함할 수 있다. 상기 전하트랩층은 도트 형상(dot shape)의 도전체(conducting material) 또는 절연체(insulating material)를 포함할 수 있다. 상기 블로킹 절연막들(235a, 235b)은 상기 터널 절연막 보다 높은 유전율을 갖는 물질로서, 상기 전하저장층들에 저장된 전자가 상기 메모리 게이트들로 방출되는 것을 방지한다. 상기 블로킹 절연막들은 예를 들면, 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및/ 또는 HfSiON을 포함할 수 있다.
한편, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자에서는, 부유 확산 영역들(216)이 상기 선택 게이트(223)와 상기 제 1 메모리 게이트(237a) 사이, 및 상기 선택 게이트(223)와 상기 제 2 메모리 게이트(237b) 사이의 활성영역에 제공될 수 있다. 상기 부유 확산 영역들(216)은 상기 제 2 도전형의 불순물을 포함할 수 있다. 상기 부유 확산 영역들(216)은 상기 공통 소오스 영역(212)에 접하고, 상기 공통 소오스 영역(212)에 의하여 서로 분리될 수 있다.
제 1 메모리 셀(230a)은 상기 터널 절연막(231a), 상기 제 1 전하저장층(233a), 상기 블로킹 절연막(235a), 및 상기 제 1 메모리 게이트(237a)를 포함하는 것으로 이해될 수 있다. 제 2 메모리 셀(230b)은 상기 터널 절연막(231b), 상기 제 2 전하저장층(233b), 상기 블로킹 절연막(235b), 및 상기 제 2 메모리 게이트(237b)를 포함하는 것으로 이해될 수 있다. 선택 셀(220)은 상기 선택 게이트 절연막(221) 및 상기 선택 게이트(223)를 포함하는 것으로 이해될 수 있다. 이로써, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 상기 제 1 및 제 2 메모리 셀들, 상기 선택 셀, 상기 부유 확산 영역, 및 상기 제 1 및 제 2 드레인 영역들을 포함하는 세 개의 비휘발성 메모리 트랜지스터들을 구비하고, 두 개의 메모리 셀을 갖는 것으로 이해될 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자와 동일한 방법으로 선택라인, 공통 소오스 라인, 비트 라인 및 워드라인들에 연결될 수 있다. 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 상기 메모리 셀 유닛은 2 개의 셀을 가질 수 있어, 소자를 고집적화할 수 있는 장점이 있다. 또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 상기 메모리 셀 유닛은 상기 선택 셀의 선택 게이트 절연막이 상기 메모리 셀의 터널 절연막 보다 얇은 두께를 가짐에 따라, 상기 공통 소오스 라인을 흐르는 전류를 보다 효율적으로 조절할 수 있다.
도 4a, 4b 및 도 5를 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 어레이가 설명된다. 상기 비휘발성 메모리 소자는 행 방향(예를 들면, 상기 제 1 방향) 및 열 방향(예를 들면, 상기 제 2 방향)의 매트릭스형으로 배열된 복수개의 메모리 셀 유닛들(MC11~MCm1, MC12~MCm2, ... MC1n~MCmn)을 포함한다. 상기 반도체 기판은 제 1 도전형의 활성 영역(110, 210)을 한정하는 소자분리막(102, 202)을 구비한다. 상기 활성 영역은 섬 형상의 상기 소자분리막에 의해 정의되는 격자 형상일 수 있다. 상기 복수개의 메모리 셀 유닛들은 상기 활성 영역에 제공된다. 상기 메모리 셀 유닛의 구조는 도 2a 내지 도 2c, 또는 도 3a 내지 도 3c를 참조하여 설명되었다. 상기 비트 라인, 상기 선택 라인, 상기 공통 소오스 라인, 그리고 상기 제 1 및 제 2 워드 라인들은 복수개일 수 있다.
상기 복수 개의 제 1 워드 라인들(WL1_1 ~ WL1_n) 및 제 2 워드 라인들(WL2_1 ~ WL2_n)은 상기 제 1 방향으로 확장한 활성 영역(110, 210)과 교차하면서 상기 제 2 방향으로 신장한다. 동일한 열에 배열된 메모리 게이트들은 동일한 워드 라인에 전기적으로 연결된다. 상기 제 1 및 제 2 워드 라인들은 상기 제 1 메모리 게이트 및 제 2 메모리 게이트에 각각 연결된다. 전하저장 영역은 상기 활성 영역과 상기 워드 라인들이 교차하는 영역에 제공된다.
상기 복수 개의 비트 라인들(BL1 ~ BLm)은 상기 워드 라인들과 교차하면서 활성 영역 상부를 덮고 상기 제 1 방향으로 신장한다. 상기 비트 라인들 각각은 동일한 행에 배열된 상기 제 1 및 제 2 드레인 영역들에 공통으로 연결된다.
상기 복수개의 공통 소오스 라인들(CSL1 ~ CSLn)은 각각의 제 1 워드 라인 및 제 2 워드 라인 사이의 상기 공통 소오스 영역이 상기 제 2 방향으로 연장하여 제공된다. 상기 복수개의 선택 라인들(SL1 ~ SLn)은 각각의 제 1 워드 라인 및 제 2 워드 라인 사이에서 상기 워드 라인들과 평행하게 신장한다. 예컨대, 선택 라인(SL1)은 상기 제 1 워드 라인(WL1_1)과 상기 제 2 워드 라인(WL2_1) 사이의 상기 활성 영역 상에 제공된다. 상기 선택 라인들은 상기 선택 게이트에 연결된다. 상기 복수개의 선택 라인들(SL1 ~ SLn)은 각각 상기 복수개의 공통 소오스 라인(CSL1 ~ CSLn)을 덮는다.
도 5, 도 6a 내지 도 6d, 도 7a 및 도 7b를 참조하여, 상기 비휘발성 메모리 소자의 구동방법이 설명된다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 구성하는 비휘발성 메모리 트랜지스터들의 프로그램은 F-N 터널링에 의하여 수행된다. 예를 들어,도 5의 선택된 메모리 셀 유닛(MC11)의 제 1 메모리 셀(MC1)에 대한 프로그램, 소거 및 읽기 동작이 설명된다.
도 5 및 도 6a를 참조하여, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)에 대한 프로그램 동작이 설명된다. 프로그램 전압(Vpgm)이 상기 선택된 메모리 셀 유닛(MC11)의 제 1 워드 라인(WL1_1)에 인가되고, 접지전압이 상기 선택된 메모리 셀 유닛(MC11)의 제 2 워드 라인(WL2_1)에 인가된다. 이에 따라, 상기 제 1 메모리 셀(MC1)의 제 1 메모리 게이트 및 상기 제 2 메모리 셀(MC2)의 제 2 메모리 게이트에는 각각 상기 프로그램 전압 및 상기 접지 전압이 인가될 수 있다. 한편, 상기 선택된 메모리 셀 유닛(MC11)의 선택 라인(SL_1), 비트 라인(BL1) 및 공통 소오스 라인(CSL1), 그리고 상기 반도체 기판은 접지된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 선택 게이트, 상기 드레인 영역들, 상기 공통 소오스 영역 및 상기 반도체 기판은 접지될 수 있다. 그리고 비선택된 메모리 셀 유닛들의 제 1 워드 라인(WL1_ℓ), 제 2 워드 라인(WL2_ℓ), 선택 라인(SLℓ) 및 공통 소오스 라인(CSLℓ)이 접지된다. 한편, 상기 비선택된 메모리 셀 유닛의 비트 라인(BLk)은 플로팅(F)되거나, 전원 전압(Vcc)이 인가될 수 있다. 이때, 1<k≤m, 1<ℓ≤n 이다.
이에 따라, 전자가 상기 F-N 터널링에 의하여 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)의 전하저장층으로 주입되어, 상기 제 1 메모리 셀(MC1)은 제 1 문턱전압(Vth1)을 가지게 된다. 바람직하게는 상기 프로그램 전압(Vpgm)은 15V∼20V일 수 있다. 상기 전원 전압(Vcc)은 1.8V ∼ 2.3V일 수 있다.
도 5 및 도 6b를 참조하여, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)에 대한 소거 동작이 설명된다. 소거 전압(Vers)이 상기 제 1 메모리 셀(MC1)에 연결된 제 1 워드 라인(WL1_1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)의 제 1 메모리 게이트에 소거 전압이 인가될 수 있다. 상기 비트 라인들(BL1∼BLm)은 모두 플로팅(F)된다. 이에 따라, 상기 드레인 영역들은 모두 플로팅될 수 있다. 상기 제 1 워드 라인(WL1_1)을 제외한 다른 워드 라인들(WL2_1, WLk_ℓ), 선택 라인들(SL1∼SLn) 및 공통 소오스 라인들(CSL1∼CSLn), 그리고 상기 반도체 기판은 접지된다. 이때, 1≤k≤m, 1<ℓ≤n 이다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 2 메모리 셀(MC2)의 제 2 메모리 게이트, 상기 선택 게이트들, 상기 공통 소오스 영역들 및 상기 반도체 기판이 접지될 수 있다.
이에 따라, 상기 제 1 워드 라인(WL1_1)에 열 방향으로 연결된 제 1 메모리 셀(MC1)들의 전하저장층에 저장된 전자가 상기 반도체 기판으로 방출된다. 상기 제 1 워드 라인(WL1_1)에 열 방향으로 연결된 제 1 메모리 셀(MC1)들은 상기 제 1 문턱 전압보다 작은 제 2 문턱 전압(Vth2)을 가지게 된다. 상기 제 1 워드 라인(WL1_1)에 연결된 메모리 셀들은 일괄적으로 소거된다. 바람직하게는 상기 소거 전압(Vers)은 -15V ∼ -20V일 수 있다.
도 5, 도 6c, 도 6d, 도 7a 및 도 7b를 참조하여, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)에 대한 읽기 동작이 설명된다. 본 발명의 비휘발성 메모리 소자를 구성하는 메모리 셀들은 프로그램 및 소거 상태에 따른 전압 분포가 여러 가지 경우를 가질 수 있다.
도 5, 도 6c 및 도 7a를 참조하여, 상기 프로그램 상태와 상기 소거 상태의 문턱 전압이 모두 양일 경우가 설명된다. 상기 프로그램 상태의 상기 제 1 문턱 전압(Vth1)은, 예컨대 3 ∼ 4V일 수 있고, 상기 소거 상태의 상기 제 2 문턱 전압(Vth2)은, 예컨대 약 0.7V일 수 있다.
읽기 전압(Vread)이 상기 선택된 메모리 셀 유닛(MC11)의 비트 라인(BL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 드레인 영역들에 읽기 전압이 인가될 수 있다. 전원 전압(Vcc)이 상기 선택된 메모리 셀 유닛(MC11)의 제 1 워드 라인(WL1_1) 및 선택 라인(SL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)의 제 1 메모리 게이트 및 상기 선택 게이트에 전원 전압이 인가될 수 있다. 상기 선택된 메모리 셀 유닛(MC11)의 제 2 워드 라인(WL2_1), 공통 소오스 라인(CSL1), 상기 반도체 기판, 그리고 비선택된 메모리 셀 유닛들의 제 1 워드 라인(WL1_ℓ), 제 2 워드 라인(WL2_ℓ), 선택 라인(SLℓ) 및 공통 소오스 라인(CSLℓ)이 접지된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 2 메모리 셀(MC2)의 제 2 메모리 게이트, 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압이 인가될 수 있다. 한편, 상기 비선택된 메모리 셀 유닛의 비트 라인(BLk)은 플로팅(F)된다. 이때, 1<k≤m, 1<ℓ≤n 이다.
상기 선택 라인(SL1)에 인가된 전원 전압에 의하여, 상기 선택된 메모리 유닛(MC11)의 선택 셀의 채널인 상기 공통 소오스 라인(CSL1)은 온(on)된다. 상기 제 2 워드 라인(WL2_1)에 인가된 접지 전압에 의하여, 상기 선택된 메모리 셀 유닛의 선택되지 않은 메모리 셀은 오프(off)된다. 이에 따라, 선택된 메모리 셀만이 읽기 동작에 기여하게 된다. 바람직하게는 읽기 전압(Vread) 및 전원 전압(Vcc)은 각각 0.5V 및 1.8V ∼ 2V일 수 있다.
도 5, 도 6d 및 도 7b를 참조하여, 상기 프로그램 상태와 상기 소거 상태의 문턱 전압이 각각 양 또는 음일 경우가 설명된다. 예를 들어, 상기 프로그램된 상 태의 제 1 문턱 전압은 양이고, 상기 소거된 상태의 제 2 문턱 전압은 음일 수 있다. 상기 제 1 문턱 전압(Vth1)은, 예컨대 2 ∼ 3V일 수 있고, 상기 제 2 문턱 전압(Vth2)은, 예컨대 -1 ∼ 0V일 수 있다.
읽기 전압(Vread)이 상기 선택된 메모리 셀 유닛(MC11)의 비트 라인(BL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 드레인 영역들에 읽기 전압이 인가될 수 있다. 읽기 방지 전압(Vblock)이 상기 선택된 메모리 셀 유닛(MC11)의 제 2 워드 라인(WL2_1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 2 메모리 셀(MC2)의 제 2 메모리 게이트에 읽기 방지 전압이 인가될 수 있다. 전원 전압(Vcc)이 상기 선택된 메모리 셀 유닛(MC11)의 제 1 워드 라인(WL1_1) 및 선택 라인(SL1)에 인가된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 제 1 메모리 셀(MC1)의 제 1 메모리 게이트 및 상기 선택 게이트에 전원 전압이 인가될 수 있다. 상기 선택된 메모리 셀 유닛(MC11)의 공통 소오스 라인(CLS1) 및 상기 반도체 기판이 접지된다. 이에 따라, 상기 선택된 메모리 셀 유닛(MC11)의 상기 공통 소오스 영역 및 상기 반도체 기판에 접지 전압이 인가될 수 있다. 비선택된 메모리 셀 유닛들(MCkℓ)의 제 1 워드 라인들(WL1_ℓ) 및 제 2 워드 라인들(WL2_ℓ), 선택 라인들(SL1∼SLn) 및 공통 소오스 라인들(CSL1∼CLSn)이 접지된다. 한편, 상기 비선택된 메모리 셀 유닛의 비트 라인(BLk)은 플로팅(F)된다. 이때, 1<k≤m, 1<ℓ≤n 이다.
상기 읽기 방지 전압(Vblock)은 동일한 선택 라인에 연결된 비선택된 메모리 셀에 전류가 흘러, 상기 소자가 오동작되는 것을 방지하기 의한 것으로, 음의 전압 일 수 있다. 상기 선택 라인(SL1)에 인가된 전원 전압에 의하여, 상기 선택된 메모리 유닛(MC11)의 선택 셀의 채널인 상기 공통 소오스 라인(CSL1)은 온(on)된다. 이에 따라, 상기 선택된 메모리 셀 유닛의 선택되지 않은 메모리 셀은 오프(off)된 상태에서, 선택된 메모리 셀만이 읽기 동작에 기여하게 된다. 바람직하게는 상기 읽기 전압(Vread), 상기 읽기 방지 전압(Bblock) 및 상기 전원 전압(Vcc)은 각각 0.5V, - 1.8 ∼ - 2.3V 및 1.8V ∼ 2V일 수 있다.
(비휘발성 메모리 소자 형성방법)
도 2a 도 2b, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성방법이 예를 들어 설명된다.
도 8a 및 도 8b를 참조하면, 제 1 도전형, 예를 들면 P형의 반도체 기판(100)이 준비되고, 섬 형상의 상기 소자분리막들(102)이 형성된다. 상기 소자분리막들(102)의 한정에 의하여 활성 영역(110)이 상기 제 1 방향 및 상기 제 2 방향으로 연장하고, 격자형(cross stripe)으로 제공된다. 상기 제 2 방향으로 연장하는 활성 영역은 공통 소오스 영역(112)이 된다. 상기 활성 영역 상에 선택 게이트 절연막(121)을 형성한다. 상기 선택 게이트 절연막은 열 산화에 의하여 형성된 실리콘 산화막일 수 있다. 상기 선택 게이트 절연막 상에, 상기 공통 소오스 영역을 덮는 선택 게이트(123)가 형성된다. 상기 선택 게이트(123)를 형성하는 것은 상기 선택 게이트 절연막 상에, 예를 들면 폴리 실리콘막을 형성하고, 상기 공통 소오스 영역(112)을 덮는 폴리 실리콘막을 남기는 패터닝하는 것을 포함할 수 있다. 상기 패터닝시, 상기 선택 게이트 절연막(121) 또한 패터닝되어, 상기 선택 게이트(123) 하부에만 잔류할 수 있다. 상기 선택 게이트(123)는 상기 공통 소오스 영역(112)보다 넓은 폭을 가질 수 있다.
도 9a 및 도 9b를 참조하면, 상기 선택 게이트(123)의 측벽에 절연 스페이서(125)를 형성한다. 상기 절연 스페이서를 형성하는 것은 CVD 산화막을 형성하고, 이방성 식각하는 것을 포함할 수 있다. 상기 절연 스페이서(125)는 상기 선택 게이트와 제 1 및 제 2 메모리 게이트들 사이에 인가되는 전압 차이에 의한 교란을 방지할 수 있는 적절한 두께를 가질 수 있다. 상기 절연 스페이서(125)를 개재하여, 상기 선택 게이트(123)의 양측에 제 1 및 제 2 메모리 셀(130a, 130b)이 형성된다.
상기 제 1 및 제 2 메모리 셀(130a, 130b)을 형성하는 것은 다음과 같은 공정으로 이루어질 수 있다. 터널 절연막이 상기 선택 게이트(123) 양측에 인접한 상기 반도체 기판 상에 형성된다. 상기 터널 절연막은 상기 반도체 기판의 열 산화에 의하여 형성된 실리콘 산화막일 수 있다. 또는, 상기 터널 절연막은 하프뮴 산화막 또는 알루미늄 산화막일 수 있으며, 상기 절연막들은 예를 들면, 열 산화 공정, 원자층 증착 공정 또는 화학적 기상 증착 공정으로 형성될 수 있다. 전하저장층 및 블로킹 절연막이 연속적으로 형성된다. 상기 전하저장층 및 블로킹 절연막은, 상기 선택 게이트(123)에 인접한 상기 터널 절연막 상부에 형성됨과 동시에, 상기 절연 스페이서(125), 및 상기 선택 게이트(123)의 상부면과 측벽들을 컨포말하게 덮을 수 있다. 상기 전하저장층은, 예컨대 전하트랩층(charge trap layer) 또는 폴리 실리콘을 포함하는 부유 게이트일 수 있다. 상기 전하트랩층은 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 또는 HfSiON을 포함할 수 있다. 상기 전하트랩층은 도트 형상(dot shape)의 도전체(conducting material) 또는 절연체(insulating material)를 포함할 수 있다. 상기 블로킹 절연막은 상기 터널 절연막 보다 높은 유전율을 갖는 물질일 수 있다. 상기 블로킹 절연막은 예를 들면, 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및/또는 HfSiON을 포함할 수 있다. 도전막이 상기 블로킹 절연막 상에 형성된다. 상기 도전막은 상기 제 2 도전형의 불순물 이온이 도핑된 폴리실리콘, 또는 폴리실리콘막과 금속 실리사이드막을 포함하는 폴리사이드막을 포함할 수 있다. 상기 도전막이 이방성 식각된다. 이에 따라, 상기 절연 스페이서(125)를 개재하여, 상기 선택 게이트(123)의 양측벽에 제 1 및 제 2 메모리 게이트들(137a, 137b)이 형성된다. 상기 제 1 및 제 2 메모리 게이트들(137a, 137b)은 스페이서 형상일 수 있다. 상기 도전막의 이방성 식각에 의하여, 상기 선택 게이트(123) 상부의 전하저장층, 및 블로킹 절연막은 제거될 수 있다. 상기 절연 스페이서(125)의 측벽에는 상기 전하저장층, 및 상기 블로킹 절연막이 잔존할 수 있으며, 상기 잔존하는 전하저장층 및 블로킹 절연막은 상기 절연 스페이서(125)의 일부로 될 수 있다. 따라서, 상기 절연 스페이서(125)는 상기 잔존하는 전하저장층 및 블로킹 절연막을 포함할 수 있다.
상기 제 1 메모리 게이트(137a), 상기 제 2 메모리 게이트(137b), 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제 1 및 제 2 드레인 영역들(114, 115)을 형성한다. 상기 드레인 영역들(114, 115)을 형성하는 것은 상기 제 1 도전형에 반대되는 제 2 도전형, 예를 들면 N형의 불순물 이온을 주입하는 것을 포함할 수 있다. 상기 드레인 영역들(114, 115)을 형성하는 동안, 상기 드레인 영역들(114, 115) 사이의 활성영역은 상기 제 1 및 제 2 메모리 게이트들(137a, 137b), 상기 선택 게이트(123) 및 상기 절연 스페이서(125)에 의하여 덮여져, 상기 N형의 불순물 이온이 주입되지 않을 수 있다. 상기 드레인 영역들(114, 115) 사이의 활성영역은 상기 제 1 도전형을 가질 수 있다.
제 1 메모리 셀(130a)은 상기 터널 절연막(131a), 상기 제 1 전하저장층(133a), 상기 블로킹 절연막(135a), 및 상기 제 1 메모리 게이트(137a)를 포함하는 것으로 이해될 수 있다. 제 2 메모리 셀(130b)은 상기 터널 절연막(131b), 상기 제 2 전하저장층(133b), 상기 블로킹 절연막(135b), 및 상기 제 2 메모리 게이트(137b)를 포함하는 것으로 이해될 수 있다. 선택 셀(120)은 상기 선택 게이트 절연막(121) 및 상기 선택 게이트(123)를 포함하는 것으로 이해될 수 있다.
도 2a 및 도 2b를 재차 참조하면, 층간 절연막(140)이 형성되어, 상기 선택 게이트(123) 및 상기 메모리 게이트들(137a, 137b)을 덮는다. 상기 드레인 영역들(114, 115)을 노출하는 콘택홀들(141)이 형성되고, 콘택 플러그 물질이 상기 콘택홀들(141)을 채운다. 상기 콘택 플러그 물질은, 예를 들어 텅스텐일 수 있다. 채워진 콘택 플러그는 비트 라인 콘택 플러그(143)를 형성한다. 금속 도전막이 상기 층간 절연막(140) 상에 형성되고 패터닝되어, 상기 비트 라인 콘택 플러그(143)에 연결되는 비트 라인(BL)이 형성된다. 상기 비트 라인(BL)은 상기 드레인 영역들(114, 115)에 공유된다.
도 3a, 도 3b, 도 10a 내지 도 14a, 및 도 10b 내지 도 14b를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자 형성방법이 예를 들어 설명된다.
도 10a 및 도 10b를 참조하면, 제 1 도전형, 예를 들면 P형의 반도체 기판(200)이 준비되고, 섬 형상의 상기 소자분리막들(202)이 형성된다. 상기 소자분리막들(202)의 한정에 의하여 활성 영역(210)이 상기 제 1 방향 및 상기 제 2 방향으로 연장하고, 격자형(cross stripe)으로 제공된다. 상기 제 2 방향으로 연장하는 활성 영역은 공통 소오스 영역(212)이 된다. 상기 활성 영역 상에 제 1 두께를 갖는 게이트 절연막(222)을 형성한다. 상기 게이트 절연막(222)은 열 산화에 의하여 형성된 실리콘 산화막일 수 있다. 상기 게이트 절연막(222) 상에 제 1 마스크 패턴(219)을 형성한다. 상기 제 1 마스크 패턴(219)은 포토레지스트막일 수 있다. 상기 제 1 마스크 패턴은 상기 공통 소오스 영역(212)을 노출하는 개구부를 가질 수 있다. 상기 개구부는 상기 공통 소오스 영역(212) 보다 넓은 폭을 가질 수 있다. 상기 제 1 마스크 패턴을 식각 마스크로 상기 게이트 절연막을 리세스하여, 상기 공통 소오스 영역(212) 상의 상기 게이트 절연막의 두께는 상기 제 1 두께보다 얇은 제 2 두께를 가질 수 있다. 상기 제 2 두께를 갖는 게이트 절연막은 선택 게이트 절연막(221)이 된다.
도 11a 및 도 11b를 참조하면, 상기 선택 게이트 절연막(221) 상기 게이트 절연막(222) 상에 전하저장층을 형성한다. 상기 전하저장층은, 예컨대 전하트랩 층(charge trap layer) 또는 폴리 실리콘을 포함하는 부유 게이트일 수 있다. 상기 전하트랩층은 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 또는 HfSiON을 포함할 수 있다. 상기 전하트랩층은 도트 형상(dot shape)의 도전체(conducting material) 또는 절연체(insulating material)를 포함할 수 있다. 마스크 패턴(미도시)을 사용하여, 상기 전하저장층을 패터닝한다. 상기 제 1 방향으로 연장하는 활성 영역을 덮는 전하저장 패턴(233)이 형성된다.
도 12a 및 도 12b를 참조하면, 블로킹 절연막이 상기 전하저장 패턴(233) 상에 형성된다. 상기 블로킹 절연막은 상기 게이트 절연막 보다 높은 유전율을 갖는 물질, 상기 전하저장 패턴에 저장된 전자가 메모리 게이트로 방출되는 것을 방지한다. 상기 블로킹 절연막은 예를 들면, 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및/또는 HfSiON을 포함할 수 있다. 도전막이 상기 블로킹 절연막 상에 형성된다. 상기 도전막은 상기 제 2 도전형의 불순물 이온이 도핑된 폴리실리콘, 또는 폴리실리콘막과 금속 실리사이드막을 포함하는 폴리사이드막을 포함할 수 있다.
마스크 패턴(미도시)을 식각 마스크로 상기 도전막, 상기 블로킹 절연막, 상기 전하저장 패턴(233), 상기 게이트 절연막(222) 및 상기 선택 게이트 절연막(221)을 식각한다. 상기 공통 소오스 영역(212) 상의 선택 게이트(227), 그 일측의 활성 영역 상의 제 1 메모리 게이트(237a), 및 그 타측의 활성 영역 상의 제 2 메모리 게이트(237b)가 형성된다. 상기 공통 소오스 영역(212)과 상기 선택 게이트(227) 사이에 상기 제 2 두께를 갖는 선택 게이트 절연막(221)이 개재된다. 상기 선택 게이트(227)와 상기 선택 게이트 절연막(221) 사이에 전하저장 패턴(223) 및 블로킹 절연막(225)이 개재할 수 있다. 상기 선택 게이트(227)와 상기 전하저장 패턴(223)은 전기적으로 연결될 수 있다. 상기 활성 영역(210)과 상기 제 1 및 제 2 메모리 게이트들(237a, 237b) 사이에 상기 제 1 두께를 갖는 터널 절연막들(231a, 231b)이 개재된다.
상기 선택 게이트(227), 상기 제 1 및 제 2 메모리 게이트들(237a, 237b)를 마스크로, 상기 제 2 도전형의 불순물 이온이 상기 반도체 기판에 주입된다. 상기 제 1 메모리 게이트(237a), 상기 제 2 메모리 게이트들(237b), 및 상기 선택 게이트(223)을 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제 1 및 제 2 드레인 영역들(214, 215)이 형성된다. 동시에, 상기 선택 게이트(227)와 상기 제 1 메모리 게이트(237a) 사이, 및 상기 선택 게이트(227)와 상기 제 2 메모리 게이트(237b) 사이에 부유 확산 영역(216)이 형성된다.
제 1 메모리 셀(230a)은 상기 터널 절연막(231a), 상기 제 1 전하저장층(233a), 상기 블로킹 절연막(235a), 및 상기 제 1 메모리 게이트(237a)를 포함하는 것으로 이해될 수 있다. 제 2 메모리 셀(230b)은 상기 터널 절연막(231b), 상기 제 2 전하저장층(233b), 상기 블로킹 절연막(235b), 및 상기 제 2 메모리 게이트(237b)를 포함하는 것으로 이해될 수 있다. 선택 셀(220)은 상기 선택 게이트 절연막(221) 및 상기 선택 게이트(223)를 포함하는 것으로 이해될 수 있다.
한편, 도 13a 및 도 13b를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 것과는 달리, 상기 도전막의 형성 전에 상기 공통 소오스 영역(212) 상의 전하저장 층 및 상기 블로킹 절연막이 제거될 수 있다. 이에 따라, 상기 공통 소오스 영역(212)에서, 상기 선택 게이트(227)는 상기 선택 게이트 절연막(221)과 접촉할 수 있다. 나머지 구성은 도 12a 및 도 12b를 참조하여 설명한 것과 동일할 수 있다.
도 3a 및 도 3b를 재차 참조하면, 층간 절연막(240)이 형성되어, 상기 선택 게이트 및 상기 메모리 게이트를 덮는다. 상기 드레인 영역(214, 215)을 노출하는 콘택홀이 형성되고, 콘택 플러그 물질이 상기 콘택홀을 채운다. 상기 콘택 플러그 물질은, 예를 들어 텅스텐일 수 있다. 채워진 콘택 플러그는 상기 비트 라인 콘택 플러그(243)를 형성한다. 금속 도전막이 형성되고 패터닝되어, 상기 비트 라인 콘택 플러그(243)에 연결되는 상기 비트 라인(BL)이 형성된다. 상기 비트 라인(BL)은 상기 드레인 영역(214, 215)에 공유된다.
본 발명은 하나의 셀 유닛이 2 개의 셀을 가질 수 있다. 뿐만 아니라, 일반적인 EEPROM 소자 보다 30 ∼ 40% 정도 칩 축소가 가능하므로, 상기 소자의 더한 고집적화가 가능하다.
또한, 상기 메모리 셀을 구성하는 트랜지스터의 프로그램 및 소거가 모두 F-N 터널링에 의하여 수행될 수 있으므로, 일반적인 NOR 플래시 메모리 소자 보다 프로그램 전류를 저감할 수 있고, 내구성이 우수할 수 있다.
Claims (23)
- 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판; 및상기 반도체 기판에 행렬 방향의 매트릭스형으로 배열된 메모리 셀 유닛들을 포함하되,상기 메모리 셀 유닛들 각각은:상기 활성 영역의 공통 소오스 영역;상기 공통 소오스 영역을 덮는 선택 게이트;상기 선택 게이트의 일측에 인접한 상기 활성 영역 상에 제공되는 제 1 메모리 게이트;상기 선택 게이트의 타측에 인접한 상기 활성 영역 상에 제공되는 제 2 메모리 게이트; 및상기 제 1 메모리 게이트, 상기 제 2 메모리 게이트 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제공되는 제 1 및 제 2 드레인 영역들을 포함하는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 및 제 2 드레인 영역들 사이의 상기 활성영역은 상기 제 1 및 제 2 드레인 영역들과 반대 도전형을 갖는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 제 1 및 제 2 메모리 게이트들는 상기 선택 게이트의 측벽에 제공된 스페이서 형상이고, 상기 제 1 및 제 2 메모리 게이트들와 상기 선택 게이트 사이에는 절연 스페이서가 개재하는 비휘발성 메모리 소자.
- 청구항 3에 있어서,상기 메모리 셀 유닛들 각각은, 상기 활성 영역과 상기 제 1 및 제 2 메모리 게이트들 사이의 제 1 및 제 2 전하저장층을 더 포함하는 비휘발성 메모리 소자.
- 청구항 4에 있어서,상기 공통 소오스 영역이 상기 열 방향으로 연장된 공통 소오스 라인들;상기 선택 게이트에 연결되어 상기 열 방향으로 연장된 선택 라인들;상기 제 1 및 제 2 메모리 게이트들에 각각 연결되어, 상기 열 방향으로 연장된 제 1 및 제 2 워드 라인들; 및상기 행 방향으로 배열된 상기 드레인 영역들에 공통적으로 연결되어, 상기 행 방향으로 연장된 비트 라인들을 더 포함하는 비휘발성 메모리 소자.
- 청구항 5에 있어서,상기 메모리 셀 유닛들의 프로그램은 파울러-노드하임 터널링에 의하여 수행되는 비휘발성 메모리 소자.
- 청구항 6에 있어서,상기 메모리 셀 유닛들 각각은 상기 제 1 메모리 게이트 및 상기 제 1 전하저장층을 포함하는 제 1 메모리 셀, 및 상기 제 2 메모리 게이트 및 상기 제 2 전하저장층을 포함하는 제 2 메모리 셀을 포함하는 비휘발성 메모리 소자.
- 청구항 7에 있어서,선택된 메모리 셀 유닛의 상기 제 1 메모리 셀의 프로그램 동작은:상기 선택된 메모리 셀 유닛의 제 1 워드 라인에 쓰기 전압을 인가하고;상기 선택된 메모리 셀 유닛의 제 2 워드 라인, 선택 라인, 비트 라인 및 공통 소오스 라인, 상기 반도체 기판, 그리고 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고; 그리고상기 비선택된 메모리 셀 유닛의 비트 라인에는 전원 전압을 인가하거나 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
- 청구항 7에 있어서,선택된 메모리 셀 유닛의 상기 제 1 메모리 셀의 소거 동작은:상기 선택된 메모리 셀 유닛의 제 1 워드 라인에 소거 전압을 인가하고;상기 제 1 메모리 게이트를 제외한 메모리 게이트들에 연결된 워드 라인들, 상기 반도체 기판, 상기 선택 라인들, 상기 공통 소오스 라인들에 접지 전압을 인 가하고; 그리고상기 비트 라인들을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
- 청구항 7에 있어서,상기 메모리 셀들의 소거된 상태 및 프로그램됨 상태의 문턱 전압이 모두 양의 전압인 비휘발성 메모리 소자.
- 청구항 10에 있어서,선택된 메모리 셀 유닛의 상기 제 1 메모리 셀의 읽기 동작은:상기 선택된 메모리 셀 유닛의 비트 라인에 읽기 전압을 인가하고;상기 선택된 메모리 셀 유닛의 제 1 워드 라인 및 선택 라인에 전원 전압을 인가하고;상기 선택된 메모리 셀 유닛의 제 2 워드 라인, 공통 소오스 라인 및 상기 반도체 기판, 그리고 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고; 그리고상기 비선택된 메모리 셀 유닛의 비트 라인을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
- 청구항 7에 있어서,상기 메모리 셀들의 소거된 상태의 문턱 전압은 음이고, 프로그램된 상태의 문턱 전압은 양인 비휘발성 메모리 소자.
- 청구항 12에 있어서,선택된 메모리 셀 유닛의 상기 제 1 메모리 셀의 읽기 동작은:상기 선택된 메모리 셀 유닛의 비트 라인에 읽기 전압을 인가하고;상기 선택된 메모리 셀 유닛의 제 1 워드 라인 및 선택 라인에 전원 전압을 인가하고;상기 선택된 메모리 셀 유닛의 제 2 워드 라인에 읽기방지 전압을 인가하고;상기 선택된 메모리 셀 유닛의 공통 소오스 라인 및 상기 반도체 기판, 그리고 비선택된 메모리 셀 유닛의 워드 라인들, 선택 라인 및 공통 소오스 라인에 접지 전압을 인가하고; 그리고상기 비선택된 메모리 셀 유닛의 비트 라인을 플로팅시키는 것을 포함하는 비휘발성 메모리 소자.
- 청구항 13에 있어서,상기 읽기방지 전압은 음의 전압인 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 메모리 셀 유닛들 각각은:상기 공통 소오스 영역과 상기 선택 게이트 사이의 선택 게이트 절연막;상기 제 1 및 제 2 메모리 게이트들과 상기 활성 영역 사이의 부유 게이트들;상기 제 1 및 제 2 메모리 게이트들과 상기 부유 게이트들 사이의 블로킹 절연층들; 및상기 부유 게이트들과 상기 활성영역 사이의 터널 절연막들을 더 포함하는 비휘발성 메모리 소자.
- 청구항 15에 있어서,상기 선택 게이트 절연막은 상기 터널 절연막보다 얇은 두께를 갖는 비휘발성 메모리 소자.
- 청구항 1에 있어서,상기 선택 게이트의 제어에 의하여 상기 공통 소오스 영역을 흐르는 전류가 온/오프되는 비휘발성 메모리 소자.
- 청구항 17에 있어서,상기 선택 게이트의 폭은 상기 공통 소오스 영역의 것보다 넓고, 상기 공통 소오스 영역은 상기 드레인 영역들과 반대 도전형을 갖는 비휘발성 메모리 소자.
- 활성 영역을 한정하는 소자분리막을 구비하는 반도체 기판을 제공하는 것;상기 활성 영역의 공통 소오스 영역을 덮는 선택 게이트를 형성하는 것;상기 선택 게이트 양측의 상기 활성 영역 상에 제 1 및 제 2 메모리 게이트들를 형성하는 것;상기 제 1 메모리 게이트, 상기 제 2 메모리 게이트, 및 상기 선택 게이트를 포함하는 게이트 구조물 양측의, 상기 활성 영역에 제 1 및 제 2 드레인 영역들을 형성하는 것; 및상기 제 1 및 제 2 드레인 영역들을 공통적으로 연결하는 비트라인을 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 19에 있어서,상기 공통 소오스 영역과 상기 선택 게이트 사이에 선택 게이트 절연막을 형성하는 것;상기 활성 영역과 상기 제 1 및 제 2 메모리 게이트들 사이에 터널 절연막, 전하저장층, 블로킹 절연층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 20에 있어서,상기 선택 게이트 절연막은 상기 터널 절연막 보다 얇은 두께를 갖도록 형성되는 비휘발성 메모리 소자의 형성방법.
- 청구항 19에 있어서,상기 제 1 및 제 2 메모리 게이트들를 형성하는 것은:상기 선택 게이트의 양측에, 절연 스페이서에 의하여 상기 선택 게이트와 절연되는, 도전성 스페이서를 형성하는 것을 포함하는 비휘발성 메모리 소자의 형성방법.
- 청구항 22에 있어서,상기 드레인 영역들을 형성하는 동안, 상기 드레인 영역들 사이의 활성영역은 상기 제 1 및 제 2 메모리 게이트들, 상기 선택 게이트 및 상기 절연 스페이서에 의하여 덮여진 비휘발성 메모리 소자의 형성방법.
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