JP5031225B2 - 半導体メモリ装置の回路配線配置構造とその配置方法 - Google Patents
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Description
本発明は、半導体メモリに係り、特に揮発性半導体メモリ装置における回路配置に関する。
パーソナルコンピューター及び電子通信機器などのような電子的システムの高性能化に従い、メモリとして搭載されるＳＲＡＭ（Static RAM）などのような揮発性半導体メモリ装置も高速化及び高集積化されつつある。そのため、メモリチップの製造メーカーは、縮小されたクリティカルディメンジョンに合うメモリセル及びメモリセルと接続される機能回路の配置並びにその製造にあらゆる努力を注いでいる。最近では工程技術がスケールダウンされながら縮小したメモリセルが存在するセル形成領域に隣接した周辺回路、即ち、セルコア領域ともいわれる機能回路領域の回路配線配置技術も高集積化を決定するために重要な要因となっている。
図９は通常の揮発性半導体メモリ装置のメモリセルアレイ及びその周辺の回路ブロックである。図面を参照すると、複数のメモリセルからなった複数のメモリセルブロックを含むメモリセルアレイ１１０と、メモリセルのローを選択するためのXデコーダー１３０と、メモリセルのカラムを選択するためのＹデコーダー１４０と、前記Ｙデコーダー１４０に接続されて前記メモリセルアレイ１１０のカラムパスを指定するカラムＹパス部１２０と、前記カラムパス部１２０に接続されライトデータをメモリセルに提供するためのブロックライトドライバ１５０と、前記カラムパス部１２０に接続されメモリセルに格納されたデータを感知増幅するためのブロックセンスアンプ１６０と、を含む装置的ブロック構成が示される。
図９に示した前記カラムＹパス部１２０の一部構成は図１０に図示される。図１０は図９においてカラムＹパス部１２０の一部構成を詳細に示した回路図である。即ち、図１０では図示の便宜上メモリセルアレイ１１０内で互いに隣接した２個のメモリセル１ａ，１ｂと接続された回路ワイヤリング構造が図示される。図面を参照すると、メモリセル１ａ，１ｂのうちメモリセル１ａのビットライン対ＢＬ０，ＢＬ０Ｂにはプリチャージ及び等化部１２２ａと、リード及びライトパススイッチング部１２４ａが接続される。また、メモリセル１ｂのビットライン対ＢＬ１，ＢＬ１Ｂにはプリチャージ及び等化部１２２ｂと、リード及びライトパススイッチング部１２４ｂが接続される。
前記プリチャージ及び等化部１２２ａ内でＰ型ＭＯＳトランジスタＴｐ００，Ｔｐ０１は前記ビットライン対ＢＬ０，ＢＬ０Ｂを動作電源電圧ＶＤＤにプリチャージさせるための役割を果たし、Ｐ型ＭＯＳトランジスタＴｅ０は等化動作区間で前記ビットライン対ＢＬ０，ＢＬ０Ｂを互いに同一な電位に維持させるための役割を果たす。同様に、前記プリチャージ及び等化部１２２ｂ内でＰ型ＭＯＳトランジスタＴｐ１０，Ｔｐ１１は前記ビットライン対ＢＬ１，ＢＬ１Ｂを動作電源電圧ＶＤＤにプリチャージさせるためのプリチャージトランジスタであり、Ｐ型ＭＯＳトランジスタＴｅ１は等化動作区間で前記ビットライン対ＢＬ１，ＢＬ１Ｂを互いに同一な電位に維持させるための等化トランジスタである。
前記リード及びライトパススイッチング部１２４ａ内でＰ型ＭＯＳトランジスタＴｒ０，Ｔｒ０Ｂはリード動作区間でターンオンして前記ビットライン対ＢＬ０，ＢＬ０Ｂにそれぞれ表れる電位をセンスアンプなどのようなリード関連の回路に伝達する役割を果たし、Ｎ型ＭＯＳトランジスタＴｗ０，Ｔｗ０Ｂはライト動作区間でターンオンして印加されるライトデータを前記ビットライン対ＢＬ０，ＢＬ０Ｂに伝達する役割を果たす。
同様に、前記リード及びライトパススイッチング部１２４ｂ内でＰ型ＭＯＳトランジスタＴｒ１，Ｔｒ１Ｂはリード動作区間でターンオンして前記ビットライン対Ｂｌ１，ＢＬ１Ｂにそれぞれ表れる電位をセンスアンプなどのようなリード関連回路に伝達するリードパススイッチングトランジスタであり、Ｎ型ＭＯＳトランジスタＴｗ１，Ｔｗ１Ｂはライト動作区間でターンオンして印加されるライトデータを前記ビットライン対ＢL１，ＢＬ１Ｂに伝達するライトパススイッチングトランジスタである。
図１０に示した前記メモリセル１ａ，１ｂのうち１つのセルに対する回路構造としては、図１１に示すように、６個のトランジスタＭ１−Ｍ４，Ｐ１，Ｐ２から構成されたフルＣＭＯＳ ＳＲＡＭセルを用いることができる。半導体メモリ装置の高集積化につれてＳＲＡＭセルのセルピッチがフォトリソグラフィ工程の解像度の限界近くまでに一層縮小される場合に、前記６個のトランジスタは同一の層に配置されずに互いに異なる層に分けられて配置される場合も生じうる。
すなわち、前記メモリセルを構成するトランジスタが同一の層に配置されるかまたは互いに異なる層に配置されるかにかかわらず、メモリセルのセルピッチが縮小されれば、前記プレチャージ及び等化部とリード及びライトパススイッチング部を構成するトランジスタをそれぞれ対応するメモリセルのサイズに合うように配置することは一層難しくなる。即ち、メモリセルのピッチのサイズ内に図１０の前記Ｐ型及びＮ型トランジスタを配置することは非常に困難である。
また、図１０においてカラムデコーディング信号Ｙ０，Ｙ０Ｂ，Ｙ１，Ｙ１Ｂの信号ラインの中でカラムデコーディング信号Ｙ０，Ｙ１の信号ラインはそれぞれ図１０の接続ノードｃｏ１，ｃｏ２と接続されるべきであり、ライン負荷が大きい。その結果、寄生抵抗ＰＲ１，ＰＲ２，ＰＲ１１，ＰＲ２２が相当に大きな値となり、ライト動作のときにライト動作エラーが生じうる。
一方、図９で示されるＸデコーダー１３０内のセクションローデコーダー１３０ａは図４に示すような回路結線構造を有することができる。セル形成領域に隣接した機能回路領域に配置される前記セクションローデコーダー１３０ａは１つのメインワードライン（ＭＷＬ）１００当り４個のセクションワードラインＳＷＬ０−ＳＷＬ３が対応する場合にインバータータイプの４個のドライバで構成されうる。前記セクションワードラインＳＷＬ０−ＳＷＬ３に接続されるメモリセルのセルピッチが漸次縮小される場合に、図４の選択信号のうち対応するブロック選択信号ＳｉＤｉと接続されるドライバの入力ライン６０，６１，６２，６３の配置は非常にクリティカルとなる。即ち、前記ドライバを構成するＰ型及びＮ型トランジスタ１０−１３，２０−２３と、それに従う入出力配線を縮小されるセルピッチに合うように配置する作業は非常に難しくなる。
そこで、図９においてカラム（Ｙ）パス部１２０を構成するトランジスタとＸデコーダー１３０内のセクションローデコーダー１３０ａを構成するトランジスタを制限したサイズ内に一層効率的に配置する技術だけでなく、前記トランジスタの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置する技術が要求される。特に、ＳＲＡＭメモリセルを構成するトランジスタが互いに異なる層に配置される、いわば３次元メモリセルの出現に応じて、メモリセルと接続されるセルコア領域よりも小さい占有面積で具現されなければならない。
本発明の目的は、従来の問題点を解決することができる半導体メモリ装置の回路配置を提供することにある。
本発明の他の目的は、セル形成領域に隣接した機能回路領域をより小さい占有面積で具現できる回路配置構造及び方法を提供することにある。
本発明のまた他の目的は、半導体メモリのセル形成領域に隣接した機能回路領域での回路配線配置を円滑にし、ライト動作の速度制限要因のうち１つを解消することができる回路配線配置構造を提供することにある。
本発明のまた他の目的は、カラムパス部を構成するトランジスタをより効率的に配置することができる半導体メモリ装置の回路配置構造及びその方法を提供することにある。
本発明のまた他の目的は、カラムパス部のカラムデコーディング信号ラインの負荷を減少または最小化できる半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
本発明のまた他の目的は、カラムデコーディング信号ラインのライン負荷を減らしてライト動作エラーを防止することができる半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
本発明のまた他の目的は、セクションローデコーダーを構成するトランジスタ及び前記セクションローデコーダーの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置することができる半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
本発明のまた他の目的は、カラムパス部を構成するトランジスタとセクションローデコーダーを構成するトランジスタを制限されたサイズ内で効率的に配置し、前記トランジスタの動作に必要な回路配線層を２次元または３次元に高集積化したメモリセルのセルピッチに合うように適切に配置することができる揮発性半導体メモリ装置の回路配置構造及び配置方法を提供することにある。
このような目的を達成するため本発明による半導体メモリ装置における回路配線配置構造は、ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続されるべき金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置することを特徴とする。
好ましくは、前記ＳＲＡＭメモリセルはそれぞれ６個のセルトランジスタからなり、前記６個のセルトランジスタは互いに同一の層または互いに異なる層で形成されることができる。また、前記機能回路領域に形成されるＭＯＳトランジスタとしては、カラムパス部を構成するかまたはローデコーダーを構成するために用いられるＰ型及びＮ型ＭＯＳトランジスタを用いることができる。前記ゲート層はポリシリコン層からなり、前記ワードライン層と前記金属配線層はそれぞれ互いに異なる層に形成されたタングステン層からなることができる。前記金属配線層はカラムデコーディング信号またはセクションローデコーディング関連信号を伝達する金属層であり、前記金属配線層は金属からなるビットライン層の下方に配置されることができる。
本発明の好適な実施の形態に係る回路配線配置構造は、セル形成領域内で第１方向に互いに隣接して配置された第１，第２ＳＲＡＭメモリセルと、ワードライン配置方向の第２方向で前記セル形成領域に隣接した機能回路領域内に配置され、前記第1，第２ＳＲＡＭメモリセルの第１，第２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，第２Ｐ型ＭＯＳトランジスタと、前記機能回路領域内で前記第１，第２Ｐ型ＭＯＳトランジスタが形成された領域から一定距離だけ前記第２方向に離隔され、前記第１，第２ワードラインにそれぞれ対応して接続されるように前記第１方向に形成された第１，第２Ｎ型ＭＯＳトランジスタと、前記機能回路領域内で前記第１Ｐ型ＭＯＳトランジスタのゲート層と前記第１Ｎ型ＭＯＳトランジスタのゲート層間を前記第２方向で接続し、前記第１，第２ワードラインが形成された層の上方に配置された第１金属ダマシン配線ラインと、前記機能回路領域内で前記第２Ｐ型ＭＯＳトランジスタのゲート層と前記第２Ｎ型ＭＯＳトランジスタのゲート層間を前記第２方向で接続し、前記第１金属ダマシン配線ラインと同一の層で互いに平行に配置された第２金属ダマシン配線ラインと、を備える。
本発明の回路配線配置構造によれば、セル形成領域に隣接した機能回路領域をより小さい占有面積に具現できるという効果がある。
また、半導体メモリのセル形成領域に隣接した機能回路領域での回路配線配置を円滑にし、ライト動作の速度制限要因中の１つを解消するという効果がある。また、カラムパス部を構成するトランジスタをより効率的に配置してカラムデコーディング信号ラインの負荷を減少または最小化できるという効果がある。また、セクションローデコーダーを構成するトランジスタ及び前記セクションローデコーダーの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置できるという効果がある。カラムパス部を構成するトランジスタとセクションローデコーダーを構成するトランジスタを制限したサイズ内で効率的に配置でき、前記トランジスタの動作に必要な回路配線層を２次元または３次元に高集積化したメモリセルのセルピッチに合うように適切に配置できるという効果がある。
上述したような本発明の目的並びにそのほかの目的と特徴及び利点は、添付図を参照して以下に記述される本発明の好適な実施の形態の説明により一層明らかになるだろう。図面において互いに同一ないし類似する部分は説明及び理解の便宜上同一ないし類似の参照符号で記載される。
まず、後述の本発明に対する理解をより徹底させる意図のほかに別の意図なしに、図１２Ａ及び図１２Ｂを参照して従来技術による回路配置が先に説明される。
図１２Ａ及び図１２Ｂは図１０の回路を従来技術に従い具現した平面的な配置図である。図示に示すように、図１２Ａに示したメモリセル１ａ，１ｂは図１０のセルにそれぞれ対応し、Ｙ方向（便宜上Ｘ方向を第１方向とする場合に第２方向はＹ方向）への領域Ｓ１０には等化トランジスタＴｅ０，Ｔｅ１が配置される。領域Ｓ１０において参照符号２は半導体基板に形成されるＰ型アクティブ領域を示し、参照文字ＷＣはタングステンコンタクトを示す。コンタクトＷＣは等化トランジスタＴｅ０，Ｔｅ１のドレイン及びソース領域と対応するタングステン層との間を電気的に接続するコンタクトである。図１２Ａでビットライン対ＢＬ０−ＢＬ０Ｂ，ＢＬ１−ＢＬ１Ｂはビットラインで、前記第２方向に沿うように表されている。ポリシリコンで形成されるゲート層（“ゲートポリ”とも称する）は領域Ｓ１０で前記第２方向に沿って傾斜パターンにハッチングされた実線ラインで示され、便宜上等化トランジスタＴｅ０，Ｔｅ１のゲート層に等化トランジスタＴｅ０，Ｔｅ１の参照符号が付される。
図１２Ａの領域Ｓ１１には図１０のプレチャージトランジスタＴｐ００，Ｔｐ０１，Ｔｐ１０，Ｔｐ１１が配置され、図１２Ｂの領域Ｓ１２と領域Ｓ１３にはライトパススイッチングトランジスタＴｗ０，Ｔｗ１とライトパススイッチングトランジスタＴｗ０Ｂ，Ｔｗ１Ｂがそれぞれ配置される。ここで、ライトパススイッチングトランジスタＴｗ０，Ｔｗ１，Ｔｗ０Ｂ，Ｔｗ１ＢはＮ型アクティブ領域４内に配置される。
また、図１２Ｂの領域Ｓ１４と領域Ｓ１５にはリードパススイッチングトランジスタＴｒ０，Ｔｒ１とリードパススイッチングトランジスタＴｒ０Ｂ，Ｔｒ１ＢがＰ型アクティブ領域２内にそれぞれ配置される。
カラムデコーディング信号Ｙ０，Ｙ１をそれぞれ伝達する配線ラインは図１２Ｂで参照符号Ｙ０，Ｙ１として表され、これは領域Ｓ１４と領域Ｓ１５でアクティブ領域が形成されない中間領域を通じて第２方向に配置される。また、カラムデコーディング信号Ｙ０Ｂ，Ｙ１Ｂをそれぞれ伝達する配線ラインは図１２Ｂで参照符号Ｙ０Ｂ，Ｙ１Ｂで表され、これは領域Ｓ１４と領域Ｓ１５でアクティブ領域２の上方を通じて第２方向に配置される。
図１２Ａ及び図１２Ｂのように図１０の機能回路を配置する場合にスケールダウンされたメモリセルのセルピッチが減少すると、第１方向（Ｘ方向）にサイズが顕著に減らすため、図１０に示したカラムパス構成用トランジスタをスケールダウンしたメモリセルのセルピッチサイズ内に配置することが非常に難しくなる。なぜならば、図１２Ｂの領域Ｓ１４，Ｓ１５で示されるように、２個の活性化領域（２）間の素子分離領域に前記ポリシリコン配線ラインを配置しなければならないからである。
また、図１２Ａ及び図１２Ｂのように図１０の機能回路を配置する場合に第２方向への全体サイズが５０ミクロンメートル以上になるため、ライン負荷に起因してカラムデコーディング信号Ｙ０，Ｙ１が等化トランジスタＴｅ０，Ｔｅ１のゲート層に速く伝達されにくくなるに従いライト動作エラーが生じうる。以下、これと関連して詳しく説明する。
図１０、図１２Ａ及び図１２Ｂを参照すると、アクセス動作が行われない非動作モードではカラムデコーディング信号Ｙ０，Ｙ１が論理ロー状態に印加され、カラムデコーディング信号Ｙ０Ｂ，Ｙ１Ｂは論理ハイ状態に印加される。前記カラムデコーディング信号は図９のカラムデコーダー１４０から出力される。それで、プリチャージ及び等化部１２２ａ，１２２ｂ内のトランジスタＴｐ００，Ｔｐ０１，Ｔｅ０，Ｔｐ１０，Ｔｐ１１，Ｔｅ１が全てターンオンして、メモリセル１ａ，１ｂにそれぞれ接続されたビットライン対ＢＬ０−ＢＬ０Ｂ，ＢＬ１−ＢＬ１Ｂが互いに同一な動作電源電圧ＶＤＤのレベルにプリチャージされる。
メモリセル１ａを選択するリード命令が印加される場合に、リード動作モードでカラムデコーディング信号Ｙ０Ｂが論理ハイ状態に印加される。それで、リード及びライトパススイッチング部１２４ａ内のトランジスタＴｗ０，Ｔｗ０Ｂがターンオンして、前記ビットライン対にそれぞれに生じたセル電位がセンス増幅器などのようなリード関連回路に提供されてデータリード動作が達成される。
一方、メモリセル１ａを選択するライト命令が印加される場合に、ライト動作モードでカラムデコーディング信号Ｙ０が論理ハイ状態に印加される。それで、リード及びライトパススイッチング部１２４ａ内のトランジスタＴｗ０，Ｔｗ０Ｂがターンオンして、印加されたライトデータが前記ビットライン対を通してセル１ａに格納される。前記ライト動作の場合にプリチャージ及び等化部１２２ａ内のトランジスタＴｐ００，Ｔｐ０１，Ｔｅ０はターンオフ状態とならなければならない。すなわち、トランジスタＴｗ０，Ｔｗ０Ｂはできるだけ速くターンオンしなければならず、プリチャージ及び等化トランジスタＴｐ００，Ｔｐ０１，Ｔｅ０はできるだけ速くターンオフすることにより、ライト動作が妨害なしに行われるようになる。
ところが、カラムデコーディング信号Ｙ０，Ｙ１を伝達する配線ラインが比較的大きい抵抗成分を有する場合にライト動作は円滑に行われにくい。通常、カラムデコーディング信号Ｙ０，Ｙ１を伝達する配線ラインはシリサイド膜が形成されたポリシリコン層からなり、シリサイド工程が正常に行われなかった場合に前記配線ラインのシート（sheet）抵抗値は数十〜数百オームになる。即ち、タングステンまたはチタニウムなどのような耐熱性金属との反応を通じてポリシリコン層の上方にシリサイド膜が良好に形成される場合に、前記配線ラインのシート抵抗値は約６０オーム程度であるが、前記ポリシリコン層のクリティカルディメンジョンが非常に小さくてシリサイド工程が正常に行われなかった場合にはシート抵抗値は最大数百倍までに増加されてしまう。ここで、図１２Ａ及び図１２Ｂのような回路配置の場合に第２方向に各領域ごとにポリシリコン層のパターン変化が激しくなることがわかる。ゲートポリのクリティカルディメンジョンの変化が激しくなるほど、シリサイド工程が円滑に行われにくい。
シリサイド工程が不安定に行われる場合に、前記カラムデコーディング信号などのような信号を伝達する配線ラインは抵抗負荷を大きく有することにより、ライト動作のエラーが生じうる。従って、図１２Ａ及び図１２Ｂのような従来技術ではカラム性の不良が増加して製造効率が急激に低下しうる。
図１２Ａ及び１２ｂのような従来の技術の問題、即ち、減少したセルピッチサイズ内にカラムパス構成用トランジスタを配置する問題と、シリサイド工程に起因するカラム性の不良が発生するという問題を解決するため、本発明の好適な第１の実施形態が図２に示すように具体化される。
図２は図１０の回路を本発明の好適な実施の形態に従い具現した平面的な配置図であり、第２方向の全体サイズＳ２０が約１７ミクロンとなる。勿論、カラムデコーディング信号を伝達する配線ラインもシリサイド工程により形成されない。図２の配置構造はメモリセルの垂直構造が図１ｂのようになった場合に更に適切に適用されることができる。即ち、より高集積化するメモリセルでセル形成領域内の垂直構造が図１ａから図１ｂに変更される傾向にあるので、機能回路領域ではメタルゼロプライム層ＭＯＰがある任意の配線として十分に活用されるようにすることが好ましい。
図１を参照すると、図１１に対する従来の垂直構造においてゲートポリ層Ｌ１１が示されていない図１ａ部分でアクティブ層Ｌ１０はタングステンコンタクトＬ１３を通じてメタルゼロ層（ＭＯ）Ｌ１５と接続され、メタルゼロ層Ｌ１５はメタルコンタクトＬ１７を通じてメタルワン層Ｌ１９と接続される。メタルワン層（Ｍ１）Ｌ１９はビアコンタクトＬ２１を通じてメタルツー層（Ｍ２）Ｌ２３と接続される。ゲートポリ層Ｌ１１が示された図１ａ部分においてゲートポリ層Ｌ１１はタングステンコンタクトＬ１３を通じてメタルゼロ層（Ｍ０）Ｌ１５と接続される。
最近では、図１１に対する垂直構造は図１ｂの部分で示されるように、メタルゼロ層（Ｍ０）Ｌ１５とメタルワン層Ｌ１９との間にメタルゼロプライム層（Ｍ０Ｐ）Ｌ１６ｂが図１ａの構造に比べさらに追加される。ここで、メタルゼロ層Ｍ０とメタルゼロプライム層Ｍ０Ｐはタングステンなどのような金属を用いた金属ダマシン工程で形成される。微細パターンを形成するために適切に使用される金属ダマシン工程の詳細は本技術分野で広く知られているため、ダマシン工程に対する具体的な説明は省略する。
図２を参照すると、セル形成領域で互いに隣接して配置されたメモリセル１ａ，１ｂは図１０のセルにそれぞれ対応され、Ｙ方向（便宜上Ｘ方向を第１方向とする場合に第２方向はＹ方向）にＰ型アクティブ領域２ａ，２ｂには１個の等化トランジスタＴｅ０と２個のプリチャージトランジスタＴｐ００，Ｔｐ０１が配置される。ここで、等化トランジスタＴｅ０は領域２ａ内で第２方向に互いに平行した３個のゲートパターンに作られ、プリチャージトランジスタＴｐ００，Ｔｐ０１は領域２ａの一部と領域２ｂ内で作られる。例えば、プリチャージトランジスタＴｐ００のゲートポリは領域２ａ，２ｂ内で第２方向に一番左側に形成されたパターンと領域２ｂ内で前記パターンの右側に隣接して形成されたハフパターンとの和で示される。上述の説明と同様に、参照文字ＷＣはタングステンコンタクトを指し、ビットライン対ＢＬ０−ＢＬ０Ｂ，ＢＬ１−ＢＬ１Ｂはビットラインで前記第２方向に沿うように表されている。ポリシリコンで形成されるゲート層は領域２ａ，２ｂで前記第２方向に沿って傾斜パターンにハッチングされた実線ラインで示され、便宜上等化トランジスタＴｅ０及びプリチャージトランジスタＴｐ００，Ｔｐ０１のゲート層の棒タイプのパターンに参照符号が複数の引出線で付されている。
すなわち、第１等化及びプリチャージ用ＭＯＳトランジスタＴｅ０，Ｔｐ００，Ｔｐ０１は前記メモリセルが形成されたセル形成領域で第２方向に隣接した機能回路領域Ｓ２０内の領域２ａ，２ｂに形成され、第１ＳＲＡＭメモリセル１ａに対応するビットライン対ＢＬ０，ＢＬ０Ｂと接続される。ここで、領域２ａ，２ｂにおいてビットライン対ＢＬ０，ＢＬ０Ｂはメタルワン層Ｍ１で形成されるが、ビットライン対ＢＬ１，ＢＬ１Ｂはメタルワン層Ｍ１とは異なる層として存在することに注目されたい。
機能回路領域Ｓ２０内で前記第２方向に第１等化及びプリチャージ用ＭＯＳトランジスタＴｅ０，Ｔｐ００，Ｔｐ０１が形成された領域だけ前記セル形成領域から離隔された領域２ｃ，２ｄには第２等化及びプリチャージ用ＭＯＳトランジスタＴｅ１，Ｔｐ１０，Ｔｐ１１が形成される。トランジスタＴｅ１，Ｔｐ１０，Ｔｐ１１は第２ＳＲＡＭメモリセル１ｂに対応するビットライン対ＢＬ１，ＢＬ１Ｂに接続される。ここで、等化トランジスタＴｅ１は領域２ｃ内で第２方向に互いに平行した３個のゲートパターンに作られ、プリチャージトランジスタＴｐ１０、Ｔｐ１１は領域２ｃの一部と領域２ｄ内で作られる。例えば、プリチャージトランジスタＴｐ１０のゲートポリは領域２ｃ、２ｄ内で第２方向に一番左側に形成されたパターンと領域２ｄ内で前記パターンの右側に隣接して形成されたハーフパターンとの和で示される。
Ｎ型アクティブ領域４ａ，４ｂには第１、第２ライトパストランジスタ対Ｔｗ０，Ｔｗ０Ｂ，Ｔｗ１，Ｔｗ１Ｂが形成される。第１、第２ライトパストランジスタ対Ｔｗ０，Ｔｗ０Ｂ，Ｔｗ１，Ｔｗ１Ｂは第１、第２ＳＲＡＭメモリセル１ａ，１ｂに対応するビットライン対ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂにそれぞれ接続される。
Ｐ型アクティブ領域２ｅ，２ｆには第１、第２リードパストランジスタ対Ｔｒ０，Ｔｒ０Ｂ，Ｔｒ１，Ｔｒ１Ｂが形成される。第１、第２リードパストランジスタ対Ｔｒ０，Ｔｒ０Ｂ，Ｔｒ１，Ｔｒ１Ｂは第１、第２ＳＲＡＭメモリセル１ａ，１ｂに対応するビットライン対ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂにそれぞれ接続される。
図２で第１カラムデコーディング信号Ｙ０を伝達する第１金属配線層Ｙ０Ｌは第２方向に領域２ｆ，２ｅ，４ｂ，４ａ，２ｄ，２ｃを過ぎて領域２ｂのゲート層と接続されるコンタクトＣ０１及び領域２ｆ，２ｅを過ぎて領域４ｂのゲート層と接続されるコンタクトＣ０３に接続される。第１金属配線層Ｙ０Ｌは図１０に示したように第１等化及びプリチャージ用ＭＯＳトランジスタＴｅ０，Ｔｐ００，Ｔｐ０１のポリシリコンゲート層と第１ライトパストランジスタ対Ｔｗ０，Ｔｗ０Ｂのポリシリコンゲート層に共通に接続される。本発明の好適な第１の実施形態では、第１金属配線層Ｙ０Ｌは図１で示したメタルゼロプライム層Ｌ１６ｂで形成される。メタルゼロプライム層Ｌ１６ｂはメタルゼロ層Ｍ０の上方に形成されるさらに他の金属ダマシン層である。ここで、前記金属は例えばタングステンＷを用いることができる。
一方、第２カラムデコーディング信号Ｙ１を伝達する第２金属配線層Ｙ１Ｌは第２方向に領域２ｆ，２ｅ，４ｂ，４ａを過ぎて領域２ｄのゲート層と接続されるコンタクトＣ０２及び領域２ｆ，２ｅを過ぎて領域４ｂのゲート層と接続されるコンタクトＣ０４に接続される。第２金属配線層Ｙ１Ｌは図１０に示したように第２等化及びプリチャージ用ＭＯＳトランジスタＴｅ１，Ｔｐ１０，Ｔｐ１１のポリシリコンゲート層と第２ライトパストランジスタ対Ｔｗ１，Ｔｗ１Ｂのポリシリコンゲート層に共通に接続される。同様に、第２金属配線層Ｙ１Ｌは図１に示したメタルゼロプライム層Ｌ１６ｂで形成される。
図２を図１２Ａ及び図１２Ｂと比較する場合に配線ラインがゲートポリで形成されずに図１２Ｂのようにアクティブ素子分離領域を有しないため、第１方向（Ｘ方向）にサイズが減らすようになる。従って、カラムパス構成用トランジスタをスケールダウンされたメモリセルのセルピッチサイズ内に配置することが相対的に容易になる。
また、タングステンなどのような金属ダマシン工程で形成された第１，第２金属配線層Ｙ０Ｌ，Ｙ１Ｌを図１２Ｂの対応する配線ラインと比較する場合に、配線層がシリサイド工程により作られないため、シリサイド工程の失敗時に生じる配線抵抗が増加するという問題が解決される。タングステンダマシン工程で形成された金属配線層の場合に、抵抗値はゲートポリよりも約５倍程度に小さい。従って、シリサイド工程に起因するカラム性の不良が発生するという問題が解決されるようになる。
また、図１２Ａ及び図１２Ｂのような回路配置の場合では、第２方向に各領域ごとにポリシリコン層のパターン変化が激しくなるが、図２の場合にはゲートポリのクリティカルディメンジョンの変化が少なくてフォトリソグラフィ工程に一層好適であるという利点がある。従って、シリサイド工程を行っても図１２Ａ，１２ｂの場合に比べて工程信頼性が損なわれず、製造効率が大幅に改善される。すなわち、ハイパフォーマンス、少ない領域（small area）で、リソフレンドリ（photo-lithographfriendly）な配置の具現が達成されて製品の生産効率が高くなる。
図２に示された切断線Ａ−Ａ’に沿って切り取った垂直断面図は図３に示される。図３を参照すると、第１金属配線層Ｙ０Ｌはメタルゼロプライム層Ｌ１６ｂからなり、その下方にはメタルゼロ層Ｌ１５がコンタクトＬ１６ａを通じて接続される。また、メタルゼロプライム層Ｌ１６ｂの上方には絶縁膜を通じてメタルワン層Ｌ１９が形成される。ここで、メタルワン層Ｌ１９はビットライン対ＢＬ０，ＢＬ０Ｂとなる。ゲートポリ層Ｌ１１はコンタクトＬ１３を通じてメタルゼロ層Ｍ０と接続される。ここで、第１金属配線層Ｙ０Ｌを形成するメタルゼロプライム層Ｌ１６ｂはメタルゼロ層Ｌ１５の介在なしにゲートポリ層Ｌ１１とコンタクトを通じて直接的に接続されうる。
図２に示された切断線Ａ−Ａ‘に沿って切り取った垂直断面図が図３に示される。図３を参照すると、第１金属配線層Ｙ０Ｌはメタルゼロプライム層Ｌ１６ｂからならず、その下方にはメタルゼロ層Ｌ１５がコンタクトＬ１６ａを通じて接続される。また、メタルゼロプライム層Ｌ１６ｂの上方には絶縁膜を通じてメタルワン層Ｌ１９が形成される。ここで、メタルワン層Ｌ１９はビットライン対ＢＬ０，ＢＬ０Ｂとなる。ゲートポリ層Ｌ１１はコンタクトＬ１３を通じてメタルゼロ層Ｍ０と接続される。ここで、第１金属配線層Ｙ０Ｌを形成するメタルゼロプライム層Ｌ１６ｂはメタルゼロ層Ｌ１５の介在なしにゲートポリ層Ｌ１１とコンタクトを通じて直接的に接続される。
すなわち、上述のような図２の構造は、前記カラムパストランジスタが全て１個の入出力ポート当たり１つのソース領域を共有する形態であり、素子分離膜パターンが別の形態ではなく、トランジスタのピッチもそれぞれ同一であることがわかる。即ち、前記カラムパストランジスタはそれぞれ少なくとも２個以上に分岐した構造を持つポリシリコンゲート層を有し、前記ビットライン対に対応して接続されるプリチャージトランジスタと等化トランジスタが１つのソース接合領域またはドレイン接合領域を共有しながら、隣接したトランジスタともこのソース領域またはドレイン接合領域を共有する。また、前記カラムパストランジスタを構成するトランジスタのピッチが各トランジスタグループに均一に配置されることがわかる。
そこで、カラムパス部を構成するライトパストランジスタとプリチャージ及び等化トランジスタの入力として提供されるカラム選択信号がカラム選択部から出力されて配線ラインを通じて前記トランジスタに共通に提供される場合に、前記配線ラインがゲートポリ層またはメタルゼロ層とは無関係に別途のメタルゼロプライム層として配置される構造を有する本発明の好適な第１の実施形態によると、セル形成領域に隣接した機能回路領域がより小さい占有面積で具現され、機能回路領域での回路配線配置が円滑になるとともに、ライト動作の速度制限要因中の１つが解消される。すなわち、カラムパス部を構成するトランジスタがより効率的に配置され、カラムパス部のカラムデコーディング信号ラインの負荷が減少または最小化される。
以下、本発明の好適な第２の実施形態が説明される。第２の実施形態では図４に示したようなセクションローデコーダーを構成するトランジスタ及び前記セクションローデコーダーの動作に必要な配線層を高集積化したメモリセルのセルピッチに合うように適切に配置することが説明される。
図４の回路結線構造は、図９に示されるXデコーダー１３０内のセクションローデコーダー１３０ａに対する例である。図面において１つのメインワードライン１００と４個のブロック選択ラインＳｉＤｉに対応して接続されたＰ型及びＮ型トランジスタ１０−１３，２０−２３は４個のインバータータイプのドライバを形成する。セクションワードラインＳＷＬ０−ＳＷＬ３に接続されるメモリセルのセルピッチが漸次縮小される場合に、図４の選択信号中で対応するブロック選択信号ＳｉＤｉと接続されるドライバの入力ライン６０，６１，６２，６３の効率的な配置は機能回路領域がより小さい占有面積で具現できるようにする。
本発明の第２の実施形態では図５に示すような配置構造が具備される。即ち、前記ドライバを構成するＰ型及びＮ型トランジスタ１０−１３，２０−２３とそれに従う入出力配線を縮小されるメモリセルのセルピッチに合うように図５のように配置したものである。
図５を参照すると、メインワードライン１００を基準にしてライン対称構造を有する回路配線配置構造が示される。図面において垂直方向（便宜上、第１方向とする）に互いに隣接して配置された第１，第２ＳＲＡＭメモリセル１ａ，１ｃはセル形成領域内に存在する。ここで、前記第１方向は第１の実施形態での第１方向とは無関係である。また、第２ＳＲＡＭメモリセル１ｃは第１の実施形態でのメモリセル１ｂとは異なる方向に配置されたセルである。
図４に示した第１，第２Ｐ型ＭＯＳトランジスタ１０，１１は図５でワードライン配置方向の第２方向（前記第１方向とは垂直方向をなす）で前記セル形成領域に隣接した機能回路領域内の領域２に配置され、第１，第２ＳＲＡＭメモリセル１ａ，１ｃの第１，第２ワードラインＳＷＬ０，ＳＷＬ１にそれぞれ対応して接続されるように前記第１方向に形成される。
第１，第２Ｎ型ＭＯＳトランジスタ２０，２１は前記機能回路領域内の領域４で前記第１，第２Ｐ型ＭＯＳトランジスタが形成された領域２から一定距離だけ前記第２方向に離隔され、第１，第２ワードラインＳＷＬ０，ＳＷＬ１にそれぞれ対応して接続されるように前記第１方向に形成される。
図４の参照符号６０に対応する第１金属ダマシン配線ライン６０は、図５において前記機能回路領域内で第１Ｐ型ＭＯＳトランジスタ１０のゲート層１０ｃと第１Ｎ型ＭＯＳトランジスタ２０のゲート層２０ｃとの間を前記第２方向で接続するためにメタルゼロプライム層Ｍ０Ｐとして配置される。メタルゼロプライム層Ｍ０Ｐは第１，第２ワードラインＳＷＬ０，ＳＷＬ１が形成されたメタルゼロ層Ｍ０の上方に配置された層である。
図４の参照符号６１に対応する第２金属ダマシン配線ライン６１は前記機能回路領域内で第２Ｐ型ＭＯＳトランジスタ１１のゲート層１１ｃと第２Ｎ型ＭＯＳトランジスタ２１のゲート層２１ｃとの間を前記第２方向で接続し、第１金属ダマシン配線ライン６０と同じ層で互いに平行に配置される。
図５において、セクションワードラインで示される符号４０ａ，４０ｄはゲートポリ１０ｃ，２０ｃとメタルゼロ層Ｍ０との間を電気的に接続するタングステンコンタクトＷＣを示し、コンタクトｃ１−ｃ８はゲートポリＧＰとメタルゼロプライム層Ｍ０Ｐとの間を接続するコンタクトであり、図４の符号にそれぞれ対応する。
図６は図５に示される層の垂直方向の配置関係を簡略化して示したものである。図６を参照すると、トランジスタのソースまたはドレイン領域になるアクティブ領域２，４が半導体基板に配置され、その上方にトランジスタのゲートとして機能するゲートポリ層１０ｃ，２０ｃが配置されたものが示される。ゲートポリ層１０ｃ，２０ｃの上方にはセクションワードラインとして機能するメタルゼロ層５０、相互接続配線層として機能するメタルゼロプライム層６０、ブロック選択信号を伝達する配線として機能するメタルワン層９０、及びメインワードラインまたはパワー配線ラインとして機能するメタルツー層１００が順次配置される。
図７は図５に示された切断線Ｘ１−Ｘ１’に沿って切り取った垂直断面図であり、図８は図５に示された切断線Ｘ２−Ｘ２’に沿って切り取った垂直断面図である。まず、図７を参照すると、メタルゼロ層M０に形成される第１セクションワードライン５０（ＳＷＬ０）が下方に配置されたタングステンコンタクトを通じてＰ型ＭＯＳトランジスタ１０のドレイン１０ｂとＮ型ＭＯＳトランジスタ２０のドレイン２０ａとが接続される。第１セクションワードライン５０の上方には４個の直交するメタルワン層Ｍ１が配置される。図７は図５に示した切断線Ｘ１−Ｘ１’に沿って切り取った垂直断面図であるので、図７ではメタルゼロ層プライム層Ｍ０Ｐが示されなかったが、図６のような層配置構造に従うことに留意されたい。
図８を参照すると、図８では図５の金属配線ライン６０がメタルゼロプライム層Ｍ０Ｐとして形成されたものが図示される。配線ライン６０はセクションワードラインとブロック選択ライン（セル形成領域ではビットライン）との間に配置されるタングステンダマシン配線層である。メタルゼロプライム層Ｍ０Ｐはコンタクトｃ１，ｃ２を通じてＰ型及びＮ型トランジスタのゲートポリ１０ｃ，２０ｃと接続される。しかしながら、メタルゼロプライム層Ｍ０Ｐは、下方のメタルゼロ層Ｍ０を通じてゲートポリ１０ｃ，２０ｃと接続されてもよい。メタルゼロプライム層Ｍ０Ｐの上方に形成されるコンタクト８０はメタルワン層Ｍ１として形成されるブロック選択信号ライン９０と接続される。
配線ライン６０，６１をメタルゼロプライム層Ｍ０Ｐとして配置する場合に、前記第１方向で第１，第２ワードラインＳＷＬ０，ＳＷＬ１間の配置マージンは全てメタルゼロ層Ｍ０で配線ラインを配置する場合に比べさらに余裕があるようになる。これは前記第１方向にセルピッチが縮小される場合にも前記機能回路領域内のセクションローデコーダーを構成するトランジスタ及び配線ライン配置を制限されたサイズ内でより効率的に配置することができる。
すなわち、第２の実施形態では、第１ダマシン工程で形成されたセクションワードラインの上方に第２ダマシン工程により形成される金属層を用いてセル形成領域に隣接した機能回路領域のコア回路部を構成するトランジスタのポリシリコンゲート層と接続される配線を行うことにより、前記トランジスタの動作に必要な回路配線層が２次元または３次元に高集積化したメモリセルのセルピッチに合うように適切に配置されうる。
すなわち、第１ダマシン工程で形成されたセクションワードラインの上方に第２ダマシン工程により形成される金属層を用いて、セクションローデコーダー回路を構成するトランジスタのポリシリコンゲート層と接続される相互接続金属配線をビットライン対ごとに対応して配置する第２の実施形態では、メインワードライン配線層を中心として線対称に上下に２個ずつのセクションローデコーダーがそれぞれ配置され、４個のセクションローデコーダーを構成するトランジスタのゲート層のパターンが互いに同一な間隔に配置されることがわかる。従って、ゲートパターンの形成はリソフレンドリとなって製造効率が改善される。
一方、前記セクションローデコーダー回路をインバータータイプを用いて説明したが、ＮＯＲタイプで構成されたものも第２の実施形態に適用可能である。
第２の実施形態でもセクションローデコーダーを構成するトランジスタを制限されたサイズ内で効率的に配置でき、前記トランジスタの動作に必要な回路配線層を２次元または３次元に高集積化したメモリセルのピッチに合うように適切に配置できるという効果がある。
本明細書で提示した概念は特定の適用例に多様な方式により適用可能なのは、当業者であれば理解できるだろう。提示したワードラインドライバの個数は本発明の好適な実施の形態の一部を示し、より効率的で且つ回路設計者に利用可能な別の多様な方法が存在しうる。従って、これに対する具体例は本発明に含まれ、特許請求の範囲から逸脱しないものとする。
他方、本発明の好適な実施の形態について説明したが、本発明の範囲から逸脱しない範囲内で多様な変形ができる。例えば、第１の実施形態に変更を加えてカラムデコーディング信号のほかに他の信号配線層をメタルゼロプライム層として形成してもよいし、第２の実施形態に変更を加えてセクションローデコーディング関連信号のほかに他の回路配線層をメタルゼロプライム層として形成してもよい。また、メタルゼロプライム層を金属ダマシン配線層として説明したが、他の層でも具現できる。
Claims (18)
- 半導体メモリ装置の回路配線配置構造において、
第一方向において互いに隣接して配置されて共通のワードラインを一つ備える第一及び第二メモリセルを含むメモリセル領域と、
前記メモリセル領域に第二方向において最も近く、半導体層に各々ソースとチャンネルとドレインとを備える複数のＦＥＴを含む機能回路領域と、
ビットライン金属層において前記機能回路領域へ前記第二方向に延伸された、第一ビットラインと前記第一メモリセルに接続された第一相補ビットラインと、
前記ビットライン金属層において前記機能回路領域へ前記第二方向に延伸された、第二ビットラインと前記第二メモリセルに接続された第二相補ビットラインと、
前記機能回路領域に形成されて前記第一ビットラインと前記第一相補ビットラインとの間に電気的に接続された第一等化ＦＥＴと、
前記機能回路領域に形成されて前記第二ビットラインと前記第二相補ビットラインとの間に電気的に接続された第二等化ＦＥＴと、
前記ＦＥＴのゲート電極を含む一つのゲート層と、
前記第一等化ＦＥＴのゲート電極へ前記第二方向に電気的信号を伝送するように構成された第一金属配線ラインと、
前記第二等化ＦＥＴのゲート電極へ前記第二方向に電気的信号を伝送するように構成された第二金属配線ラインと、を含む
ことを特徴とする回路配線配置構造。 - 請求項１に記載の回路配線配置構造において、
前記第一等化ＦＥＴは、前記第二ビットラインまたは前記第二相補ビットラインの少なくとも一つと、その一部が重畳（ｏｖｅｒｌａｐｐｅｄ）され、
前記第二等化ＦＥＴは、前記第一ビットラインまたは前記第一相補ビットラインの少なくとも一つと、その一部が重畳（ｏｖｅｒｌａｐｐｅｄ）される
ことを特徴とする回路配線配置構造。 - 請求項２に記載の回路配線配置構造において、
前記第一金属配線ラインは、前記第二等化ＦＥＴの少なくとも一部と重畳する
ことを特徴とする回路配線配置構造。 - 請求項２に記載の回路配線配置構造において、
前記機能回路領域に形成されたトランジスタは、カラム（Ｙ）ゲーティングブロックを遂行するＰ型トランジスタである
ことを特徴とする回路配線配置構造。 - 請求項２に記載の回路配線配置構造において、
前記ゲート層はポリシリコンで形成され、前記第一金属配線ラインと前記第二金属配線ラインは各々タングステンで形成される
ことを特徴とする回路配線配置構造。 - 請求項２に記載の回路配線配置構造において、
前記第一金属配線ラインは、前記第一等化ＦＥＴの前記ゲート電極へカラムデコーディング信号を伝送する
ことを特徴とする回路配線配置構造。 - 請求項２に記載の回路配線配置構造において、
前記第一金属配線ラインと前記第二金属配線ラインとは、前記第一ビットラインと前記第一相補ビットラインと前記第二ビットラインと前記第二相補ビットラインとを含むビットライン層の下方に形成された金属配線層に形成される
ことを特徴とする回路配線配置構造。 - 請求項７に記載の回路配線配置構造において、
前記第一金属配線ラインは前記第一相補ビットラインの下側にはみ出して重なる
ことを特徴とする回路配線配置構造。 - 半導体メモリ装置の回路配線配置構造において、
メモリセル領域内で第１方向に互いに隣接して配置された第一、第二ＳＲＡＭメモリセルと、
メモリセル領域に第二方向において最も近い機能回路領域に形成され、第一及び第二ＳＲＡＭメモリセルに対応して第一及び第二ビットライン対に各々接続される第一及び第二等化トランジスタと、
前記第二等化トランジスタと前記第二プリチャージトランジスタのゲート電極へ第二カラムデコーディング信号を伝送するように構成され、前記ゲート電極を含む前記ゲート層上に形成され、前記第二方向に延伸された第二金属配線ラインとを含み、
前記第一ビットライン対は第一ビットラインと第一ＳＲＡＭに接続された第一相補ビットラインとを含み、前記第二ビットライン対は、第二ビットラインと第二ＳＲＡＭに接続された第二相補ビットラインとを含み、第一金属配線ラインは第二方向に延伸されて、前記第一等化トランジスタと前記第一プリチャージトランジスタとのゲート電極へ第一カラムデコーディング信号を伝送するように構成されて、前記ゲート電極を含むゲート層上に形成される
ことを特徴とする回路配線配置構造。 - 請求項９に記載の回路配線配置構造において、
前記第一ビットライン対に対応する第一等化トランジスタは、前記第二ビットラインと前記第二相補ビットラインとの一つと重畳（ｏｖｅｒｌａｐｐｅｄ）される
ことを特徴とする回路配線配置構造。 - 請求項１０に記載の回路配線配置構造において、
前記第二ビットライン対に対応する第二等化トランジスタは、前記第一ビットラインと前記第一相補ビットラインとの一つと重畳（ｏｖｅｒｌａｐｐｅｄ）される
ことを特徴とする回路配線配置構造。 - 請求項９に記載の回路配線配置構造において、
前記第二等化トランジスタは、前記第一等化トランジスタよりも前記メモリセル領域からさらに離間する
ことを特徴とする回路配線配置構造。 - 半導体メモリ装置の回路配線配置構造において、
メモリセル領域内で第１方向に互いに隣接して配置された第一、第二ＲＡＭメモリセルと、
メモリセル領域に第二方向において最も近い機能回路領域に形成され、前記第一及び第二ＳＲＡＭメモリセルに対応して第一及び第二ビットライン対に各々接続される第一及び第二等化トランジスタと、
前記第一ビットラインと前記相補ビットラインとに各々接続されて、機能回路領域において第二方向に互いに隣接して形成された第一ライトパストランジスタ対と、
前記第一等化トランジスタと前記第一プリチャージトランジスタと前記第一ライトパストランジスタ対の前記ゲート電極へ第一カラムデコーディング信号を伝送するように構成され、前記ゲート電極を含むゲート層よりも高い層に前記第二方向に延伸されて形成された第一金属配線ラインと、
前記第二等化トランジスタと前記第二プリチャージトランジスタと前記第二ライトパストランジスタ対の前記ゲート電極へ第二カラムデコーディング信号を伝送するように構成され、前記第一金属配線ラインと同一の層に前記第二方向に延伸されて形成された第二金属配線ラインと、を含み
前記第一ビットライン対は第一ビットラインと前記第一ＳＲＡＭに接続された第一相補ビットラインとを含み、前記第二ビットライン対は、第二ビットラインと前記第二ＳＲＡＭに接続された第二相補ビットラインとを含む
ことを特徴とする回路配線配置構造。 - 請求項１３に記載の回路配線配置構造において、
前記第一等化トランジスタと前記第一プリチャージトランジスタとは、棒タイプ（ｆｉｎｇｅｒ ｔｙｐｅ）のポリシリコンゲート電極を含む
ことを特徴とする回路配線配置構造。 - 請求項１３に記載の回路配線配置構造において、
前記第一及び第二金属配線ラインは、前記ビットライン対層の下方にタングステン金属層として形成される
ことを特徴とする回路配線配置構造。 - 請求項１３に記載の回路配線配置構造において、
前記第一及び第二金属配線ラインは、第一ダマシン工程において形成されたサブワードライン層上に、第二ダマシン工程において形成された金属層として形成される
ことを特徴とする回路配線配置構造。 - 請求項１３に記載の回路配線配置構造において、
前記機能回路領域に形成され、前記第一ビットライン対に対応する第一プリチャージトランジスタと、
前記機能回路領域に形成され、前記第二ビットライン対に対応する第二プリチャージトランジスタと、をさらに含み、
前記第一ビットライン対に対応する前記第一プリチャージトランジスタの一つは、前記第二ビットラインと前記第二相補ビットラインとの少なくとも一つに重畳（ｏｖｅｒｌａｐｐｅｄ）される
ことを特徴とする回路配線配置構造。 - 請求項１３に記載の回路配線配置構造において、
各々が前記第一ビットラインと前記第一相補ビットラインとに接続されて機能回路領域に形成された一対の第一リードパストランジスタをさらに備え、
前記第一リードパストランジスタは各々、前記第一ビットラインと前記第一相補ビットラインとの両方に重畳（ｏｖｅｒｌａｐｐｅｄ）される
ことを特徴とする回路配線配置構造。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610021B1 (ko) * | 2005-01-14 | 2006-08-08 | 삼성전자주식회사 | 반도체 메모리 장치에서의 비트라인 전압 공급회로와 그에따른 비트라인 전압 인가방법 |
| JP4912621B2 (ja) * | 2005-06-07 | 2012-04-11 | 富士通株式会社 | 半導体装置及び半導体装置の配線方法 |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| KR100928021B1 (ko) * | 2006-10-09 | 2009-11-24 | 삼성전자주식회사 | 3차원 어레이 구조를 갖는 반도체 장치 |
| JP4392694B2 (ja) | 2007-01-10 | 2010-01-06 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100850283B1 (ko) * | 2007-01-25 | 2008-08-04 | 삼성전자주식회사 | 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법 |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| KR101903975B1 (ko) | 2008-07-16 | 2018-10-04 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8185851B2 (en) * | 2009-08-12 | 2012-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory building blocks and memory design using automatic design tools |
| US8653564B1 (en) * | 2009-09-01 | 2014-02-18 | Mediatek Inc. | Millimeter-wave transistor device |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US8902637B2 (en) * | 2010-11-08 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device comprising inverting amplifier circuit and driving method thereof |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| FR2972838B1 (fr) * | 2011-03-18 | 2013-04-12 | Soitec Silicon On Insulator | Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local |
| US9524920B2 (en) | 2013-11-12 | 2016-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus and method of three dimensional conductive lines |
| US9330764B2 (en) * | 2014-06-16 | 2016-05-03 | Macronix International Co., Ltd. | Array fanout pass transistor structure |
| KR20160074907A (ko) * | 2014-12-19 | 2016-06-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
| KR20170003165A (ko) * | 2015-06-30 | 2017-01-09 | 에스케이하이닉스 주식회사 | 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 |
| KR20170024703A (ko) | 2015-08-26 | 2017-03-08 | 에스케이하이닉스 주식회사 | 드라이버를 포함하는 반도체 장치 |
| US9691695B2 (en) * | 2015-08-31 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Monolithic 3D integration inter-tier vias insertion scheme and associated layout structure |
| KR20170037201A (ko) * | 2015-09-25 | 2017-04-04 | 에스케이하이닉스 주식회사 | 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 |
| US9928899B2 (en) | 2015-12-29 | 2018-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flying and twisted bit line architecture for dual-port static random-access memory (DP SRAM) |
| KR102646847B1 (ko) * | 2016-12-07 | 2024-03-12 | 삼성전자주식회사 | 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템 |
| KR102660230B1 (ko) * | 2016-12-27 | 2024-04-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 서브 워드라인 드라이버 |
| US10032508B1 (en) * | 2016-12-30 | 2018-07-24 | Intel Corporation | Method and apparatus for multi-level setback read for three dimensional crosspoint memory |
| US10163494B1 (en) * | 2017-05-31 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication method thereof |
| WO2018221114A1 (ja) * | 2017-05-31 | 2018-12-06 | ソニーセミコンダクタソリューションズ株式会社 | メモリ装置およびメモリ装置の製造方法 |
| US10304497B2 (en) * | 2017-08-17 | 2019-05-28 | Micron Technology, Inc. | Power supply wiring in a semiconductor memory device |
| US11271010B2 (en) * | 2017-09-20 | 2022-03-08 | Intel Corporation | Multi version library cell handling and integrated circuit structures fabricated therefrom |
| KR102335107B1 (ko) | 2017-10-16 | 2021-12-03 | 삼성전자 주식회사 | 로우 디코더를 포함하는 비휘발성 메모리 장치 |
| US11080453B2 (en) * | 2018-10-31 | 2021-08-03 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated circuit fin layout method, system, and structure |
| IT201900001947A1 (it) * | 2019-02-11 | 2020-08-11 | Sk Hynix Inc | Struttura di decodificatore per una architettura di memoria |
| JP2021048371A (ja) * | 2019-09-20 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| CN116936566A (zh) * | 2022-04-07 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构版图及半导体结构 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3072871B2 (ja) * | 1992-03-19 | 2000-08-07 | 株式会社東芝 | 半導体メモリ装置 |
| JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3333352B2 (ja) * | 1995-04-12 | 2002-10-15 | 株式会社東芝 | 半導体記憶装置 |
| JPH0951076A (ja) * | 1995-08-08 | 1997-02-18 | Hitachi Ltd | スタティック型ｒａｍ |
| TW318933B (en) * | 1996-03-08 | 1997-11-01 | Hitachi Ltd | Semiconductor IC device having a memory and a logic circuit implemented with a single chip |
| JP2001185700A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002289696A (ja) * | 2001-03-27 | 2002-10-04 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| EP1463118B1 (en) * | 2001-10-31 | 2012-09-19 | International Business Machines Corporation | Magnetic random access memory (MRAM) |
| KR100470390B1 (ko) * | 2002-06-29 | 2005-02-07 | 주식회사 하이닉스반도체 | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 |
| JP4343571B2 (ja) * | 2002-07-31 | 2009-10-14 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP4632287B2 (ja) * | 2003-10-06 | 2011-02-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7126837B1 (en) * | 2004-03-26 | 2006-10-24 | Netlogic Microsystems, Inc. | Interlocking memory/logic cell layout and method of manufacture |
-
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