JP2569068B2

JP2569068B2 - Semiconductor memory

Info

Publication number: JP2569068B2
Application number: JP62220224A
Authority: JP
Inventors: 真志堀口; 儀延中込; 清男伊藤; 正和青木; 田中　　均
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-09-04
Filing date: 1987-09-04
Publication date: 1997-01-08
Anticipated expiration: 2012-01-08
Also published as: JPS6464352A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリに係り、特にセンスアンプのレ
イアウト方法に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to a semiconductor memory, and more particularly, to a layout method of a sense amplifier.

〔従来の技術〕[Conventional technology]

第４図（ａ）に従来のDRAM（ダイナミツク・ランダム
アクセスメモリ）に用いられているセンスアンプのレイ
アウト図を、第５図にその等価回路を示す。図中、D_iお
よび▲▼はデータ線対であり、第１層Alが配線され
ている。CSはセンスアンプ駆動線であり、第２層Alで図
の上下方向に配線されている。10,11,12は活性領域、2
0,21,22,23はポリシリコンである。活性領域とポリシリ
コンとが重なつた部分がｎチヤネルMOSトランジスタの
ゲートとなる。第４図（ａ）の30,31,32,33がそれぞれ
第５図のMOSトランジスタQ₀,Q₁,Q₂,Q₃のゲートである。
活性領域であつてポリシリコンのない部分にMOSトラン
ジスタのソースもしくはドレイン拡散層が形成される。
図の40,41,42,43がそれぞれMOSトランジスタQ₀,Q₁,Q₂,Q
₃のドレイン拡散層、44はQ₀とQ₁との共通のソース拡散
層である。50〜66はコンタクト孔であり、50〜57はポリ
シリコンと第１層Alを、58〜66は拡散層と第１層Alをそ
れぞれ接続している。80は第１層Alと第２層Alとを接続
するためのスルーホールである。FIG. 4 (a) shows a layout diagram of a sense amplifier used in a conventional DRAM (dynamic random access memory), and FIG. 5 shows an equivalent circuit thereof. In the figure, _Di and ▼ are data line pairs, and the first layer Al is wired. CS is a sense amplifier drive line, which is wired in the vertical direction in the figure on the second layer Al. 10, 11, 12 are active areas, 2
0, 21, 22, and 23 are polysilicon. The portion where the active region and polysilicon overlap is the gate of the n-channel MOS transistor. Reference numerals 30, 31, 32 and 33 in FIG. 4 (a) are the gates of the MOS transistors Q ₀ , Q ₁ , Q ₂ and Q ₃ in FIG. 5, respectively.
A source or drain diffusion layer of a MOS transistor is formed in an active region where there is no polysilicon.
MOS transistors Q ₀ , Q ₁ , Q ₂ , Q
Drain diffusion layer of the _3, 44 is a common source diffusion layer between Q ₀ and Q _1. 50 to 66 are contact holes, 50 to 57 connect the polysilicon and the first layer Al, and 58 to 66 connect the diffusion layer and the first layer Al, respectively. Numeral 80 is a through hole for connecting the first layer Al and the second layer Al.

このセンスアンプは、第５図の等価回路に示すよう
に、１対のｎチヤネルMOSトランジスタのドレインとゲ
ートとが交差結合された差動アンプである。図には示し
ていないがデータ線D_i，▲▼にはメモリセルが接続
されており、メモリセルからD_iに読出された信号電圧
と、▲▼上の参照用電圧と（あるいは▲▼に読
出された信号電圧と、D_i上の参照用電圧）を差動増幅す
る。増幅動作は、駆動信号CSを印加することにより、す
べてのデータ線対について同時に行われる。This sense amplifier is a differential amplifier in which the drain and the gate of a pair of n-channel MOS transistors are cross-coupled as shown in the equivalent circuit of FIG. Have not but the data line D _i shown in FIG, ▲ ▼ to are connected memory cells, and the signal voltage read out to the D _i from the memory cell, ▲ ▼ reference voltage above and (or ▲ ▼ to and the read signal voltage, a voltage) for reference on D _i is a differential amplifier. The amplification operation is performed simultaneously for all data line pairs by applying the drive signal CS.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上記のセンスアンプのレイアウト方法には、以下に述
べるような問題点がある。The layout method of the sense amplifier has the following problems.

第４図（ｂ）は第４図（ａ）のＡ−Ａ′線断面図であ
る。図中、100は第２層Al（センスアンプ駆動線CS）、1
01は第１層Al、102は拡散層、103は保護膜、104および1
05は層間絶縁膜、106はSiO₂、107はSi基板である。ここ
で拡散層102から第２層Ａ100に至る電流経路の途中
に、コンタクト孔108、第１層Al配線101、およびスルー
ホール109の寄生抵抗が存在する。この寄生抵抗R_iは、
第５図の等価回路に示すように、センスアンプを構成す
るMOSトランジスタとセンスアンプ駆動線CSとの間に入
る。しかも拡散層102がMOSトランジスタQ₁およびQ₂で共
有されているため、寄生抵抗R_iも隣接する２個のセンス
アンプSA_iおよびSA_i＋１で共有される。この寄生抵抗R_i
により、次のような動作上の問題が生ずる。FIG. 4 (b) is a sectional view taken along line AA 'of FIG. 4 (a). In the figure, 100 is the second layer Al (sense amplifier drive line CS), 1
01 is the first layer Al, 102 is the diffusion layer, 103 is the protective film, 104 and 1
05 is an interlayer insulating film, 106 is SiO ₂ , and 107 is a Si substrate. Here, in the middle of the current path from the diffusion layer 102 to the second layer A100, there are parasitic resistances of the contact hole 108, the first layer Al wiring 101, and the through hole 109. This parasitic resistance _Ri is
As shown in the equivalent circuit of FIG. 5, the signal enters between the sense amplifier drive line CS and the MOS transistor forming the sense amplifier. Moreover diffusion layer 102 is because it is shared by the MOS transistors Q ₁ and Q _2, the parasitic resistance R _i is also shared by two adjacent sense amplifiers SA _i and SA _i +1. This parasitic resistance R _i
As a result, the following operational problem occurs.

第６図はセンスアンプの動作波形の一例である。この
図は、メモリセルからデータ線D_iに読出された信号電圧
が▲▼上の参照電圧よりも低い場合の動作である。
センスアンプ駆動線CSは、あらかじめ高電位に設定され
ている。この状態では、センスアンプSA_iを構成する２
個のMOSトランジスタQ₀,Q₁のゲート・ソース間電圧は、
いずれもしきい値電圧V_TH以下であるため、電流は流れ
ない。FIG. 6 is an example of the operation waveform of the sense amplifier. This figure is an operation when the signal voltage read out to the data lines D _i from the memory cell ▲ ▼ lower than the reference voltage of the above.
The sense amplifier drive line CS is set to a high potential in advance. In this state, the sense amplifier SA _i
The gate-source voltage of the MOS transistors Q ₀ and Q ₁ is
Since none of them is equal to or lower than the threshold voltage V _TH , no current flows.

次に、CSの電位が120に示すように立下ると、MOSトラ
ンジスタQ₀,Q₁のゲート・ソース間電圧が増大する。い
ま、Q₁のゲート、すなわち▲▼の電位がD_iよりも高
いので、Q₁のゲート・ソース間圧の方かQ₀よりも先にV
_THを越える。したがつて、Q₁が先に導通状態になるの
で、データ線のD_i側からセンスアンプ駆動線CSへ電流が
流れ、D_iの電位が121に示すように低下する。▲▼
の電位は高電位のままである。すなわち、このセンスア
ンプは、ゲート・ソース間電圧の微小な差を検出して増
幅動作を行う。Next, when the potential of CS falls as shown by 120, the gate-source voltages of the MOS transistors Q ₀ and Q ₁ increase. Now, the gate of Q _1, ie, ▲ ▼ because of the potential is higher than the D _i, earlier than the person or Q ₀ of the gate-to-source voltage of Q ₁ V
Beyond _TH . It was but connexion, since Q ₁ is rendered conductive earlier, current flows from the D _i side of the data line to the sense amplifier drive line CS, the potential of D _i is reduced as shown in 121. ▲ ▼
Remains at a high potential. That is, this sense amplifier performs an amplification operation by detecting a small difference between the gate and source voltages.

ここで隣接データ線対において、D_i+1の電位が▲
▼の電位よりも高かつた場合を考える。このときは
センスアンプSA_i+1が動作すると▲▼からMOSト
ランジスタQ₂を通してセンスアンプ駆動線CSへ電流が流
れる。この電流が寄生抵抗R_iを通るときの電圧降下によ
つて、MOSトランジスタQ₁のソース電位が上昇する。そ
のため、Q₁のゲート・ソース間電圧が小さくなり、Q₀の
ゲート・ソース間電圧との差が低下する。この低下分
は、センスアンプSA_iにとつては雑音となり、この分だ
け動作マージンが低下する。極端な場合はQ₁のゲート・
ソース間電圧の方が小さくなり、第６図の123,124に示
すように、▲▼側が低電位になるという誤動作が起
きる。Here, in the adjacent data line pair, the potential of Di _{+ 1} is ▲
Consider the case where the potential is higher than the potential ▼. At this time, the sense amplifier SA _{i + 1} is the ▲ ▼ current to the sense amplifier drive line CS flows through the MOS transistor Q ₂ from the operation. By the voltage drop when the current through the parasitic resistance R _i connexion, the source potential of the MOS transistor Q ₁ is increased. Therefore, the smaller the gate-source voltage of Q _1, the difference between the gate-source voltage of the Q ₀ is reduced. This decrement is a sense amplifier SA _i connexion becomes noise, operating margin only this amount is reduced. In extreme cases of Q ₁ gate
The source-to-source voltage becomes smaller, and an erroneous operation occurs, as indicated by 123 and 124 in FIG.

逆に、隣接データ線対において、D_i+1の電位がD_i+1の
電位よりも高かつた場合は、上に述べたような現象は生
じない。すなわち、着目するデータ線の動作が隣接デー
タ線に読出されたデータによつて影響されるという、デ
ータパターン依存性雑音が生ずる。Conversely, in the adjacent data line pairs, when the potential of the D _{i + 1} was higher and than the potential of the D _{i + 1,} does not occur the phenomenon as described above. That is, data pattern-dependent noise occurs in which the operation of the data line of interest is affected by the data read to the adjacent data line.

この問題は、半導体メモリが高集積化するにつれてま
すます深刻になる。なぜならば、高集積にするために
は、配線を多層化し、配線幅や配線層間を接続するコン
タクト孔、スルーホールを微細化する必要があるが、こ
れはいずれも寄生抵抗R_iを増加させる方向にあるからで
ある。This problem becomes more serious as semiconductor memories become more highly integrated. This is because the direction to the highly integrated, wiring and multi-layered, contact holes for connecting the wiring width and wiring layers, it is necessary to miniaturize the through holes, which are both to increase the parasitic resistance R _i Because it is in.

これらを解決したものとして、特開昭60-167360号公
報に記載の発明がある。To solve these problems, there is an invention described in JP-A-60-167360.

しかし、従来のセンスアンプのレイアウトでは、セン
スアンプを構成するFETのゲート長方向はデータ線の配
線方向と直角になっているため、データ線の配線ピッチ
に制約されてゲート長を長くすることができなかった。However, in the layout of the conventional sense amplifier, the gate length direction of the FETs constituting the sense amplifier is perpendicular to the wiring direction of the data line, so the gate length may be increased due to the restriction of the data line wiring pitch. could not.

そこで、本発明の目的は、センスアンプのFETのゲー
ト長を長くできる半導体メモリを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory capable of increasing the gate length of a FET of a sense amplifier.

〔問題点を解決する手段〕[Means to solve the problem]

上記目的を達成するため、本発明では、複数のデータ
線対と、該データ線対上の信号を増幅するための交差結
合されたFET対を含むセンス回路と、該センス回路を駆
動する駆動信号線とを有する半導体メモリにおいて、上
記FET対のゲート長方向が上記データ線対の配線方向と
ほぼ平行となるようにした。To achieve the above object, according to the present invention, there are provided a sense circuit including a plurality of data line pairs, a cross-coupled FET pair for amplifying a signal on the data line pair, and a drive signal for driving the sense circuit. In the semiconductor memory having the lines, the gate length direction of the FET pair is substantially parallel to the wiring direction of the data line pair.

〔作用〕[Action]

短チャネル効果によるしきい値電圧のバラツキを抑え
るためにFETのゲート長を長くしても、データ線対の配
線方向の長さが多少長くなるだけで、データ線の配線ピ
ッチは変わらず、メモリ面積があまり大きくならない。Even if the gate length of the FET is increased to suppress the variation in the threshold voltage due to the short channel effect, the length of the data line pair in the wiring direction is only slightly increased, but the wiring pitch of the data line remains unchanged. The area does not become too large.

〔実施例〕〔Example〕

以下、本発明の実施例を図面により説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明によるセンスアンプのレイアウト図、
第２図はその等価回路図である。図中、D_iおよび▲
▼はデータ線対、CSはセンスアンプ駆動線、13,14は活
性領域、24,25,26,27はポリシリコン、34,35,36,37はそ
れぞれｎチヤネルMOSトランジスタQ₀,Q₁,Q₂,Q₃のゲー
ト、44,45,46,47はそれぞれQ₀,Q₁,Q₂,Q₃のドレイン拡散
層、48はQ₀とQ₁との共通のソース拡散層、49はQ₂とQ₃と
の共通ソース拡散層、70〜73はポリシリコンと第１層Al
とを接続するコンタクト孔、74〜79は拡散層と第一層Al
とを接続するコンタクト孔、81〜84は第１層Alと第２層
Alとを接続するためのスルーホールである。FIG. 1 is a layout diagram of a sense amplifier according to the present invention,
FIG. 2 is an equivalent circuit diagram. In the figure, _Di and ▲
▼ is a data line pair, CS is a sense amplifier drive line, 13, 14 are active regions, 24, 25, 26, 27 are polysilicon, and 34, 35, 36, 37 are n-channel MOS transistors Q ₀ , Q ₁ , respectively. The gates of Q ₂ and Q ₃ , 44, 45, 46 and 47 are drain diffusion layers of Q ₀ , Q ₁ , Q ₂ and Q ₃ respectively, 48 is a common source diffusion layer of Q ₀ and Q ₁ and 49 is a common source diffusion layer between Q ₂ and Q _3, 70 to 73 is polysilicon and the first layer Al
Contact holes for connecting the diffusion layer and the first layer Al
And contact holes 81 to 84 are the first layer Al and the second layer
This is a through hole for connecting to Al.

このレイアウトの特徴は、センスアンプの対をなすMO
Sトランジスタ同士（Q₀とQ₁,Q₂とQ₃）がソース拡散層を
共有していること及びそれらのゲート長方向がデータ線
対の配線方向とほぼ平行となっていることである。この
レイアウトにおいても、第４図と同じように、ソース拡
散層から第２層Alに至る電流経路には寄生抵抗が存在す
るが、この寄生抵抗は第２図に示すように１個のセンス
アンプを構成するMOSトランジスタ対間で共有される。
隣接データ線のセンスアンプの電流経路とは分離されて
いる。そのため、前述のような、着目データ線の動作が
隣接データ線に読出されたデータによつて影響を受ける
ということがない。言いかえれば、本レイアウトではデ
ータパターン依存性雑音を防止できる。The feature of this layout is that the MO
The S transistors (Q ₀ and Q ₁ , Q ₂ and Q ₃ ) share a source diffusion layer, and their gate length directions are substantially parallel to the wiring direction of the data line pair. In this layout as well, as in FIG. 4, there is a parasitic resistance in the current path from the source diffusion layer to the second layer Al, but this parasitic resistance is one sense amplifier as shown in FIG. Are shared between the pair of MOS transistors.
It is separated from the current path of the sense amplifier of the adjacent data line. Therefore, the operation of the data line of interest as described above is not affected by the data read to the adjacent data line. In other words, this layout can prevent data pattern-dependent noise.

また、センスアンプのMOSトランジスタのゲート長方
向がデータ線対の配線方向とほぼ平行となっているの
で、センスアンプを構成するMOSトランジスタのチヤネ
ル長の設計の自由度が大きいという別の利点がある。セ
ンスアンプのMOSトランジスタのゲート長は、短チヤネ
ル効果によるしきい値電圧のばらつきを避けるため、長
くすることが望ましい。しかし、第４図（ａ）の従来の
レイアウトではゲート長方向がデータ線の配線方向と直
角になつているため、ゲート長はデータ線の配線ピツチ
に制約されてあまり長くすることができない。それに対
して第１図のレイアウトならば、ゲート長方向がデータ
線の配線方向と平行になつているため、ゲート長を長く
してもデータ線方向（図の横方向）の長さが多少長くな
るだけで、データ線の配線パツチは変わらない。Further, since the gate length direction of the MOS transistor of the sense amplifier is substantially parallel to the wiring direction of the data line pair, there is another advantage that the degree of freedom in designing the channel length of the MOS transistor forming the sense amplifier is large. . It is desirable that the gate length of the MOS transistor of the sense amplifier be long in order to avoid variation in threshold voltage due to the short channel effect. However, in the conventional layout of FIG. 4A, the gate length direction is perpendicular to the data line wiring direction, so that the gate length cannot be made too long due to the restriction of the data line wiring pitch. In the layout of FIG. 1, on the other hand, the gate length direction is parallel to the wiring direction of the data lines. Therefore, even if the gate length is increased, the length in the data line direction (horizontal direction in the drawing) is slightly longer. However, the wiring patch of the data line does not change.

なお、本発明によつても、MOSトランジスタのゲート
長方向をデータ線の配線方向と直角にすることも可能で
ある。第３図はそのレイアウトの一例である。図中、第
１図と同じ部分には、第１図と同一の符号を付してい
る。本レイアウトにおいても、センスアンプの対をなす
MOSトランジスタ同士がソース拡散層を共有し、隣接デ
ータ線のセンスアンプのMOSトランジスタとは分離され
ているので、第１図と同様にデータパターン依存性雑音
を防止できる。また、本レイアウトでは第１図に比較し
て多少データ線方向（図の横方向）の長さを短縮でき
る。ただし、前述のように、MOSトランジスタのゲート
長の設計の自由度という点では第１図のレイアウトの方
が優れている。According to the present invention, the gate length direction of the MOS transistor can be perpendicular to the wiring direction of the data line. FIG. 3 shows an example of the layout. In the figure, the same parts as in FIG. 1 are denoted by the same reference numerals as in FIG. Also in this layout, a pair of sense amplifiers
Since the MOS transistors share the source diffusion layer and are separated from the MOS transistors of the sense amplifier of the adjacent data line, data pattern-dependent noise can be prevented as in FIG. Further, in the present layout, the length in the data line direction (horizontal direction in the figure) can be somewhat shortened as compared with FIG. However, as described above, the layout of FIG. 1 is superior in terms of the degree of freedom in designing the gate length of the MOS transistor.

〔発明の効果〕〔The invention's effect〕

本発明によれば、データ線の配線ピッチを変えること
なくセンスアンプのFETのゲート長を長くできる。According to the present invention, the gate length of the FET of the sense amplifier can be increased without changing the wiring pitch of the data line.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例のセンスアンプのレイアウト
図、第２図はその等価回路図、第３図は本発明と従来と
を比較するための参考図、第４図（ａ）は従来のセンス
アンプのレイアウト図、第４図（ｂ）と同図（ａ）のＡ
−Ａ′線断面図、第５図は第４図のセンスアンプの等価
回路、第６図はセンスアンプの動作波形図である。 D_i，▲▼，D_i+1，▲▼……データ線、SA_i,
SA_i+1……センスアンプ、CS……センスアンプ駆動線、Q
₀，Q₁,Q₂，Q₃……ｎチヤネルMOSトランジスタ。FIG. 1 is a layout diagram of a sense amplifier according to an embodiment of the present invention, FIG. 2 is an equivalent circuit diagram thereof, FIG. 3 is a reference diagram for comparing the present invention with a conventional one, and FIG. FIG. 4 (b) is a layout diagram of a conventional sense amplifier, and FIG.
FIG. 5 is an equivalent circuit of the sense amplifier of FIG. 4, and FIG. 6 is an operation waveform diagram of the sense amplifier. D _i , ▲ ▼, D _{i + 1} , ▲ …… Data line, SA _i ,
SA _{i + 1} Sense amplifier, CS Sense amplifier drive line, Q
_{_{_{0, Q 1, Q 2,}}} Q 3 ...... n -channel MOS transistor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤清男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者田中均東京都小平市上水本町1448番地日立超エル・エス・アイ・エンジニアリング株式会社内 ──────────────────────────────────────────────────続き Continuing on the front page (72) Inventor Kiyoo Ito 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Hitachi, Ltd. Central Research Laboratory (72) Inventor Masakazu Aoki 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi, Ltd. (72) Inventor Hitoshi Tanaka Inventor: 1448 Kamimizuhoncho, Kodaira-shi, Tokyo Within Hitachi Cho LSI Engineering Co., Ltd.

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】複数のデータ線対と、該複数のデータ線対
の各データ線対上の信号を増幅するための交差結合され
たFET対を含むセンス回路と、該センス回路を駆動する
駆動信号線とを有する半導体メモリにおいて、上記FET
対の各FETのゲート長方向が上記データ線対の配線方向
とほぼ平行であることを特徴とする半導体メモリ。A sense circuit including a plurality of data line pairs, a cross-coupled FET pair for amplifying a signal on each data line pair of the plurality of data line pairs, and a driving circuit for driving the sense circuit A semiconductor memory having a signal line;
A semiconductor memory, wherein the gate length direction of each FET of the pair is substantially parallel to the wiring direction of the data line pair.

【請求項２】上記FET対の両FETは該両FETのソース拡散
層及び該ソース拡散層から上記駆動信号線に至る電流経
路を共有することを特徴とする特許請求の範囲第１項記
載の半導体メモリ。2. The device according to claim 1, wherein the two FETs of the pair of FETs share a source diffusion layer of the two FETs and a current path from the source diffusion layer to the drive signal line. Semiconductor memory.

【請求項３】上記FET対の活性領域は上記複数のデータ
線対の各データ線対を構成する２つのデータ線に挟まれ
るごとく形成されてなることを特徴とする特許請求の範
囲第１項又は第２項の何れかに記載の半導体メモリ。3. An FET according to claim 1, wherein said active region of said FET pair is formed so as to be sandwiched between two data lines constituting each data line pair of said plurality of data line pairs. Or the semiconductor memory according to any one of the above items 2.

【請求項４】上記FET対のFETのゲートはポリシリコンか
らなる導電層により形成され、両FETのソースはアルミ
ニウムからなる第１配線層に接続され、該第１配線層は
アルミニウムからなる第２配線層と接続され、該第２配
線層は上記FETのゲートの上部に設けられたスルーホー
ルを介して上記第１配線層に接続されたことを特徴とす
る特許請求の範囲第１項乃至第３項の何れかに記載の半
導体メモリ。4. The gate of the FET of the FET pair is formed of a conductive layer made of polysilicon, the sources of both FETs are connected to a first wiring layer made of aluminum, and the first wiring layer is made of a second wiring layer made of aluminum. 3. The semiconductor device according to claim 1, wherein said second wiring layer is connected to said first wiring layer via a through hole provided above a gate of said FET. 4. The semiconductor memory according to claim 3, wherein

【請求項５】上記複数のデータ線対は上記第１配線層に
より形成されることを特徴とする特許請求の範囲第４項
記載の半導体メモリ。5. The semiconductor memory according to claim 4, wherein said plurality of data line pairs are formed by said first wiring layer.