JP2523925B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2523925B2 JP2523925B2 JP2082078A JP8207890A JP2523925B2 JP 2523925 B2 JP2523925 B2 JP 2523925B2 JP 2082078 A JP2082078 A JP 2082078A JP 8207890 A JP8207890 A JP 8207890A JP 2523925 B2 JP2523925 B2 JP 2523925B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にカラムアドレ
ス信号によってデコードされるカラムセレクト線によっ
て選択的に増幅能力が増強されるセンスアンプ回路を備
えた装置に関するものである。
ス信号によってデコードされるカラムセレクト線によっ
て選択的に増幅能力が増強されるセンスアンプ回路を備
えた装置に関するものである。
（従来の技術） 近年、MOS型半導体記憶装置として、第４図に示され
るようなCMOSフリップフロップ構成のセンスアンプ回路
SA11が多く用いられている。二つのＮチャネルトランジ
スタの各ドレインとゲートとがクロスカップル接続され
てビット線対BL、▲▼に接続されており、さらに各
ソースが共通に接続されてソース配線S11を介してノー
ド▲▼に接続されている。また二つのリストア用
のＰチャネルトランジスタが、各ドレインとゲートとが
クロスカップル接続されてビット線対BL、▲▼に接
続されており、各ソースが共通に接続されてノードSAP
に接続されている。ビット線対BL、▲▼は、カラム
セレクト線CSLから供給されるカラムセレクト信号によ
って制御されるDQゲート41を介して、データ入出力線対
DQ、▲▼に接続されている。
るようなCMOSフリップフロップ構成のセンスアンプ回路
SA11が多く用いられている。二つのＮチャネルトランジ
スタの各ドレインとゲートとがクロスカップル接続され
てビット線対BL、▲▼に接続されており、さらに各
ソースが共通に接続されてソース配線S11を介してノー
ド▲▼に接続されている。また二つのリストア用
のＰチャネルトランジスタが、各ドレインとゲートとが
クロスカップル接続されてビット線対BL、▲▼に接
続されており、各ソースが共通に接続されてノードSAP
に接続されている。ビット線対BL、▲▼は、カラム
セレクト線CSLから供給されるカラムセレクト信号によ
って制御されるDQゲート41を介して、データ入出力線対
DQ、▲▼に接続されている。
そして複数個のセンスアンプ回路SA11が、第５図に示
されるように共通のソース配線S11を介してノード▲
▼、及びセンスアンプ活性化用MOSトランジスタQ
sanを直列に介して基準電位VSS端子に接続されている。
されるように共通のソース配線S11を介してノード▲
▼、及びセンスアンプ活性化用MOSトランジスタQ
sanを直列に介して基準電位VSS端子に接続されている。
このような構成の各センスアンプ回路SA11は、ビット
線を低レベルに引き下げる側のトランジスタ電流は、ソ
ース配線S11を介して基準電位VSS端子に放電される。こ
の場合に、センスアンプ回路SA11から基準電位VSS端子
までの間には、ノード▲▼の配線抵抗Rwirや、活
性化用MOSトランジスタQsanの寄生抵抗や寄生容量が存
在する。
線を低レベルに引き下げる側のトランジスタ電流は、ソ
ース配線S11を介して基準電位VSS端子に放電される。こ
の場合に、センスアンプ回路SA11から基準電位VSS端子
までの間には、ノード▲▼の配線抵抗Rwirや、活
性化用MOSトランジスタQsanの寄生抵抗や寄生容量が存
在する。
さらにセンスアンプ回路SA1の数は、大容量化に伴っ
て増加する傾向にあり、ビット線の放電電流の総和は増
加している。これにより、カラムセレクト線CSLによっ
て選択されて、センスアンプ回路SA11からデータ入出力
線対DQ、▲▼から読み出される信号量は減少する傾
向にあり、センスマージンの低下を招いていた。これは
選択、非選択にかかわらず、全てのカラムを同一条件で
増幅していたことに原因がある。
て増加する傾向にあり、ビット線の放電電流の総和は増
加している。これにより、カラムセレクト線CSLによっ
て選択されて、センスアンプ回路SA11からデータ入出力
線対DQ、▲▼から読み出される信号量は減少する傾
向にあり、センスマージンの低下を招いていた。これは
選択、非選択にかかわらず、全てのカラムを同一条件で
増幅していたことに原因がある。
このような問題を解決するために、第６図及び第７図
に示されたようなカラムセレクト線CSLによって選択的
にセンスアンプの能力が増強される回路が提案されてい
る（1989 SYMPOSIVM ON VLSI CIRCUITS（DIGEST OF TEC
HNICAL PAPERS P103〜104））。各センスアンプ回路SA1
2のソース配線S12とノード▲▼との間に、ゲート
に電源電圧VCCが印加されるノーマリーオン型のＮチャ
ネルトランジスタQn1が、抵抗成分として接続されてい
る。さらに各ソース配線S12は、スイッチ素子としての
ＮチャネルトランジスタQn2を介して基準電位VSS端子に
接続されている。各ＮチャネルトランジスタQn2は、ゲ
ートにカラムセレクト信号を印加されて、選択されたカ
ラムのトランジスタのみ導通する。
に示されたようなカラムセレクト線CSLによって選択的
にセンスアンプの能力が増強される回路が提案されてい
る（1989 SYMPOSIVM ON VLSI CIRCUITS（DIGEST OF TEC
HNICAL PAPERS P103〜104））。各センスアンプ回路SA1
2のソース配線S12とノード▲▼との間に、ゲート
に電源電圧VCCが印加されるノーマリーオン型のＮチャ
ネルトランジスタQn1が、抵抗成分として接続されてい
る。さらに各ソース配線S12は、スイッチ素子としての
ＮチャネルトランジスタQn2を介して基準電位VSS端子に
接続されている。各ＮチャネルトランジスタQn2は、ゲ
ートにカラムセレクト信号を印加されて、選択されたカ
ラムのトランジスタのみ導通する。
センスアンプ活性化用トランジスタQsanが導通し、セ
ンス動作が開始されると、ビット線を低レベルに引き下
げる側のトランジスタの電流が、トランジスタQn1、ソ
ース配線S12、及びセンスアンプ活性化用トランジスタQ
sanを介して基準電位VSS端子に放電される。そしてトラ
ンジスタQn2のうち、選択されたカラムのセンスアンプ
回路SA12に接続されているもののみが導通し、このセン
スアンプ回路SA12と基準電位VSS端子とがバイパスされ
る。これにより、ビット線に存在する寄生容量のうち、
選択されたビット線におけるもののみが影響するため、
増幅能力が増強される。
ンス動作が開始されると、ビット線を低レベルに引き下
げる側のトランジスタの電流が、トランジスタQn1、ソ
ース配線S12、及びセンスアンプ活性化用トランジスタQ
sanを介して基準電位VSS端子に放電される。そしてトラ
ンジスタQn2のうち、選択されたカラムのセンスアンプ
回路SA12に接続されているもののみが導通し、このセン
スアンプ回路SA12と基準電位VSS端子とがバイパスされ
る。これにより、ビット線に存在する寄生容量のうち、
選択されたビット線におけるもののみが影響するため、
増幅能力が増強される。
（発明が解決しようとする課題） しかし、トランジスタQn1及びQn2を備えたことによ
り、チップ面積の増大を招いていた。さらに、トランジ
スタQn2の導通を制御するカラムセレクト線CSLを、面積
が増大した分だけ引き伸ばして配線しなければならな
い。高集積化された半導体記憶装置では、カラムセレク
ト線CSLや、共通ソースのノード▲▼の配線長が
長くなると、ビット線との間のカップリング容量が増加
し、センスマージンの低下を招くことになる。また、カ
ラム・セレクト線CSLの配線長が伸びることは、アクセ
スタイムの高速化には大きな妨げとなる。
り、チップ面積の増大を招いていた。さらに、トランジ
スタQn2の導通を制御するカラムセレクト線CSLを、面積
が増大した分だけ引き伸ばして配線しなければならな
い。高集積化された半導体記憶装置では、カラムセレク
ト線CSLや、共通ソースのノード▲▼の配線長が
長くなると、ビット線との間のカップリング容量が増加
し、センスマージンの低下を招くことになる。また、カ
ラム・セレクト線CSLの配線長が伸びることは、アクセ
スタイムの高速化には大きな妨げとなる。
さらに、ソース配線S12は、カラム・セレクト線CSLに
よって選択的に電源線VSSと接続されるため、各々のソ
ース配線S12は電気的に絶縁されている必要がある。こ
のため、各センスアンプ回路SA12の相互間の距離を短縮
して配置することは困難であり、高集積化の妨げとなっ
ていた。
よって選択的に電源線VSSと接続されるため、各々のソ
ース配線S12は電気的に絶縁されている必要がある。こ
のため、各センスアンプ回路SA12の相互間の距離を短縮
して配置することは困難であり、高集積化の妨げとなっ
ていた。
本発明は上記事情に鑑みてなされたものであり、増幅
能力に優れると同時に、高集積化を達成し得る半導体記
憶装置を提供することを目的とする。
能力に優れると同時に、高集積化を達成し得る半導体記
憶装置を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体記憶装置は、複数の回路ブロックであ
って、各々の回路ブロック毎に、複数のメモリカラムに
それぞれ対応して複数のセンスアンプ回路を有してお
り、複数の前記センスアンプ回路のソースが第１の共通
線に接続され、この第１の共通線が第１のスイッチング
素子を介して基準電圧端子に接続されており、前記第１
の共通線と前記第１のスイッチング素子は複数の前記セ
ンスアンプ回路で共有するように設けられた、前記回路
ブロックと、前記回路ブロック毎に設けられたそれぞれ
の前記第１の共通線に、それぞれ抵抗素子を介して接続
された第２の共通線と、前記第２の共通線と前記基準電
圧端子との間に接続された第２のスイッチング素子であ
って、前記第２の共通線と前記第２のスイッチング素子
は複数の前記回路ブロックで共有するように設けられ
た、前記第２のスイッチング素子とを備えることを特徴
としている。
って、各々の回路ブロック毎に、複数のメモリカラムに
それぞれ対応して複数のセンスアンプ回路を有してお
り、複数の前記センスアンプ回路のソースが第１の共通
線に接続され、この第１の共通線が第１のスイッチング
素子を介して基準電圧端子に接続されており、前記第１
の共通線と前記第１のスイッチング素子は複数の前記セ
ンスアンプ回路で共有するように設けられた、前記回路
ブロックと、前記回路ブロック毎に設けられたそれぞれ
の前記第１の共通線に、それぞれ抵抗素子を介して接続
された第２の共通線と、前記第２の共通線と前記基準電
圧端子との間に接続された第２のスイッチング素子であ
って、前記第２の共通線と前記第２のスイッチング素子
は複数の前記回路ブロックで共有するように設けられ
た、前記第２のスイッチング素子とを備えることを特徴
としている。
ここで、前記基準電圧端子は接地されており、前記第
１のスイッチング素子は回路ブロックを選択する信号を
与えられて前記第１の共通線と前記基準電圧端子との間
を導通させるものであってもよい。
１のスイッチング素子は回路ブロックを選択する信号を
与えられて前記第１の共通線と前記基準電圧端子との間
を導通させるものであってもよい。
また、前記第２のスイッチング素子は、センスアンプ
活性化信号を与えられて前記第１の共通線と前記第２の
共通線との間を導通させるものであってもよい。
活性化信号を与えられて前記第１の共通線と前記第２の
共通線との間を導通させるものであってもよい。
（作用） センスアンプ回路のソースと基準電位端子との間を接
続する第１の共通線及び第１のスイッチング素子が、各
々の回路ブロックにおいて複数のセンスアンプ回路で共
有されているため、第１の共通線の引き回しが容易であ
る。また、第２のスイッチング素子は複数の回路ブロッ
クで共有されており、その個数を減少させることができ
る。さらに、センスアンプ回路を形成する領域を素子分
離する場合、各々の回路ブロック内で複数のメモリカラ
ムに対応したセンスアンプ回路をひとまとめにして、そ
の間に一つずつ素子分離領域を設ければよいため、チッ
プ面積が縮小される。第１の共通配線の引き回しが容易
であることから、第１の共通配線とメモリカラムのビッ
ト線との間のカップリング容量が減少し、センス感度が
向上する。また、第１の共通配線の引き回しが容易であ
ることによって、第１のスイッチング素子の導通、非導
通状態を制御するための制御線の配線長を短縮すること
ができ、高集積化された半導体記憶装置で問題となるこ
の制御線とビット線との間のカップリング容量が減少
し、センス感度が向上する。またこの第１のスイッチン
グ素子を制御するための制御線の配線長が短縮されるこ
とで、この制御線の配線抵抗及び配線容量とも減少さ
れ、アクセス時間の短縮化が可能となる。さらに、第１
の共通線と第２の共通線との間には抵抗素子が接続され
ている。よって、選択された回路ブロックの第１の共通
線は第１のスイッチング素子を介して基準電圧端子に接
続され、この第１の共通線は基準電圧のレベルとなる
が、第１の共通線と第２の共通線との間には抵抗素子が
接続されているため、第２の共通線と第１の共通線とは
等電位とはならず、選択されていない回路ブロックの第
１の共通線は基準電圧とならない。よって、選択された
回路ブロックのセンスアンプ回路のソースのみが接地電
圧となり、センスアンプ回路の駆動能力が向上する。
続する第１の共通線及び第１のスイッチング素子が、各
々の回路ブロックにおいて複数のセンスアンプ回路で共
有されているため、第１の共通線の引き回しが容易であ
る。また、第２のスイッチング素子は複数の回路ブロッ
クで共有されており、その個数を減少させることができ
る。さらに、センスアンプ回路を形成する領域を素子分
離する場合、各々の回路ブロック内で複数のメモリカラ
ムに対応したセンスアンプ回路をひとまとめにして、そ
の間に一つずつ素子分離領域を設ければよいため、チッ
プ面積が縮小される。第１の共通配線の引き回しが容易
であることから、第１の共通配線とメモリカラムのビッ
ト線との間のカップリング容量が減少し、センス感度が
向上する。また、第１の共通配線の引き回しが容易であ
ることによって、第１のスイッチング素子の導通、非導
通状態を制御するための制御線の配線長を短縮すること
ができ、高集積化された半導体記憶装置で問題となるこ
の制御線とビット線との間のカップリング容量が減少
し、センス感度が向上する。またこの第１のスイッチン
グ素子を制御するための制御線の配線長が短縮されるこ
とで、この制御線の配線抵抗及び配線容量とも減少さ
れ、アクセス時間の短縮化が可能となる。さらに、第１
の共通線と第２の共通線との間には抵抗素子が接続され
ている。よって、選択された回路ブロックの第１の共通
線は第１のスイッチング素子を介して基準電圧端子に接
続され、この第１の共通線は基準電圧のレベルとなる
が、第１の共通線と第２の共通線との間には抵抗素子が
接続されているため、第２の共通線と第１の共通線とは
等電位とはならず、選択されていない回路ブロックの第
１の共通線は基準電圧とならない。よって、選択された
回路ブロックのセンスアンプ回路のソースのみが接地電
圧となり、センスアンプ回路の駆動能力が向上する。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。本実施例におけるセンスアンプ回路の各センスア
ンプのソース配線とノードSANとの接続関係は、第１図
に示されるようである。第７図に示された従来の装置と
比較し、複数カラム10毎にソース配線S1が共有されてい
る点に特徴がある。これにより、トランジスタQn1及びQ
n2は複数カラム10毎に一対で足ることになる。他の構成
要素及び回路動作は、第６図及び第７図に示された従来
の装置と同様であり、説明を省略する。
する。本実施例におけるセンスアンプ回路の各センスア
ンプのソース配線とノードSANとの接続関係は、第１図
に示されるようである。第７図に示された従来の装置と
比較し、複数カラム10毎にソース配線S1が共有されてい
る点に特徴がある。これにより、トランジスタQn1及びQ
n2は複数カラム10毎に一対で足ることになる。他の構成
要素及び回路動作は、第６図及び第７図に示された従来
の装置と同様であり、説明を省略する。
次に、センスアンプ回路SA1とトランジスタQn1及びQn
2の半導体基板上におけるパターン配置を第２図に示
す。トランジスタ領域T1に、４カラムを一単位としてセ
ンスアンプ回路SA1の各素子が配列されている。そして
４対のＮチャネルトランジスタは、例えばドレイン領域
D1とゲート電極G5、ドレイン領域D5とゲート電極G1とが
クロスカップル接続されて、ビット線対BL、▲▼に
接続されている。ここで、ビット線と各拡散層との接続
は、便宜上黒丸で示す。さらにトランジスタQn1は、ト
ランジスタ領域Tn1に形成されており、ゲート電極ＧΦ
には電源電圧VCCが印加されている。トランジスタQn2は
トランジスタ領域Tn2に形成され、ゲート電極ＧΦΦに
はカラムセレクト線CSLが接続されている。
2の半導体基板上におけるパターン配置を第２図に示
す。トランジスタ領域T1に、４カラムを一単位としてセ
ンスアンプ回路SA1の各素子が配列されている。そして
４対のＮチャネルトランジスタは、例えばドレイン領域
D1とゲート電極G5、ドレイン領域D5とゲート電極G1とが
クロスカップル接続されて、ビット線対BL、▲▼に
接続されている。ここで、ビット線と各拡散層との接続
は、便宜上黒丸で示す。さらにトランジスタQn1は、ト
ランジスタ領域Tn1に形成されており、ゲート電極ＧΦ
には電源電圧VCCが印加されている。トランジスタQn2は
トランジスタ領域Tn2に形成され、ゲート電極ＧΦΦに
はカラムセレクト線CSLが接続されている。
このように、４カラムを一単位としてソース配線S1を
共有することにより、次のような効果が得られる。先
ず、ソース配線S1が４カラムで１本で足りるため、この
配線の引き回しが容易である。また、トランジスタQn1
及びQn2は４カラム毎に１対で足りる。さらにセンスア
ンプ回路SA1の相互間には、４カラム毎に素子分離領域
を一つ形成すれば足りる。これにより、従来の回路より
もチップ面積を縮小させることが可能となる。
共有することにより、次のような効果が得られる。先
ず、ソース配線S1が４カラムで１本で足りるため、この
配線の引き回しが容易である。また、トランジスタQn1
及びQn2は４カラム毎に１対で足りる。さらにセンスア
ンプ回路SA1の相互間には、４カラム毎に素子分離領域
を一つ形成すれば足りる。これにより、従来の回路より
もチップ面積を縮小させることが可能となる。
さらに、ソース配線S1の引き回しが容易になるため、
トランジスタQn2のゲートに接続されたカラムセレクト
線CSLの配線長を短縮することができ、高集積化された
半導体記憶装置で問題とされるカラムセレクト線CSLと
ビット線対BL、BLとの間のカップリング容量が減少し、
センス感度が向上する。さらに、カラム・セレクト線CS
Lの配線長が短縮できることで、カラム・セレクト線CSL
の配線抵抗及び配線容量が共に減少され、アクセス時間
の短縮化が可能となる。
トランジスタQn2のゲートに接続されたカラムセレクト
線CSLの配線長を短縮することができ、高集積化された
半導体記憶装置で問題とされるカラムセレクト線CSLと
ビット線対BL、BLとの間のカップリング容量が減少し、
センス感度が向上する。さらに、カラム・セレクト線CS
Lの配線長が短縮できることで、カラム・セレクト線CSL
の配線抵抗及び配線容量が共に減少され、アクセス時間
の短縮化が可能となる。
上述した実施例はいずれも一例であり、本発明を限定
するものではない。例えば、本実施例では４カラムのセ
ンスアンプ回路SA1を一単位として、ソース配線S1を共
有しているが、複数カラムで共有するものであれば４カ
ラム以下であってもよい。第３図に示された回路パター
ン配置では、２カラムのセンスアンプ回路SA1でソース
配線S2、又はS3を共有している。そして、トランジスタ
領域を領域T11及びT12に分割し、それぞれに二対のＮチ
ャネルトランジスタを形成している。この場合には、２
カラムずつ素子分離し、図中横方向にずらして配置する
ことによって縦方向のチップ面積の増加を抑えることが
できる。
するものではない。例えば、本実施例では４カラムのセ
ンスアンプ回路SA1を一単位として、ソース配線S1を共
有しているが、複数カラムで共有するものであれば４カ
ラム以下であってもよい。第３図に示された回路パター
ン配置では、２カラムのセンスアンプ回路SA1でソース
配線S2、又はS3を共有している。そして、トランジスタ
領域を領域T11及びT12に分割し、それぞれに二対のＮチ
ャネルトランジスタを形成している。この場合には、２
カラムずつ素子分離し、図中横方向にずらして配置する
ことによって縦方向のチップ面積の増加を抑えることが
できる。
本発明の半導体記憶装置は、回路ブロック毎に複数の
センスアンプで第１の共通線が共有されているためこの
配線の引き回しが容易であり、カップリング容量が減少
してセンスアンプ感度が向上し、また、センスアンプ回
路を形成する領域の素子分離領域は、回路ブロック内の
複数のセンスアンプ回路をひとまとめにして設ければよ
く、チップ面積が縮小される。さらに、第１の共通配線
の引き回しが容易であることから、第１のスイッチング
素子の導通、非導通状態を制御するための制御線の配線
長を短縮することができ、制御線とビット線との間のカ
ップリング容量が減少し、センス感度が向上する。また
この第１のスイッチング素子を制御するための制御線の
配線長が短縮されることで、この制御線の配線抵抗及び
配線容量が減少し、アクセス時間の短縮化が可能とな
る。さらに、第１の共通線と第２の共通線との間には抵
抗素子が接続されているため、選択された回路ブロック
の第１の共通線が第１のスイッチング素子を介して基準
電圧端子に接続されて当該第１の共通線が基準電圧のレ
ベルとなっても、第２の共通線と第１の共通線とは等電
位とはならず、選択されていない回路ブロックの第１の
共通線は基準電圧とならない。よって、選択された回路
ブロックのセンスアンプ回路のソースのみが接地電圧と
なり、センスアンプ回路の駆動能力が向上する。
センスアンプで第１の共通線が共有されているためこの
配線の引き回しが容易であり、カップリング容量が減少
してセンスアンプ感度が向上し、また、センスアンプ回
路を形成する領域の素子分離領域は、回路ブロック内の
複数のセンスアンプ回路をひとまとめにして設ければよ
く、チップ面積が縮小される。さらに、第１の共通配線
の引き回しが容易であることから、第１のスイッチング
素子の導通、非導通状態を制御するための制御線の配線
長を短縮することができ、制御線とビット線との間のカ
ップリング容量が減少し、センス感度が向上する。また
この第１のスイッチング素子を制御するための制御線の
配線長が短縮されることで、この制御線の配線抵抗及び
配線容量が減少し、アクセス時間の短縮化が可能とな
る。さらに、第１の共通線と第２の共通線との間には抵
抗素子が接続されているため、選択された回路ブロック
の第１の共通線が第１のスイッチング素子を介して基準
電圧端子に接続されて当該第１の共通線が基準電圧のレ
ベルとなっても、第２の共通線と第１の共通線とは等電
位とはならず、選択されていない回路ブロックの第１の
共通線は基準電圧とならない。よって、選択された回路
ブロックのセンスアンプ回路のソースのみが接地電圧と
なり、センスアンプ回路の駆動能力が向上する。
第１図は本発明の一実施例による半導体記憶装置の構成
を示した回路図、第２図は同装置のパターン配置を示す
平面図、第３図は本発明の他の実施例による半導体記憶
装置のパターン配置を示す平面図、第４図は従来の半導
体記憶装置の構成を示した回路図、第５図は同装置の複
数個のセンスアンプ回路の配列を示した回路図、第６図
は他の従来の半導体記憶装置の構成を示した回路図、第
７図は同装置の複数個のセンスアンプ回路の配列を示し
た回路図である。 S1,S2,S3……ソース配線、T1,T11,T12,Qn1,Qn2……トラ
ンジスタ領域、G1〜G8,GΦ,GΦΦ……ゲート電極、BL,
▲▼……ビット線対、CSL……カラムセレクト線、Q
san……センスアンプ活性化用トランジスタ。
を示した回路図、第２図は同装置のパターン配置を示す
平面図、第３図は本発明の他の実施例による半導体記憶
装置のパターン配置を示す平面図、第４図は従来の半導
体記憶装置の構成を示した回路図、第５図は同装置の複
数個のセンスアンプ回路の配列を示した回路図、第６図
は他の従来の半導体記憶装置の構成を示した回路図、第
７図は同装置の複数個のセンスアンプ回路の配列を示し
た回路図である。 S1,S2,S3……ソース配線、T1,T11,T12,Qn1,Qn2……トラ
ンジスタ領域、G1〜G8,GΦ,GΦΦ……ゲート電極、BL,
▲▼……ビット線対、CSL……カラムセレクト線、Q
san……センスアンプ活性化用トランジスタ。
フロントページの続き (72)発明者 山田 稔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭61−68797（ＪＰ，Ａ) 特開 昭60−246092（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数の回路ブロックであって、各々の回路
ブロック毎に、複数のメモリカラムにそれぞれ対応して
複数のセンスアンプ回路を有しており、複数の前記セン
スアンプ回路のソースが第１の共通線に接続され、この
第１の共通線が第１のスイッチング素子を介して基準電
圧端子に接続されており、前記第１の共通線と前記第１
のスイッチング素子は複数の前記センスアンプ回路で共
有するように設けられた、前記回路ブロックと、 前記回路ブロック毎に設けられたそれぞれの前記第１の
共通線に、それぞれ抵抗素子を介して接続された第２の
共通線と、 前記第２の共通線と前記基準電圧端子との間に接続され
た第２のスイッチング素子であって、前記第２の共通線
と前記第２のスイッチング素子は複数の前記回路ブロッ
クで共有するように設けられた、前記第２のスイッチン
グ素子と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】前記基準電圧端子は接地されており、前記
第１のスイッチング素子は回路ブロックを選択する信号
を与えられて前記第１の共通線と前記基準電圧端子との
間を導通させることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記第２のスイッチング素子は、センスア
ンプ活性化信号を与えられて前記第１の共通線と前記第
２の共通線との間を導通させることを特徴とする請求項
２記載の半導体装置。
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|---|---|---|---|
| JP2082078A JP2523925B2 (ja) | 1990-03-29 | 1990-03-29 | 半導体記憶装置 |
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