JPH0653430A - Cmos型出力回路 - Google Patents
Cmos型出力回路Info
- Publication number
- JPH0653430A JPH0653430A JP4225181A JP22518192A JPH0653430A JP H0653430 A JPH0653430 A JP H0653430A JP 4225181 A JP4225181 A JP 4225181A JP 22518192 A JP22518192 A JP 22518192A JP H0653430 A JPH0653430 A JP H0653430A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistors
- inverter
- channel mos
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 CMOS型の出力回路において、各部の浮遊
容量の充放電電流の最大値を小さくして、安定動作を保
証する。 【構成】 2個以上のCMOS型の出力インバータ(1
・2,3・4)を有し、第1の出力インバータと第2以
降の出力インバータを構成するそれぞれのPチャネルM
OSトランジスタ1,3とNチャネルMOSトランジス
タ2,4の各ゲート間に抵抗13,14を介挿するとと
もに、各トランジスタのゲート間にゲート電位をずらす
ためのPチャネルMOSトランジスタ21,22とNチ
ャネルMOSトランジスタ23,24を接続する。これ
らトランジスタ21〜24により出力インバータの貫通
電流を抑制する。
容量の充放電電流の最大値を小さくして、安定動作を保
証する。 【構成】 2個以上のCMOS型の出力インバータ(1
・2,3・4)を有し、第1の出力インバータと第2以
降の出力インバータを構成するそれぞれのPチャネルM
OSトランジスタ1,3とNチャネルMOSトランジス
タ2,4の各ゲート間に抵抗13,14を介挿するとと
もに、各トランジスタのゲート間にゲート電位をずらす
ためのPチャネルMOSトランジスタ21,22とNチ
ャネルMOSトランジスタ23,24を接続する。これ
らトランジスタ21〜24により出力インバータの貫通
電流を抑制する。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にCMOS構造の出力バッファ回路に関する。
し、特にCMOS構造の出力バッファ回路に関する。
【0002】
【従来の技術】近年、半導体集積回路は高密度化、及び
大規模化してきており、特に論理回路においては入力及
び出力信号が増大する傾向にある。この出力信号の増加
に伴って、電源配線及び接地配線の浮遊容量に対する充
放電電流の大きな過渡電流により大きな雑音が発生さ
れ、この雑音により半導体集積回路装置の誤動作を引き
起こすという問題がある。この充放電電流の最大値を小
さくするためには、出力信号の立ち上がり、立ち下がり
の変化時間を大きくする必要がある。このような対策を
施した従来のCMOS型出力回路の一例を図3に示す。
大規模化してきており、特に論理回路においては入力及
び出力信号が増大する傾向にある。この出力信号の増加
に伴って、電源配線及び接地配線の浮遊容量に対する充
放電電流の大きな過渡電流により大きな雑音が発生さ
れ、この雑音により半導体集積回路装置の誤動作を引き
起こすという問題がある。この充放電電流の最大値を小
さくするためには、出力信号の立ち上がり、立ち下がり
の変化時間を大きくする必要がある。このような対策を
施した従来のCMOS型出力回路の一例を図3に示す。
【0003】同図において、PチャネルMOSトランジ
スタ(以下、PMOSと略称する)1とNチャネルMO
Sトランジスタ(以下、NMOSと略称する)2とで、
相補型MOS回路(以下、CMOSと称する)を構成す
る。そして、PMOS9と抵抗とで前記PMOS1を駆
動する第1のインバータ11を構成し、NMOS10と
抵抗8とで前記NMOS2を駆動する第2のインバータ
12を構成している。尚、101は入力端子、102は
出力端子である。
スタ(以下、PMOSと略称する)1とNチャネルMO
Sトランジスタ(以下、NMOSと略称する)2とで、
相補型MOS回路(以下、CMOSと称する)を構成す
る。そして、PMOS9と抵抗とで前記PMOS1を駆
動する第1のインバータ11を構成し、NMOS10と
抵抗8とで前記NMOS2を駆動する第2のインバータ
12を構成している。尚、101は入力端子、102は
出力端子である。
【0004】図4にその動作波形を示す。第1のインバ
ータ11の出力波形、即ちPMOS1の入力波形G1
と、第2のインバータ12の出力波形、即ちNMOS2
の入力波形G2とでPMOS1とNMOS2を別々に駆
動することにより、貫通電流を減らし、電源及び接地配
線に発生する雑音を小さくすることができる。一方、第
1のインバータ11の抵抗7,及び第2のインバータ1
2の抵抗8を大きくすることにより、CMOS回路のP
MOS1,NMOS2のターンオンを遅くし、浮遊容量
による充放電電流の最大値を小さくしている。
ータ11の出力波形、即ちPMOS1の入力波形G1
と、第2のインバータ12の出力波形、即ちNMOS2
の入力波形G2とでPMOS1とNMOS2を別々に駆
動することにより、貫通電流を減らし、電源及び接地配
線に発生する雑音を小さくすることができる。一方、第
1のインバータ11の抵抗7,及び第2のインバータ1
2の抵抗8を大きくすることにより、CMOS回路のP
MOS1,NMOS2のターンオンを遅くし、浮遊容量
による充放電電流の最大値を小さくしている。
【0005】
【発明が解決しようとする課題】しかしながら、これら
PMOS1及びNMOS2のターンオンを遅くすると、
それだけ速度が遅くなるという問題がある。尚、抵抗7
をNMOSで構成し、抵抗8をPMOSで構成したCM
OS型インバータの場合でも、速度が遅くなる問題は同
じである。本発明の目的は、このような速度の低下を生
じることなく雑音や充放電電流の最大値を低減して安定
動作を保証したCMOS型出力回路を提供することにあ
る。
PMOS1及びNMOS2のターンオンを遅くすると、
それだけ速度が遅くなるという問題がある。尚、抵抗7
をNMOSで構成し、抵抗8をPMOSで構成したCM
OS型インバータの場合でも、速度が遅くなる問題は同
じである。本発明の目的は、このような速度の低下を生
じることなく雑音や充放電電流の最大値を低減して安定
動作を保証したCMOS型出力回路を提供することにあ
る。
【0006】
【課題を解決するための手段】本発明は、CMOS型の
出力インバータを2個以上有し、第1の出力インバータ
と第2以降の出力インバータを構成するそれぞれのPチ
ャネルMOSトランジスタとNチャネルMOSトランジ
スタの各ゲート間に抵抗を介挿するとともに、各トラン
ジスタのゲート間にゲート電位をずらすためのPチャネ
ルMOSトランジスタとNチャネルMOSトランジスタ
を接続している。
出力インバータを2個以上有し、第1の出力インバータ
と第2以降の出力インバータを構成するそれぞれのPチ
ャネルMOSトランジスタとNチャネルMOSトランジ
スタの各ゲート間に抵抗を介挿するとともに、各トラン
ジスタのゲート間にゲート電位をずらすためのPチャネ
ルMOSトランジスタとNチャネルMOSトランジスタ
を接続している。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例のCMOS型出力回路であ
る。図において、101は入力端子、102は出力端子
であり、これらの間にはPMOS1とNMOS2で構成
する第1の出力インバータと、PMOS3とNMOS4
で構成する第2の出力インバータが接続される。即ち、
PMOS1,3のドレインとNMOS2,4のドレイン
は出力端子102に接続され、CMOSインバータを構
成している。
る。図1は本発明の一実施例のCMOS型出力回路であ
る。図において、101は入力端子、102は出力端子
であり、これらの間にはPMOS1とNMOS2で構成
する第1の出力インバータと、PMOS3とNMOS4
で構成する第2の出力インバータが接続される。即ち、
PMOS1,3のドレインとNMOS2,4のドレイン
は出力端子102に接続され、CMOSインバータを構
成している。
【0008】また、前記入力端子101はPMOS2
1,22及びNMOS23,24のゲートに接続され
る。PMOS21のドレインはNMOS24のドレイン
とPMOS22のソースに接続され、更にPMOS1の
ゲートに接続されると同時に抵抗13を介してPMOS
3のゲートに接続される。一方、NMOS23のドレイ
ンはPMOS22のドレインとNMOS24のソースに
接続され、更にNMOS2のゲートに接続されると同時
に抵抗14を介してNMOS4のゲートに接続される。
1,22及びNMOS23,24のゲートに接続され
る。PMOS21のドレインはNMOS24のドレイン
とPMOS22のソースに接続され、更にPMOS1の
ゲートに接続されると同時に抵抗13を介してPMOS
3のゲートに接続される。一方、NMOS23のドレイ
ンはPMOS22のドレインとNMOS24のソースに
接続され、更にNMOS2のゲートに接続されると同時
に抵抗14を介してNMOS4のゲートに接続される。
【0009】このCMOS型出力回路の動作は、PMO
S22よりPMOS21のサイズ比(W/L,W:ゲー
ト幅,L:ゲート長))を大きくし、またNMOS24
よりNMOS23のサイズ比を大きくすることにより、
それぞれの出力波形、即ちPMOS1とNMOS2の入
力波形G1,G2を図4に示すようなずれの生じた動作
波形とすることができる。これにより、PMOS1とN
MOS2で構成する第1の出力インバータと、PMOS
3とNMOS4で構成する第2の出力インバータの貫通
電流を無くすことができる。一方、第2の出力インバー
タのPMOS3とNMOS4は抵抗13,14を介して
駆動されるため、入力波形が鈍化され、ターンオンが大
きくなる。換言すると、充放電電流の最大値が小さくな
る。ただし、第1の出力インバータのPMOS1とNM
OS2には抵抗が介挿されていないため、入力波形が鈍
化されることはなく、高速動作が保証される。
S22よりPMOS21のサイズ比(W/L,W:ゲー
ト幅,L:ゲート長))を大きくし、またNMOS24
よりNMOS23のサイズ比を大きくすることにより、
それぞれの出力波形、即ちPMOS1とNMOS2の入
力波形G1,G2を図4に示すようなずれの生じた動作
波形とすることができる。これにより、PMOS1とN
MOS2で構成する第1の出力インバータと、PMOS
3とNMOS4で構成する第2の出力インバータの貫通
電流を無くすことができる。一方、第2の出力インバー
タのPMOS3とNMOS4は抵抗13,14を介して
駆動されるため、入力波形が鈍化され、ターンオンが大
きくなる。換言すると、充放電電流の最大値が小さくな
る。ただし、第1の出力インバータのPMOS1とNM
OS2には抵抗が介挿されていないため、入力波形が鈍
化されることはなく、高速動作が保証される。
【0010】また、第1の出力インバータより第2の出
力インバータの駆動能力を大きくしておくことより充放
電電流の最大値をより小さくすることができる。ひいて
は出力同時動作時の過渡電流を小さくすることができ
る。なお、第1のインバータは高速動作のために抵抗に
よる入力波形の遅れを行っていないが、高速動作が要求
されなければゲートに抵抗を設けてもよい。
力インバータの駆動能力を大きくしておくことより充放
電電流の最大値をより小さくすることができる。ひいて
は出力同時動作時の過渡電流を小さくすることができ
る。なお、第1のインバータは高速動作のために抵抗に
よる入力波形の遅れを行っていないが、高速動作が要求
されなければゲートに抵抗を設けてもよい。
【0011】図2は本発明の第2実施例を示すCMOS
型出力回路である。この実施例では、図1の回路にPM
OS5とNMOS6からなる第3のインバータを接続す
るとともに、抵抗15,16を接続した構成とされてい
る。入力波形を鈍化させるために抵抗15は抵抗13と
PMOS5のゲートの間に設けられ、抵抗16は抵抗1
4とNMOS16のゲートの間に介挿されている。この
回路では、第3の出力インバータの入力波形は第2の出
力インバータより鈍化されているため、第3の出力イン
バータのターンオンはより大きくなり、充放電電流は第
2の出力インバータより小さくされる。
型出力回路である。この実施例では、図1の回路にPM
OS5とNMOS6からなる第3のインバータを接続す
るとともに、抵抗15,16を接続した構成とされてい
る。入力波形を鈍化させるために抵抗15は抵抗13と
PMOS5のゲートの間に設けられ、抵抗16は抵抗1
4とNMOS16のゲートの間に介挿されている。この
回路では、第3の出力インバータの入力波形は第2の出
力インバータより鈍化されているため、第3の出力イン
バータのターンオンはより大きくなり、充放電電流は第
2の出力インバータより小さくされる。
【0012】
【発明の効果】以上説明したように本発明は、2個以上
の出力インバータのゲート間に抵抗を介挿してターンオ
ン時間をずらすことで充放電電流の最大値を小さくし、
かつ各ゲート間にPMOSとNMOSを接続してゲート
電位にずれを生じさせて貫通電流を抑制することによ
り、半導体集積回路の同時動作時の雑音を小さく抑える
ことができる、半導体集積回路の安定動作を保証する効
果がある。
の出力インバータのゲート間に抵抗を介挿してターンオ
ン時間をずらすことで充放電電流の最大値を小さくし、
かつ各ゲート間にPMOSとNMOSを接続してゲート
電位にずれを生じさせて貫通電流を抑制することによ
り、半導体集積回路の同時動作時の雑音を小さく抑える
ことができる、半導体集積回路の安定動作を保証する効
果がある。
【図1】本発明の第1実施例の回路図である。
【図2】本発明の第2実施例の回路図である。
【図3】従来のCMOS出力回路の一例の回路図であ
る。
る。
【図4】各部の波形を示す図である。
1,3,5,9,21,22 PMOS 2,4,6,10,23,24 NMOS 7,8,13〜16 抵抗
Claims (1)
- 【請求項1】 CMOS型の出力インバータを2個以上
有し、第1の出力インバータと第2以降の出力インバー
タを構成するそれぞれのPチャネルMOSトランジスタ
とNチャネルMOSトランジスタの各ゲート間に抵抗を
介挿するとともに、前記各トランジスタのゲート間にゲ
ート電位をずらすためのPチャネルMOSトランジスタ
とNチャネルMOSトランジスタを接続したことを特徴
とするCMOS型出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4225181A JPH0653430A (ja) | 1992-07-31 | 1992-07-31 | Cmos型出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4225181A JPH0653430A (ja) | 1992-07-31 | 1992-07-31 | Cmos型出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653430A true JPH0653430A (ja) | 1994-02-25 |
Family
ID=16825235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4225181A Pending JPH0653430A (ja) | 1992-07-31 | 1992-07-31 | Cmos型出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0653430A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014195241A (ja) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-07-31 JP JP4225181A patent/JPH0653430A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014195241A (ja) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9842860B2 (en) | 2013-02-28 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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