JPH0653430A - Ｃｍｏｓ型出力回路 - Google Patents
Ｃｍｏｓ型出力回路Info
- Publication number
- JPH0653430A JPH0653430A JP4225181A JP22518192A JPH0653430A JP H0653430 A JPH0653430 A JP H0653430A JP 4225181 A JP4225181 A JP 4225181A JP 22518192 A JP22518192 A JP 22518192A JP H0653430 A JPH0653430 A JP H0653430A
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- JP
- Japan
- Prior art keywords
- output
- transistors
- inverter
- channel mos
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ型の出力回路において、各部の浮遊
容量の充放電電流の最大値を小さくして、安定動作を保
証する。 【構成】 ２個以上のＣＭＯＳ型の出力インバータ（１
・２，３・４）を有し、第１の出力インバータと第２以
降の出力インバータを構成するそれぞれのＰチャネルＭ
ＯＳトランジスタ１，３とＮチャネルＭＯＳトランジス
タ２，４の各ゲート間に抵抗１３，１４を介挿するとと
もに、各トランジスタのゲート間にゲート電位をずらす
ためのＰチャネルＭＯＳトランジスタ２１，２２とＮチ
ャネルＭＯＳトランジスタ２３，２４を接続する。これ
らトランジスタ２１〜２４により出力インバータの貫通
電流を抑制する。
容量の充放電電流の最大値を小さくして、安定動作を保
証する。 【構成】 ２個以上のＣＭＯＳ型の出力インバータ（１
・２，３・４）を有し、第１の出力インバータと第２以
降の出力インバータを構成するそれぞれのＰチャネルＭ
ＯＳトランジスタ１，３とＮチャネルＭＯＳトランジス
タ２，４の各ゲート間に抵抗１３，１４を介挿するとと
もに、各トランジスタのゲート間にゲート電位をずらす
ためのＰチャネルＭＯＳトランジスタ２１，２２とＮチ
ャネルＭＯＳトランジスタ２３，２４を接続する。これ
らトランジスタ２１〜２４により出力インバータの貫通
電流を抑制する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にＣＭＯＳ構造の出力バッファ回路に関する。
し、特にＣＭＯＳ構造の出力バッファ回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路は高密度化、及び
大規模化してきており、特に論理回路においては入力及
び出力信号が増大する傾向にある。この出力信号の増加
に伴って、電源配線及び接地配線の浮遊容量に対する充
放電電流の大きな過渡電流により大きな雑音が発生さ
れ、この雑音により半導体集積回路装置の誤動作を引き
起こすという問題がある。この充放電電流の最大値を小
さくするためには、出力信号の立ち上がり、立ち下がり
の変化時間を大きくする必要がある。このような対策を
施した従来のＣＭＯＳ型出力回路の一例を図３に示す。
大規模化してきており、特に論理回路においては入力及
び出力信号が増大する傾向にある。この出力信号の増加
に伴って、電源配線及び接地配線の浮遊容量に対する充
放電電流の大きな過渡電流により大きな雑音が発生さ
れ、この雑音により半導体集積回路装置の誤動作を引き
起こすという問題がある。この充放電電流の最大値を小
さくするためには、出力信号の立ち上がり、立ち下がり
の変化時間を大きくする必要がある。このような対策を
施した従来のＣＭＯＳ型出力回路の一例を図３に示す。
【０００３】同図において、ＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳと略称する）１とＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳと略称する）２とで、
相補型ＭＯＳ回路（以下、ＣＭＯＳと称する）を構成す
る。そして、ＰＭＯＳ９と抵抗とで前記ＰＭＯＳ１を駆
動する第１のインバータ１１を構成し、ＮＭＯＳ１０と
抵抗８とで前記ＮＭＯＳ２を駆動する第２のインバータ
１２を構成している。尚、１０１は入力端子、１０２は
出力端子である。
スタ（以下、ＰＭＯＳと略称する）１とＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳと略称する）２とで、
相補型ＭＯＳ回路（以下、ＣＭＯＳと称する）を構成す
る。そして、ＰＭＯＳ９と抵抗とで前記ＰＭＯＳ１を駆
動する第１のインバータ１１を構成し、ＮＭＯＳ１０と
抵抗８とで前記ＮＭＯＳ２を駆動する第２のインバータ
１２を構成している。尚、１０１は入力端子、１０２は
出力端子である。
【０００４】図４にその動作波形を示す。第１のインバ
ータ１１の出力波形、即ちＰＭＯＳ１の入力波形Ｇ１
と、第２のインバータ１２の出力波形、即ちＮＭＯＳ２
の入力波形Ｇ２とでＰＭＯＳ１とＮＭＯＳ２を別々に駆
動することにより、貫通電流を減らし、電源及び接地配
線に発生する雑音を小さくすることができる。一方、第
１のインバータ１１の抵抗７，及び第２のインバータ１
２の抵抗８を大きくすることにより、ＣＭＯＳ回路のＰ
ＭＯＳ１，ＮＭＯＳ２のターンオンを遅くし、浮遊容量
による充放電電流の最大値を小さくしている。
ータ１１の出力波形、即ちＰＭＯＳ１の入力波形Ｇ１
と、第２のインバータ１２の出力波形、即ちＮＭＯＳ２
の入力波形Ｇ２とでＰＭＯＳ１とＮＭＯＳ２を別々に駆
動することにより、貫通電流を減らし、電源及び接地配
線に発生する雑音を小さくすることができる。一方、第
１のインバータ１１の抵抗７，及び第２のインバータ１
２の抵抗８を大きくすることにより、ＣＭＯＳ回路のＰ
ＭＯＳ１，ＮＭＯＳ２のターンオンを遅くし、浮遊容量
による充放電電流の最大値を小さくしている。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
ＰＭＯＳ１及びＮＭＯＳ２のターンオンを遅くすると、
それだけ速度が遅くなるという問題がある。尚、抵抗７
をＮＭＯＳで構成し、抵抗８をＰＭＯＳで構成したＣＭ
ＯＳ型インバータの場合でも、速度が遅くなる問題は同
じである。本発明の目的は、このような速度の低下を生
じることなく雑音や充放電電流の最大値を低減して安定
動作を保証したＣＭＯＳ型出力回路を提供することにあ
る。
ＰＭＯＳ１及びＮＭＯＳ２のターンオンを遅くすると、
それだけ速度が遅くなるという問題がある。尚、抵抗７
をＮＭＯＳで構成し、抵抗８をＰＭＯＳで構成したＣＭ
ＯＳ型インバータの場合でも、速度が遅くなる問題は同
じである。本発明の目的は、このような速度の低下を生
じることなく雑音や充放電電流の最大値を低減して安定
動作を保証したＣＭＯＳ型出力回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、ＣＭＯＳ型の
出力インバータを２個以上有し、第１の出力インバータ
と第２以降の出力インバータを構成するそれぞれのＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタの各ゲート間に抵抗を介挿するとともに、各トラン
ジスタのゲート間にゲート電位をずらすためのＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
を接続している。
出力インバータを２個以上有し、第１の出力インバータ
と第２以降の出力インバータを構成するそれぞれのＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタの各ゲート間に抵抗を介挿するとともに、各トラン
ジスタのゲート間にゲート電位をずらすためのＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
を接続している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のＣＭＯＳ型出力回路であ
る。図において、１０１は入力端子、１０２は出力端子
であり、これらの間にはＰＭＯＳ１とＮＭＯＳ２で構成
する第１の出力インバータと、ＰＭＯＳ３とＮＭＯＳ４
で構成する第２の出力インバータが接続される。即ち、
ＰＭＯＳ１，３のドレインとＮＭＯＳ２，４のドレイン
は出力端子１０２に接続され、ＣＭＯＳインバータを構
成している。
る。図１は本発明の一実施例のＣＭＯＳ型出力回路であ
る。図において、１０１は入力端子、１０２は出力端子
であり、これらの間にはＰＭＯＳ１とＮＭＯＳ２で構成
する第１の出力インバータと、ＰＭＯＳ３とＮＭＯＳ４
で構成する第２の出力インバータが接続される。即ち、
ＰＭＯＳ１，３のドレインとＮＭＯＳ２，４のドレイン
は出力端子１０２に接続され、ＣＭＯＳインバータを構
成している。
【０００８】また、前記入力端子１０１はＰＭＯＳ２
１，２２及びＮＭＯＳ２３，２４のゲートに接続され
る。ＰＭＯＳ２１のドレインはＮＭＯＳ２４のドレイン
とＰＭＯＳ２２のソースに接続され、更にＰＭＯＳ１の
ゲートに接続されると同時に抵抗１３を介してＰＭＯＳ
３のゲートに接続される。一方、ＮＭＯＳ２３のドレイ
ンはＰＭＯＳ２２のドレインとＮＭＯＳ２４のソースに
接続され、更にＮＭＯＳ２のゲートに接続されると同時
に抵抗１４を介してＮＭＯＳ４のゲートに接続される。
１，２２及びＮＭＯＳ２３，２４のゲートに接続され
る。ＰＭＯＳ２１のドレインはＮＭＯＳ２４のドレイン
とＰＭＯＳ２２のソースに接続され、更にＰＭＯＳ１の
ゲートに接続されると同時に抵抗１３を介してＰＭＯＳ
３のゲートに接続される。一方、ＮＭＯＳ２３のドレイ
ンはＰＭＯＳ２２のドレインとＮＭＯＳ２４のソースに
接続され、更にＮＭＯＳ２のゲートに接続されると同時
に抵抗１４を介してＮＭＯＳ４のゲートに接続される。
【０００９】このＣＭＯＳ型出力回路の動作は、ＰＭＯ
Ｓ２２よりＰＭＯＳ２１のサイズ比（Ｗ／Ｌ，Ｗ：ゲー
ト幅，Ｌ：ゲート長））を大きくし、またＮＭＯＳ２４
よりＮＭＯＳ２３のサイズ比を大きくすることにより、
それぞれの出力波形、即ちＰＭＯＳ１とＮＭＯＳ２の入
力波形Ｇ１，Ｇ２を図４に示すようなずれの生じた動作
波形とすることができる。これにより、ＰＭＯＳ１とＮ
ＭＯＳ２で構成する第１の出力インバータと、ＰＭＯＳ
３とＮＭＯＳ４で構成する第２の出力インバータの貫通
電流を無くすことができる。一方、第２の出力インバー
タのＰＭＯＳ３とＮＭＯＳ４は抵抗１３，１４を介して
駆動されるため、入力波形が鈍化され、ターンオンが大
きくなる。換言すると、充放電電流の最大値が小さくな
る。ただし、第１の出力インバータのＰＭＯＳ１とＮＭ
ＯＳ２には抵抗が介挿されていないため、入力波形が鈍
化されることはなく、高速動作が保証される。
Ｓ２２よりＰＭＯＳ２１のサイズ比（Ｗ／Ｌ，Ｗ：ゲー
ト幅，Ｌ：ゲート長））を大きくし、またＮＭＯＳ２４
よりＮＭＯＳ２３のサイズ比を大きくすることにより、
それぞれの出力波形、即ちＰＭＯＳ１とＮＭＯＳ２の入
力波形Ｇ１，Ｇ２を図４に示すようなずれの生じた動作
波形とすることができる。これにより、ＰＭＯＳ１とＮ
ＭＯＳ２で構成する第１の出力インバータと、ＰＭＯＳ
３とＮＭＯＳ４で構成する第２の出力インバータの貫通
電流を無くすことができる。一方、第２の出力インバー
タのＰＭＯＳ３とＮＭＯＳ４は抵抗１３，１４を介して
駆動されるため、入力波形が鈍化され、ターンオンが大
きくなる。換言すると、充放電電流の最大値が小さくな
る。ただし、第１の出力インバータのＰＭＯＳ１とＮＭ
ＯＳ２には抵抗が介挿されていないため、入力波形が鈍
化されることはなく、高速動作が保証される。
【００１０】また、第１の出力インバータより第２の出
力インバータの駆動能力を大きくしておくことより充放
電電流の最大値をより小さくすることができる。ひいて
は出力同時動作時の過渡電流を小さくすることができ
る。なお、第１のインバータは高速動作のために抵抗に
よる入力波形の遅れを行っていないが、高速動作が要求
されなければゲートに抵抗を設けてもよい。
力インバータの駆動能力を大きくしておくことより充放
電電流の最大値をより小さくすることができる。ひいて
は出力同時動作時の過渡電流を小さくすることができ
る。なお、第１のインバータは高速動作のために抵抗に
よる入力波形の遅れを行っていないが、高速動作が要求
されなければゲートに抵抗を設けてもよい。
【００１１】図２は本発明の第２実施例を示すＣＭＯＳ
型出力回路である。この実施例では、図１の回路にＰＭ
ＯＳ５とＮＭＯＳ６からなる第３のインバータを接続す
るとともに、抵抗１５，１６を接続した構成とされてい
る。入力波形を鈍化させるために抵抗１５は抵抗１３と
ＰＭＯＳ５のゲートの間に設けられ、抵抗１６は抵抗１
４とＮＭＯＳ１６のゲートの間に介挿されている。この
回路では、第３の出力インバータの入力波形は第２の出
力インバータより鈍化されているため、第３の出力イン
バータのターンオンはより大きくなり、充放電電流は第
２の出力インバータより小さくされる。
型出力回路である。この実施例では、図１の回路にＰＭ
ＯＳ５とＮＭＯＳ６からなる第３のインバータを接続す
るとともに、抵抗１５，１６を接続した構成とされてい
る。入力波形を鈍化させるために抵抗１５は抵抗１３と
ＰＭＯＳ５のゲートの間に設けられ、抵抗１６は抵抗１
４とＮＭＯＳ１６のゲートの間に介挿されている。この
回路では、第３の出力インバータの入力波形は第２の出
力インバータより鈍化されているため、第３の出力イン
バータのターンオンはより大きくなり、充放電電流は第
２の出力インバータより小さくされる。
【００１２】
【発明の効果】以上説明したように本発明は、２個以上
の出力インバータのゲート間に抵抗を介挿してターンオ
ン時間をずらすことで充放電電流の最大値を小さくし、
かつ各ゲート間にＰＭＯＳとＮＭＯＳを接続してゲート
電位にずれを生じさせて貫通電流を抑制することによ
り、半導体集積回路の同時動作時の雑音を小さく抑える
ことができる、半導体集積回路の安定動作を保証する効
果がある。
の出力インバータのゲート間に抵抗を介挿してターンオ
ン時間をずらすことで充放電電流の最大値を小さくし、
かつ各ゲート間にＰＭＯＳとＮＭＯＳを接続してゲート
電位にずれを生じさせて貫通電流を抑制することによ
り、半導体集積回路の同時動作時の雑音を小さく抑える
ことができる、半導体集積回路の安定動作を保証する効
果がある。
【図１】本発明の第１実施例の回路図である。
【図２】本発明の第２実施例の回路図である。
【図３】従来のＣＭＯＳ出力回路の一例の回路図であ
る。
る。
【図４】各部の波形を示す図である。
１，３，５，９，２１，２２ ＰＭＯＳ ２，４，６，１０，２３，２４ ＮＭＯＳ ７，８，１３〜１６ 抵抗
Claims (1)
- 【請求項１】 ＣＭＯＳ型の出力インバータを２個以上
有し、第１の出力インバータと第２以降の出力インバー
タを構成するそれぞれのＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタの各ゲート間に抵抗を
介挿するとともに、前記各トランジスタのゲート間にゲ
ート電位をずらすためのＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタを接続したことを特徴
とするＣＭＯＳ型出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225181A JPH0653430A (ja) | 1992-07-31 | 1992-07-31 | Ｃｍｏｓ型出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225181A JPH0653430A (ja) | 1992-07-31 | 1992-07-31 | Ｃｍｏｓ型出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653430A true JPH0653430A (ja) | 1994-02-25 |
Family
ID=16825235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225181A Pending JPH0653430A (ja) | 1992-07-31 | 1992-07-31 | Ｃｍｏｓ型出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014195241A (ja) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1992
- 1992-07-31 JP JP4225181A patent/JPH0653430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014195241A (ja) * | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9842860B2 (en) | 2013-02-28 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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