JP2563473B2 - Binary calculator - Google Patents

Description

【発明の詳細な説明】 〔目的〕 概要 産業上の利用分野 従来の技術（第15図、第16図、第17図） 発明が解決しようとする課題 課題を解決するための手段（第１図、第２図） 作用 実施例 原理（第３図） 第１実施例（第３図、第４図） 第２実施例（第５図） 第３実施例（第６図） 第４実施例（第７図） 第５実施例（第８図） 第６実施例（第９図） 第７実施例（第10図） 第８実施例（第11図） 第９実施例（第12図、第13図、第14図） 第10実施例 発明の効果 〔概要〕 ディジタル回路の２進基礎演算器に係り、特に並列全
加算器および並列全減算器における群先見桁上げ処理回
路の改良に関し、 群桁上げ選択加算または減算方式を用いた並列２進演
算器において、高速性を犠牲にすることなく回路の構成
素子数を削減しうる２進演算器を提供することを目的と
し、 並列全加算器にあっては、２つのｎビット進数データ
を入力として、各桁の桁上げ制御信号および桁上げ発生
信号を生成する手段と、前記２つのｎビット２進数デー
タを所定のビット数ごとに群分けし、群分けされた各デ
ータに対応する前記各桁上げ制御信号、桁上げ発生信号
および真の桁上げ信号に基づいて並行処理により前記２
つのｎビット２進数データの算術和を演算して真の和信
号を生成する群加算手段と、前記桁上げ制御信号および
桁上げ発生信号に基づいて前記各群に対応する群桁上げ
制御信号および群桁上げ発生信号を生成する手段と、を
備えた２進演算器において、前記群桁上げ制御信号およ
び群桁上げ発生信号に基づいて累積群桁上げ制御信号お
よび累積群桁上げ発生信号を生成する手段と、前記累積
群桁上げ制御信号、累積群桁上げ発生信号および当該群
への桁上げ信号により真の桁上げ信号を生成する手段
と、 を備えて構成する。DETAILED DESCRIPTION OF THE INVENTION [Purpose] Outline Industrial field of application Conventional technology (Figs. 15, 16, and 17) Problem to be solved by the invention Means for solving the problem (Fig. 1) , FIG. 2) Operation Example Principle (FIG. 3) First Example (FIGS. 3 and 4) Second Example (FIG. 5) Third Example (FIG. 6) Fourth Example ( Fig. 7) Fifth embodiment (Fig. 8) Sixth embodiment (Fig. 9) Seventh embodiment (Fig. 10) Eighth embodiment (Fig. 11) Ninth embodiment (Fig. 12, Fig. 12) (FIGS. 13 and 14) Tenth Embodiment Effects of the Invention [Outline] The present invention relates to a binary basic arithmetic unit of a digital circuit, and particularly to an improvement of a group look-ahead carry processing circuit in a parallel full adder and a parallel full subtractor. Provided is a parallel binary arithmetic unit using a carry selective addition or subtraction method, which can reduce the number of constituent elements of a circuit without sacrificing high speed. In the parallel full adder, a means for generating a carry control signal and a carry generation signal for each digit by inputting two n-bit binary data, and the two n-bit binary data are provided. Are grouped for each predetermined number of bits, and the two groups are grouped by parallel processing based on the carry control signals, carry generation signals, and true carry signals corresponding to the grouped data.
Group addition means for calculating an arithmetic sum of two n-bit binary data to generate a true sum signal, and group carry control signals corresponding to the respective groups based on the carry control signal and the carry generation signal, A binary arithmetic unit having means for generating a group carry generation signal, and generating a cumulative group carry control signal and a cumulative group carry generation signal based on the group carry control signal and the group carry generation signal. And a means for generating a true carry signal by the cumulative group carry control signal, the cumulative group carry generation signal and the carry signal to the group.

〔産業上の利用分野〕[Industrial applications]

本発明はディジタル回路の２進基礎演算器に係り、特
に並列全加算器および並列全減算器における群先見桁上
げ処理回路の改良に関する。The present invention relates to a binary basic arithmetic unit of a digital circuit, and more particularly to improvement of a group look-ahead carry processing circuit in a parallel full adder and a parallel full subtractor.

情報量の増大に伴い、計算機によるデータ処理の高速
化が要求される。このデータ処理の高速化の一手法とし
て、桁上げ先見（CLA:Carry Look Ahead）法が知られて
いる。この桁上げ先見法は予め各桁ごとに必要な桁上げ
を先見することにより加算速度を高速化しようとするも
のである。しかし、この桁上げ先見法によればデータ長
の増大に伴って限りなく演算素子の増大を招くこととな
るため、あまり実用的でない。As the amount of information increases, the speed of data processing by a computer is required. A carry look ahead (CLA) method is known as one method of speeding up this data processing. The carry look-ahead method is intended to speed up the addition speed by foreseeing the carry required for each digit in advance. However, according to this carry look-ahead method, the number of arithmetic elements is infinitely increased with the increase of the data length, which is not very practical.

一方、データ長が特に長い場合（例えば、32ビット、
64ビット）に好適な手法として桁上げ選択加算（Carry
Select Adder）法が知られている。この桁上げ選択加算
法によれば、データを複数の群に分割し、各群の加算器
において下位群からの真の桁上げ信号が生成される以前
に前もって桁上げが“0"であると仮定した場合の和信号
および桁上げが“1"であると仮定した場合の和信号をそ
れぞれ生成しておく。そして下位群の加算器からくり上
ってくる真の桁上げ信号が入力された時点で、その真の
桁上げ信号の論理に対応する仮の和信号（“0"のものか
“1"のものかのいずれか一方）を選択し、その選択した
仮の和信号をその群加算器の真の和信号として出力す
る。On the other hand, if the data length is particularly long (for example, 32 bits,
Carry Selective Addition (Carry
Select Adder) method is known. According to this carry selective addition method, the data is divided into a plurality of groups, and the carry is "0" before the true carry signal is generated from the lower group in the adder of each group. The sum signal under the assumption and the sum signal under the assumption that the carry is "1" are generated respectively. Then, when the true carry signal coming up from the adder of the lower group is input, the tentative sum signal (the one of "0" or "1") corresponding to the logic of the true carry signal is input. Of the above), and the selected temporary sum signal is output as the true sum signal of the group adder.

〔従来の技術〕[Conventional technology]

第15図に、上記桁上げ選択加算法を用いた高速並列全
加算器による64ビットALU（Arithmetic Logic Unit）の
例を示す。FIG. 15 shows an example of a 64-bit ALU (Arithmetic Logic Unit) by a high speed parallel full adder using the carry selective addition method.

このALUは大別して、先見法により真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
する和信号生成部と、同様の先見法で真の桁上げ信号が
“0"の場合および“1"の場合の各仮の桁上げ信号を生成
して最終的に真の桁上げ信号を生成する桁上げ信号生成
回路と、生成された真の桁上げ信号により上記仮の和信
号を選択する選択回路と、から構成される。以下、第15
図を参照し、各構成要素別に詳述する。This ALU is roughly classified into a sum signal generator that generates each temporary carry signal when the true carry signal is "0" and "1" by the foresight method, and a true digit by the same foresight method. A carry signal generation circuit that generates each temporary carry signal and finally generates a true carry signal when the carry signal is "0" and "1", and the generated true carry. And a selection circuit for selecting the temporary sum signal according to a signal. Below, the 15th
Each component will be described in detail with reference to the drawings.

処理データ 処理すべきデータは、一般に、２つのｎビット２進数
A,Bであり、ここでは64ビットのデータであるとする。
Ａは被加数Ｂは加数であり、ALUは被加数Ａと加数Ｂと
の算術和Ｆを算出するものである。Processed data The data to be processed is typically two n-bit binary numbers.
A and B, which are 64-bit data here.
A is the augend B is the addend, and ALU is for calculating the arithmetic sum F of the augend A and the addend B.

以下の説明においては、説明を簡単にするため、一般
化して、データA,Bおよび算術和Ｆの第ｉ桁（ｉ＝0,1,
2,…ｎ−１）の各ビットをそれぞれA_i，B_i，F_iとし、そ
の他の各信号にも“i"の添字を附して表現するものとす
る。In the following description, in order to simplify the description, it is generalized that the i-th digit (i = 0,1,
2, ... n-1) each A _i each bit of, B _i, and F _i, shall be expressed denoted by the subscripts also "i" to each of the other signals.

以上の64ビット入力データＡ（A₀，A₁，A₂，…，
A₆₃）およびＢ（B₀，B₁，B₂，…，B₆₃）はユニット・ロ
ジック・ブロック（以下、ULB:Unit Logic Biock回路と
いう。） ULB回路100 ULB回路100は、各入出データの各桁のビットに対応し
て設けられ、０〜63の64個設けられている。各ULB回路1
00は後段において桁上げ選択加算を行うのに必要な信号
（すなわち桁上げ制御信号P_iおよび桁上げ発生信号G_iの
２つの信号）を生成する回路である。The above 64-bit input data A (A ₀ , A ₁ , A ₂ , ...,
A ₆₃ ) and B (B ₀ , B ₁ , B ₂ , ..., B ₆₃ ) are unit logic blocks (hereinafter referred to as ULB: Unit Logic Biock circuits) ULB circuit 100 ULB circuit 100 It is provided corresponding to each digit bit, and 64 pieces of 0 to 63 are provided. Each ULB circuit 1
00 is a circuit for generating a signal (that is, two signals of a carry control signal P _i and a carry generation signal G _i ) necessary for carrying out carry select addition in the subsequent stage.

ここに、桁上げ制御信号P_iは P_i＝A_iB_i …（１） の排他的論理和（EOR）で与えられる。また、桁上げ発
生信号Ｇは G_i＝A_i・B_i …（２） の論理積（AND）で与えられる。Here, the carry control signal P _i is given by the exclusive OR (EOR) of P _i = A _i B _i (1). The carry generation signal G is given by the logical product (AND) of G _i = A _i · B _i (2).

このようにして、生成された桁上げ制御信号P_iおよび
桁上げ発生信号G_iはそれぞれ自らが属すべき群の桁上げ
選択加算回路（以下、CSA:Carry Select Adder回路とい
う。） 101に入力される。The carry control signal P _i and the carry generation signal G _i thus generated are input to the carry selection adder circuit (hereinafter, referred to as CSA: Carry Select Adder circuit) 101 of the group to which it belongs. It

なお、各ULB回路100に与えられている信号I₀〜I₃は桁
上げ制御信号P_i、桁上げ発生信号I₀〜I₃は桁上げ制御信
号P_i、桁上げ発生信号G_iとして何を出力するかを指定す
るための信号であり、本発明の加算器構成には直接関係
しないので説明は省略する。The signals I _{0 to} I ₃ given to each ULB circuit 100 are the carry control signals P _i , and the carry generation signals I _{0 to} I ₃ are the carry control signals P _i and carry generation signals G _i. Is a signal for designating whether or not to be output. Since it is not directly related to the adder configuration of the present invention, its explanation is omitted.

CSA回路101 CSA回路101は、入力データA,Bを所定ビット数（この
例では、４ビット）ごとに群に分割し、その各群に属す
るビットごとに仮の和信号F_i(0)，F_i(1)を下位群からの
真の桁上げ信号Ｃ_Ｍ′−１が生成される以前に前もって
生成しておく回路である。なおＭ′は第ｉ桁の属する群
加算器（CSA回路）内で処理すべき信号の最下位桁を表
わすものとする。また、一つの群加算器内で処理する信
号桁数をｍ′とする。仮の和信号F_i(0)は真の桁上げ信
号Ｃ_Ｍ′−１が“0"であると仮定した場合、F_i(1)はＣ
_Ｍ′−１が“1"であると仮定した場合の仮の和信号をそ
れぞれ示している。また、CSA回路101は、上記仮の和信
号F_i(0)，F_i(1)の他に、後述する群先見桁上げ処理回路
（以下BLACG:Blook Look Ahead Carry Generater回路と
いう。）105で使用するための群桁上げ制御信号BP_iおよ
び群桁上げ発生信号BG_iを生成する。CSA circuit 101 The CSA circuit 101 divides the input data A and B into groups for each predetermined number of bits (4 bits in this example), and for each bit belonging to each group, a temporary sum signal F _{i (0)} , This is a circuit in which F _{i (1)} is generated in advance before the true carry signal C _{M ′ -1} from the lower group is generated. Note that M'represents the lowest digit of the signal to be processed in the group adder (CSA circuit) to which the i-th digit belongs. The number of signal digits processed in one group adder is m '. Assuming that the true carry signal _CM′-1 is “0”, the temporary sum signal F _{i (0)} is C _i.
Each of the provisional sum signals when _M'-1 is assumed to be "1" is shown. The CSA circuit 101 includes a group look-ahead carry processing circuit (hereinafter referred to as BLACG: Blook Look Ahead Carry Generater circuit) 105, which will be described later, in addition to the temporary sum signals F _{i (0)} and F _{i (1)} . It generates a group carry control signal BP _i and a group carry generation signal BG _i for use.

ここで、第16図にCSA回路101の具体例を示し、以下説
明する。この第16図は、第15図における第１群（入力デ
ータA₀〜A₃，A₀〜A₃を受けもつ群）のCSA回路101_-1を例
に示したものである。この第16図のうち（ａ）はシンボ
ル化した図、（ｂ）は詳細回路図である。Here, a specific example of the CSA circuit 101 is shown in FIG. 16 and will be described below. FIG. 16 shows an example of the CSA circuit 101 _-1 of the first group (group which is responsible for input data A _{0 to} A ₃ and A _{0 to} A ₃ ) in FIG. In FIG. 16, (a) is a symbolized diagram, and (b) is a detailed circuit diagram.

この第16図（ｂ）に示すように、CSA回路101_-1は、UL
B回路100からの各ビットに対応する桁上げ制御信号P₀〜
P₃および桁上げ発生信号G₀〜G₃を入力とする。回路構成
素子としては、CMOSトランジスタを用い、 NAND回路、インバータ回路およびEOR回路の組み合せで
構成される。なお、バイポーラトランジスタなど他のデ
ィジタル素子を使用して構成可能であることはいうまで
もない。As shown in FIG. 16 (b), the CSA circuit 101 _-1 is UL
Carry control signal P ₀ ~ corresponding to each bit from B circuit 100
As inputs P ₃ and carry generation signal G ₀ ~G _3. CMOS transistors are used as circuit components, and they are composed of a combination of NAND circuits, inverter circuits, and EOR circuits. Needless to say, it can be configured using other digital elements such as a bipolar transistor.

このCSA回路101_-1は大別して５つのブロックで構成さ
れる。第１ブロックでは第０ビットに関する仮の和信号
F₀₍₀₎，F₀₍₁₎を生成する。第２図ブロックでは第１ビッ
トに関する仮の和信号F₁₍₀₎，F₁₍₁₎を生成する。第３ブ
ロックでは第２ビットに関する仮の和信号F₂₍₀₎，F₂₍₁₎
を生成する。第４ブロックでは第３ビットに関する仮の
和信号F₃₍₀₎，F₃₍₁₎を生成する。また、第５ブロックで
は第３ビット（すなわち第１群における最上位桁）に関
する群桁上げ制御信号BP₃および群桁上げ発生信号BG₃を
生成する（部分回路103）。The CSA circuit 101 _-1 is roughly divided into five blocks. The first block is a temporary sum signal for the 0th bit
Generates F _{0 (0)} and F _{0 (1)} . In the block shown in FIG. 2, temporary sum signals F _{1 (0)} and F _{1 (1)} for the first bit are generated. In the third block, the temporary sum signals F _{2 (0)} and F _{2 (1)} related to the second bit
Generate In the fourth block, temporary sum signals F3 ₍₀₎ and F3 ₍₁₎ for the third bit are generated. In the fifth block, the group carry control signal BP ₃ and the group carry generation signal BG ₃ for the third bit (that is, the most significant digit in the first group) are generated (partial circuit 103).

以上のようにして生成された各仮の和信号F₀₍₀₎，F
₀₍₁₎〜F₃₍₀₎，F₃₍₁₎は対応する第１マルチプレクサ回路
（以下、第1MPX回路という。）102に選択待ちの状態で
出力される。また、群桁上げ制御信号BP₃および群桁上
げ発生信号BG₃は、BLACG回路105の入力信号の一部とし
て出力される。The temporary sum signals F _{0 (0)} , F generated as described above
_{0 (1) to} F3 ₍₀₎ , F3 ₍₁₎ are output to the corresponding first multiplexer circuit (hereinafter referred to as the first MPX circuit) 102 in a selection waiting state. The group carry control signal BP ₃ and the group carry generation signal BG ₃ are output as a part of the input signals of the BLACG circuit 105.

以上は１つのCSA回路101_-1について説明したが、他の
群を受けもつCSA回路についても対応する入力データご
とに同様な構成となるので、それぞれの説明は省略す
る。Although one CSA circuit 101 _-1 has been described above, the CSA circuits that are in charge of the other groups have the same configuration for each corresponding input data, and therefore description thereof will be omitted.

BLACG回路105 BLACG回路105は、各群のCSA回路101内の部分回路103
からの群桁上げ制御信号BP_iおよび群桁上げ発生信号BG_i
をさらに所定数（この例では、４つ）の群に分割し、そ
の各群に属する群桁上げ制御信号BP_iおよび群桁上げ発
生信号BG_iごとに仮の桁上げ信号C_i(0)，C_i(1)を下位群
からの真の桁上げ信号Ｃ_Ｍ−ｍ′が生成される以前に前
もって生成しておく回路である。なお、Ｍは第ｉ桁の仮
の桁上げ信号C_i(0)，C_i(1)を生成する回路が属するBLAC
G回路内で処理すべき信号の最下位桁を表すものとす
る。かつ、Ｍ＜Ｍ′−１とする。BLACG circuit 105 The BLACG circuit 105 is a partial circuit 103 in the CSA circuit 101 of each group.
Group carry control signal BP _i and group carry generation signal BG _{i from}
Is further divided into a predetermined number (four in this example) of groups, and a temporary carry signal C _{i (0) is provided for} each group carry control signal BP _i and group carry generation signal BG _i belonging to each group. , C _{i (1)} is a circuit that is generated in advance before the true carry signal C _{M-m ′} from the lower group is generated. Note that M is the BLAC to which the circuit that generates the temporary carry signal C _{i (0)} , C _{i (1)} of the i-th digit belongs.
It shall represent the least significant digit of the signal to be processed in the G circuit. In addition, M <M'-1.

仮の桁上げ信号C_i(0)は真の桁上げ信号C_M-1が“0"であ
ると仮定した場合，C_i(1)はC_M-1が“1"であると仮定し
た場合の信号である。Assuming that the temporary carry signal C _{i (0)} is true carry signal C _M-1 is “0”, C _{i (1)} is assumed that C _M-1 is “1”. It is a signal of the case.

ここで、第17図にBLACG回路105の具体例を示し、以下
説明する。この第17図は、第15図における第１群（入力
信号BP₃，BG₃，BP₇，BG₇，BP₁₁，BG₁₁およびBP₁₅，BG₁₅
を受けもつ群）のBLACG回路105_-1を例に示したものであ
る。この第17図のうち、（ａ）はBLACG回路105_-1をシン
ボル化した図、（ｂ）は詳細回路図である。Here, a specific example of the BLACG circuit 105 is shown in FIG. 17 and will be described below. This FIG. 17 shows the first group (input signals BP ₃ , BG ₃ , BP ₇ , BG ₇ , BP ₁₁ , BG ₁₁ and BP ₁₅ , BG _{15 in FIG. 15).}
The BLACG circuit 105 _-1 of the group having received) illustrates an example. Of this FIG. 17, a (a) diagram symbolizes the BLACG circuit 105 _-1, (b) is a detailed circuit diagram.

この第17図（ｂ）に示すように、BLACG回路105_-1は、
前段の各CSA回路101内の部分回路103からの各群桁上げ
制御信号BP₃，BP₇，BP₁₁，BP₁₅および各群桁上げ発生信
号BG₃，BG₇，BG₁₁，BG₁₅を入力とする。回路はCMOSトラ
ンジスタを用いてNAND回路およびインバータ回路の組み
合せで構成される。なお、CMOSに限らずバイポーラトラ
ンジスタなど他のディジタル素子を用いても構成可能で
ある。As shown in FIG. 17 (b), the BLACG circuit 105 _-1 is
Enter the preceding each group of digits from the partial circuit 103 in each CSA circuit 101 of the raising control signal _{BP 3, BP 7, BP 11} , BP 15 and each group carry generation signal _{BG 3, BG 7, BG 11} , BG 15 And The circuit is composed of a combination of NAND circuit and inverter circuit using CMOS transistors. It should be noted that the present invention is not limited to CMOS and can be configured using other digital elements such as bipolar transistors.

BLACG回路105_-1は大別して４つのブロックで構成され
る。第１のブロックでは群桁上げ制御信号BP₃および郡
桁上げ発生信号BG₃に基づいて仮の桁上げ信号C₃₍₀₎，C
₃₍₁₎を生成する。以下同様にして、第２のブロックでは
BP₃〜BP₇，BG₃〜BG₇によりC₇₍₀₎，C₇₍₁₎を生成する。第
３のブロックではBP₃〜BP₁₁，BG₃〜BG₁₁によりC₁₁₍₀₎，
C₁₁₍₁₎を生成する。第４のブロックではBP₃〜BP₁₅，BG₃
〜BG₁₅によりC₁₅₍₀₎，C₁₅₍₁₎を生成する。The BLACG circuit 105 _-1 is roughly divided into four blocks. In the first block, based on the group carry control signal BP ₃ and the count carry generation signal BG ₃ , provisional carry signals C _{3 (0)} , C
Generates _{3 (1)} . Similarly, in the second block,
C ₇ by _{BP 3 ~BP 7, BG 3 ~BG} 7 (0), to produce a C _{7 (1).} In the third block, C _{11 (0)} , BP ₃ to BP ₁₁ , BG _{3 to} BG ₁₁
Generates C _{11 (1)} . In the fourth block, BP ₃ to BP ₁₅ , BG ₃
C ₁₅ by ~BG _{15 (0),} to produce a C _{15 (1).}

このようにして生成された各仮の桁上げ信号C₃₍₀₎，C
₃₍₁₎，C₇₍₀₎，C₇₍₁₎，C₁₁₍₀₎，C₁₁₍₁₎およびC₁₅₍₀₎，C
₁₅₍₁₎は対応するマルチプレクサ回路（以下、第2MPX回
路）104に選択待ちの状態で出力される。Each temporary carry signal C _{3 (0)} , C generated in this way
_{3 (1)} , C _{7 (0)} , C _{7 (1)} , C _{11 (0)} , C _{11 (1)} and C _{15 (0)} , C
_{15 (1)} is output to the corresponding multiplexer circuit (hereinafter, second MPX circuit) 104 in a selection waiting state.

以上は１つのBLACG回路105_-1について説明したが、他
の群を受けもつBLACG回路についても上記同様の構成と
なるのでそれぞれの説明は省略する。Above has been described for a single BLACG circuit 105 _-1, each of the explanation is omitted since the above same configuration for the BLACG circuit having received the other groups.

第2MPX回路104 第2MPX回路104は、各BLACG回路105からの仮の桁上げ
信号C₃₍₀₎，C₃₍₁₎〜C₁₅₍₀₎，C₁₅₍₁₎のうち各仮の桁上げ
信号対C₃₍₀₎，C₍₁₎…のいずれか一方（つまり、桁上げ
“0"の場合か、又は“1"の場合のいずれか一方）を下位
群の第2MPX回路104の最上位桁の信号である真の桁上げ
信号C_in，C₁₅，C₃₁，C₄₇の入力時点で選択するセレクタ
である。The 2MPX circuit 104 first 2MPX circuit 104, the provisional carry signal C ₃ from the BLACG circuits _{105 (0), C 3 (} 1) ~C 15 (0), the temporary digit of the C _{15 (1)} One of the pair of carry signals C _{3 (0)} , C _{(1), etc.} (that is, one of carry “0” or carry “1”) is output to the second MPX circuit 104 of the lower group. This is a selector that is selected when the true carry signals C _in , C ₁₅ , C ₃₁ , and C ₄₇ , which are the most significant digit signals, are input.

この仮の桁上げ信号の選択動作は、まず最下位群の第
2MPX回路104に真の桁上げ信号C_inが入力されることによ
り始まり、第１群の選択終了時点で最上位の桁上げ信号
C₁₅がその上位の第2MPX回路104に対する真の桁上げ信号
としてくり上げられ、以下順に上位の群に向かってくり
上げられていく。The operation of selecting the provisional carry signal is first performed in the lowest group.
It starts when the true carry signal C _in is input to the 2MPX circuit 104 and reaches the highest carry signal at the end of the selection of the first group.
C ₁₅ is rounded up as a true carry signal to the upper second MPX circuit 104, and is rounded up to the upper group in the following order.

一方、各第2MPX回路104において選択された仮の桁上
げ信号のいずれか一方である真の桁上げ信号C₃〜C₁₅，C
₁₉〜C₃₁，C₃₅〜C₄₇，C₅₁〜C₆₃は対応する第1MPX回路102
に対し、選択信号として出力される。On the other hand, the true carry signal C _{3 to} C ₁₅ , C which is one of the temporary carry signals selected in each second MPX circuit 104.
_{19 to} C ₃₁ , C _{35 to} C ₄₇ , C _{51 to} C ₆₃ are the corresponding first MPX circuit 102
Is output as a selection signal.

第1MPX回路102 第1MPX回路102は第2MPX回路104からの桁上げ信号C₃〜
C₁₅，C₁₉〜C₃₁，C₃₅〜C₄₇，C₅₁〜C₆₃を受けて、各CSA回
路101から出力される仮の和信号F_i(0)，F_i(1)のいずれ
か一方を選択出力する。選択は各第1MPX102に入力され
る桁上げ信号Ｃ_Ｍ′−１の内容（“0"又は“1"）に応じ
て行なわれる。選択された仮の和信号F_i(0)又はF_i(1)は
当該CSA回路101における真の和信号（具体的にはF₀〜F
₆₃）として出力され、これで一つの群の加算演算が終了
する。First MPX circuit 102 The first MPX circuit 102 is a carry signal C ₃ ~ from the second MPX circuit 104.
One of the temporary sum signals F _{i (0)} and F _{i (1)} output from each CSA circuit 101 in response to C ₁₅ , C _{19 to} C ₃₁ , C _{35 to} C ₄₇ , and C _{51 to} C ₆₃ . One is selectively output. The selection is performed according to the contents (“0” or “1”) of the carry signal CM′ _-1 input to each first MPX 102. The selected provisional sum signal F _{i (0)} or F _{i (1)} is the true sum signal (specifically, F ₀ to F _i) in the CSA circuit 101.
₆₃ ), which completes the addition operation for one group.

以上の説明は、並列全加算器の例で説明したが、並列
全減算器に適用が可能である。並列全減算器を構成する
場合、第ｉ桁に関し、ULB回路100で生成する桁借り制御
信号P_iとし、かつ桁借り発生信号をG_iとして構成すれば
よい。すなわち、Ａを被減数、Ｂを減数とする減算Ｆ＝
Ａ−Ｂにおいて桁借り制御信号P_iは、 の排他的論理和の否定（ENOR）で求める。また、桁借り
発生信号G_iは、 G_i＝A_i・B_i …（４） で求めればよい。その他は、桁上げ信号を桁借り信号と
して取扱い、最下位桁より順次桁借り信号を処理するこ
とにより上記同様の構成手法で全減算器を構成すること
ができる。但し、各桁の真の差信号F_iは、 の排他的論理和の否定（ENOR）で求められる。Although the above description has been given on the example of the parallel full adder, it can be applied to the parallel full subtractor. When the parallel full subtractor is configured, the borrow borrow control signal P _i generated by the ULB circuit 100 and the borrow borrow generation signal G _i may be configured for the _i-th digit. That is, subtraction F = where A is the minuend and B is the subtraction F =
In AB, the borrow control signal P _i is It is calculated by the negation of exclusive OR of (ENOR). Further, the borrowing occurrence signal G _i may be obtained by G _i = A _i · B _i (4) In the other cases, the carry signal is treated as a carry signal, and the carry signal is sequentially processed from the least significant digit, whereby the full subtractor can be configured by the same configuration method as described above. However, the true difference signal F _i of each digit is It is obtained by the negation of the exclusive OR of (ENOR).

以上に述べたように、従来の桁上げ選択加算法を用い
た並列全加算器によれば、32ビット、64ビット等の長大
データを高速処理する場合に威力を発揮する等、その機
能面において優れたものである。As described above, according to the parallel full adder using the conventional carry select addition method, it is effective in processing large data such as 32 bits and 64 bits at high speed. It is excellent.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

しかしながら、上記従来の桁上げ選択加算法を用いた
並列全加算器においては、BLACG回路105の回路構成素子
数が多く、単純なCLA法に比べても倍増するという問題
がある。However, in the parallel full adder using the above-described carry select addition method, there is a problem in that the number of circuit constituent elements of the BLACG circuit 105 is large and the number doubles as compared with the simple CLA method.

すなわち、上記従来例はCSA回路101において予め２つ
の仮の和信号F_i(0)，F_i(1)を用意しておき、BLACG回路1
05により生成される真の桁上げ信号の内容が決定した時
点で、その内容に応じていずれか一方の仮の和信号F
_i(0)またはF_i(1)を真の和信号F_iとして選択出力するも
のである。したがって、演算速度は真の桁上げ信号をい
かに速く生成できるかによって決まる。そこで、この真
の桁上げ信号を高速生成するために、先の述べたように
BLACG回路105では４桁ごとに群分けし、先見処理法によ
り２つの仮の桁上げ信号C_i(0)，C_i(0)を用意し、第2MPX
回路104において下位桁からの真の桁上げ信号Ｃ
_Ｍ−ｍ′が確定した時点で仮の桁上げ信号C_i(0)またはC
_i(1)のうちのいずれか一方を真の桁上げ信号C_iとして選
択出力するようになっている。このような構成の結果、
必ず２つの仮の桁上げ信号C_i(0)，C_i(1)を時間的に並列
生成する必要があり、この並列生成のための生成回路が
上記回路素子数の増大を招く原因となっている。That is, in the above-mentioned conventional example, the CSA circuit 101 prepares two temporary sum signals F _{i (0)} and F _{i (1)} in advance, and the BLACG circuit 1
When the content of the true carry signal generated by 05 is determined, one of the temporary sum signals F depending on the content is determined.
_{i (0)} or F _{i (1)} is selectively output as the true sum signal F _i . Therefore, the operation speed depends on how fast the true carry signal can be generated. Therefore, in order to generate this true carry signal at high speed, as described above,
The BLACG circuit 105 is divided into groups of four digits, and two temporary carry signals C _{i (0)} and C _{i (0)} are prepared by the look-ahead processing method, and the second MPX
The true carry signal C from the lower digit in the circuit 104
_A temporary carry signal C _{i (0)} or C
_{One of i (1)} is selectively output as a true carry signal C _i . As a result of such a configuration,
It is necessary to generate two temporary carry signals C _{i (0)} and C _{i (1)} in parallel in time, and the generation circuit for this parallel generation causes an increase in the number of circuit elements. ing.

BLACG回路105内において２つの仮の桁上げ信号
C_i(0)，C_i(1)を並列生成するのに要する回路は、第ｉ桁
に関していえば当該第ｉ桁の所属するBLACG回路105内の
各桁の群桁上げ制御信号BP_iおよび群桁上げ発生信号BG_i
を処理するものであり、かなりの重複部分（つまり、同
様な信号を重複して生成する部分）を含んでいる。この
重複部分を桁上げ選択加算方式の高速性を阻害しない範
囲で除去すれば、回路構成の簡素化ならびに回路の構成
素子数を減らすことが可能である。もともと、仮の桁上
げ信号C_i(0)およびC_i(1)の２つの信号は各桁の真の桁上
げ信号C_iを生成するうえでは冗長な情報を含んでいる。Two temporary carry signals in the BLACG circuit 105
The circuit required to generate C _{i (0)} and C _{i (1)} in parallel is the group carry control signal BP _i for each digit in the BLACG circuit 105 to which the i-th digit belongs, as far as the i-th digit is concerned. Group carry generation signal BG _i
, And includes a considerable amount of overlap (that is, a part in which similar signals are duplicated and generated). If this overlapping portion is removed within a range that does not impede the high speed of the carry select addition method, it is possible to simplify the circuit configuration and reduce the number of constituent elements of the circuit. Originally, the two signals of the temporary carry signals C _{i (0)} and C _{i (1)} contain redundant information in generating the true carry signal C _i of each digit.

本発明は、桁上げ選択加算（または減算）方式を用い
た配列２進演算機器において、高速性を犠牲にすること
なく、回路の構成素子数を削減しうる２進演算器を提供
することを目的とする。The present invention provides a binary arithmetic unit capable of reducing the number of constituent elements of a circuit in an array binary arithmetic unit using a carry selective addition (or subtraction) method without sacrificing high speed. To aim.

〔課題を解決するための手段〕[Means for solving the problem]

第１図に、本願の請求項１に対応するブロック図を示
す。第１図に示すように、本発明に係る２進演算器であ
る並列全加算器は２つのｎビット２進数データ（A,B）
を入力として、各桁の桁下制御信号（P_i）および桁上げ
発生信号（G_i）を生成する手段（100）と、前記２つの
ｎビット２進数データ（A,B）を所定のビット数ごとに
群分けし、群分けされた各データに対応する前記各桁上
げ制御信号（P_i）、桁上げ発生信号（G_i）および真の桁
上げ信号（Ｃ_Ｍ′−１）に基づいて並行処理により前記
２つのｎビット２進数データ（A,B）の算術和を演算し
て真の和信号（F_i）を生成する群加算手段（101）と、
前記桁上げ制御信号（P_i）および桁上げ発生信号（G_i）
に基づいて前記各群に対応する群桁上げ制御信号（B
P_i）および群桁上げ発生信号（BG_i）を生成する手段（1
03）と、を備えた２進演算器において、前記群桁上げ制
御信号（BP_M〜BP_Ｍ′−１）および群桁上げ発生信号BG_M
〜BG_Ｍ′−１）に基づいて累積群桁上げ制御信号（CP
_Ｍ′−１ ^＊）および累積群桁上げ発生信号（CG_Ｍ′−１
^＊）を生成する手段（106）と、前記累積群桁上げ制御
信号（CP_Ｍ′−１ ^＊）、累積群桁上げ発生信号（CG
_Ｍ′−１ ^＊）および当該群への桁上げ信号
（Ｃ_Ｍ−ｍ′）により真の桁上げ信号（Ｃ_Ｍ′−１）を
生成する手段（107）と、を備えて構成する。FIG. 1 shows a block diagram corresponding to claim 1 of the present application. As shown in FIG. 1, a parallel full adder, which is a binary arithmetic unit according to the present invention, includes two n-bit binary data (A, B).
Means for generating a carry-down control signal (P _i ) and a carry generation signal (G _i ) for each digit, and the two n-bit binary data (A, B) as predetermined bits. Based on each carry control signal (P _i ), carry generation signal (G _i ) and true carry signal ( _CM′-1 ) corresponding to each grouped data. And a group adding means (101) for calculating an arithmetic sum of the two n-bit binary data (A, B) by parallel processing to generate a true sum signal (F _i ).
The carry control signal (P _i ) and the carry generation signal (G _i )
Group carry control signal (B
P _i ) and means for generating a group carry generation signal (BG _i ) (1
03), in a binary arithmetic unit provided with said group carry control signal (BP _M ~BP _M'-1) and Gunketa raised generation signal BG _M
~ BG _M'-1 ) based on the cumulative group carry control signal (CP
_M'-1 ^* ) and a cumulative group carry generation signal (CG _M'-1
^* ), A cumulative group carry control signal ( _CPM'-1 ^* ), and a cumulative group carry generation signal (CG).
_M'-1 ^* ) and means (107) for generating a true carry signal ( _CM'-1 ) from the carry signal ( _{CM- m '} ) to the group.

〔作用〕[Action]

請求項１記載の並列全加算器において、２つのｎビッ
ト２進数データ（A,B）が入力されると、桁上げ制御信
号および桁上げ発生信号生成手段（100）から桁上げ制
御信号（P_i）および桁上げ発生信号（G_i）が出力され
る。In the parallel full adder according to claim 1, when two n-bit binary number data (A, B) are input, a carry control signal and a carry generation signal generation means (100) generate a carry control signal (P). _i ) and carry generation signal (G _i ) are output.

桁上げ制御信号（P_i）および桁上げ発生信号（G_i）は
群加算手段（101）と、群桁上げ制御信号および群桁上
げ発生信号生成手段（103）にそれぞれ与えられる。The carry control signal (P _i ) and the carry generation signal (G _i ) are given to the group addition means (101) and the group carry control signal and group carry generation signal generation means (103), respectively.

群加算手段（101）では入力された桁上げ制御信号（P
_i）および桁上げ発生信号（G_i）に基づいて仮の和信号F
_i(0)，F_i(1)を生成する。仮の和信号F_i(0)は下位の群か
らの桁上げ信号（Ｃ_Ｍ′−１）が“0"の場合、仮の和信
号F_i(1)は同桁上げ信号（Ｃ_Ｍ′−１）が“1"の場合を
想定して予め生成される信号である。In the group addition means (101), the carry control signal (P
_i ) and the carry generation signal (G _i ) based on the temporary sum signal F
Generate _{i (0)} and F _{i (1)} . If the temporary sum signal F _{i (0)} is the carry signal from the group of lower (C _M'-1) is "0", the provisional sum signal F _{i (1)} is the carry signal (C M _{' -1} ) is a signal generated in advance assuming that " _-1 " is "1".

群桁上げ制御信号および群桁上げ発生信号生成手段
（103）では桁上げ制御信号（P_i）および桁上げ発生信
号（G_i）に基づいて当該群加算手段（101）に対応する
群桁上げ制御信号（BP_i）および群桁上げ発生信号（B
G_i）を生成し、累積群桁上げ制御信号および累積群桁上
げ発生信号生成手段（106）に出力する。The group carry control signal and the group carry generation signal generation means (103) generate a group carry corresponding to the group addition means (101) based on the carry control signal (P _i ) and the carry generation signal (G _i ). Control signal (BP _i ) and group carry generation signal (B
G _i ) is generated and output to a cumulative group carry control signal and a cumulative group carry generation signal generation means (106).

累積群桁上げ制御信号および累積群桁上げ発生信号生
成手段（106）は、累積群桁上げ制御信号（CP_Ｍ′−１
^＊）および累積群桁上げ発生信号（CG_Ｍ′−１ ^＊）を生
成し、真の桁上げ信号生成手段（107）に出力する。The accumulative group carry control signal and the accumulative group carry generation signal generation means (106) is configured to generate an accumulative group carry control signal ( _CPM'-1.
^* ) And a cumulative group carry generation signal (CG _M'-1 ^* ) are generated and output to the true carry signal generation means (107).

真の桁上げ信号生成手段（107）は累積群桁上げ制御
信号（CP_Ｍ′−１ ^＊）、累積群桁上げ発生信号（CG
_Ｍ′−１ ^＊）および下位群からの桁上げ信号（Ｃ
_Ｍ−ｍ′）に基づいて真の桁上げ信号（Ｃ_Ｍ′−１）を
生成し、これを上記群加算手段（101）に対し、予め生
成された仮の和信号F_i(0)またはF_i(1)の選択信号として
送る。The true carry signal generating means (107) is a cumulative group carry control signal ( _CPM'-1 ^* ), a cumulative group carry generation signal (CG).
_M'-1 ^* ) and carry signal (C
_A true carry signal ( _CM'-1 ) is generated based on _{M-m '} ), and the true carry signal ( _CM'-1 ) is _supplied to the group adding means (101) by the preliminarily generated temporary sum signal F _{i (0)} or It is sent as a selection signal of F _{i (1)} .

そして、群加算手段（101）は上記真の桁上げ信号
（Ｃ_Ｍ′−１）の内容（“0"又は“1"）に応じて仮の和
信号F_i(0)またはF_i(1)のいずれかを選択し、選択した和
信号を真の和信号（F_i）として出力する。Then, the group addition means (101) determines the temporary sum signal F _{i (0)} or F _{i (1 )} according to the content (“0” or “1”) of the true carry signal ( _CM′-1 ). ₎ Is selected and the selected sum signal is output as a true sum signal (F _i ).

要約すると、請求項１記載の発明は、従来のように、
仮の桁上げ信号C_i(0)，C_i(0)の２つを同時生成して選択
出力するのではなく、CP^＊ _Ｍ′−１,CG^＊ _Ｍ′−１と真
の桁上げ信号（Ｃ_Ｍ−ｍ′）を用いて直接的に真の桁上
げ信号（Ｃ_Ｍ−１′）を生成するようにしたものであ
る。In summary, the invention of claim 1 is
Instead of simultaneously generating and selectively outputting two provisional carry signals C _{i (0)} and C _{i (0)} , CP ^* _M′-1 , CG ^* _M′-1 and a true carry signal (C _{M-m '} ) is used to directly generate a true carry signal (C _M-1' ).

〔実施例〕〔Example〕

次に、本願発明に係る各実施例を図面に基づいて説明
する。Next, each embodiment according to the present invention will be described with reference to the drawings.

原理 まず、本発明の基本原理について説明する。説明を統
一的にするため、従来の64ビットALU（第15図）に準じ
た回路構成を第３図に示し、これに基づいて以下述べ
る。Principle First, the basic principle of the present invention will be described. In order to make the description uniform, a circuit configuration according to the conventional 64-bit ALU (FIG. 15) is shown in FIG.

いま、１個の群加算器であるCSA回路101は、ｍ′桁
（４ビット）の信号を同時処理するものとする。最下位
桁が第Ｍ′桁であるCSA回路101の内部において、第ｉ桁
に関し、群桁上げ制御信号BP_iと、群桁上げ発生信号BG_i
は次式（５），（６）で与えられる。Now, it is assumed that the CSA circuit 101, which is one group adder, simultaneously processes m'th digit (4 bits) signals. Inside the CSA circuit 101 whose lowest digit is the M'th digit, for the i-th digit, the group carry control signal BP _i and the group carry generation signal BG _i.
Is given by the following equations (5) and (6).

但し、ｉ＝Ｍ′＋ｍ′−1, Ｍ′＝0,m′,2m′,3m′… この最下位桁が第Ｍ′桁であるCSA回路101は、上記
（５），（６）式で与えられる群桁上げ制御信号BP_iお
よび群桁上げ発生信号BG_iを生成するとともに、仮の和
信号Ｆ_{ｉ′（０）},F_{ｉ′（１）}を生成する。ここに、Ｆ
_{ｉ′（０）},F_{ｉ′（１）}における“ｉ′”はｉ′＝
Ｍ′,M′＋1,…Ｍ′＋ｍ′−1,（Ｍ′＝0,m′,2m′,3
m′…）である。 However, i = M '+ m'-1, M' = 0, m ', 2m', 3m '... The CSA circuit 101 whose least significant digit is the M'th digit has the above equations (5) and (6). The group carry control signal BP _i and the group carry generation signal BG _i given by the above are generated, and the tentative sum signals F _{i ′ (0)} and F _{i ′ (1)} are generated. Where F
"i '" in _{i' (0)} , F _{i '(1)} is i' =
M ', M' + 1, ... M '+ m'-1, (M' = 0, m ', 2m', 3
m '...).

一方、BLACG回路の105は上記のように生成された群桁
上げ制御信号BP_iと、群桁上げ発生信号BG_iをｍ桁ごとに
分けて処理するものとする。最下位桁が第Ｍ桁であるBL
ACG回路105において、累積群桁上げ制御信号CP_i ^*、累積
群桁上げ発生信号CG_i ^*を次の（６），（７）式により定
義する。On the other hand, the BLACG circuit 105 processes the group carry control signal BP _i generated as described above and the group carry generation signal BG _i separately for every m digits. BL whose lowest digit is the Mth digit
In the ACG circuit 105, the cumulative group carry control signal CP _i ^* and the cumulative group carry generation signal CG _i ^* are defined by the following equations (6) and (7).

であり、〔ｘ〕はｘを越えない最大整数を与えるｘの関
数を表わす。 And [x] represents a function of x that gives a maximum integer not exceeding x.

このようにして求められた累積群桁上げ制御信号C
P_i ^*、累積群桁上げ発生信号CG_i ^*と当該BLACG回路105へ
の真の桁上げ信号（下位群からの桁上げ信号）Ｃ
_Ｍ−ｍ′は第ｉ桁の真の桁上げ信号C_iとの間で、次の
（８）式の関係を有する。The cumulative group carry control signal C obtained in this way
P _i ^* , cumulative group carry generation signal CG _i ^* and true carry signal to the BLACG circuit 105 (carry signal from lower group) C
_{M-m '} has the following relationship (8) with the true carry signal C _i of the i-th digit.

C_i＝CG_i ^*＋CP_i ^*・Ｃ_Ｍ−ｍ′ ……（８） このように、仮の桁上げ信号C_i(0)，C_i(1)を予め生成
し、桁上げ信号Ｃ_Ｍ−ｍ′により、そのいずれかを選択
出力すのではなく、（６），（７）式で与えられる累積
群桁上げ制御信号CP_i ^*、累積群桁上げ発生信号CG_i ^*およ
び当該群のBLACG回路への桁上げ信号Ｃ_Ｍ−ｍ′のみに
よって直接的に第ｉ桁の真の桁上げ信号C_iを生成するよ
うにしたものである。このことにより、前述した冗長な
回路を除去することができ、回路の簡素化が可能であ
る。このとき、桁上げ信号Ｃ_Ｍ−ｍ′が入力された時点
から真の桁上げ信号C_iを生成されるまでに要する時間
（すなわち、遅延時間）を極力小さくするように考慮す
ることで、回路の簡素化とともに高速性を維持できる。C _i = CG _i ^* + CP _i ^* · C _{M−m ′} (8) Thus, the temporary carry signals C _{i (0)} and C _{i (1)} are generated in advance, and the carry signal C _{M is} generated. Instead of selectively outputting either of them by _{-m '} , the cumulative group carry control signal CP _i ^* , the cumulative group carry generation signal CG _i ^* and the corresponding group given by the equations (6) and (7) The true carry signal C _i of the i-th digit is directly generated only by the carry signal C _{M-m ′} to the BLACG circuit. As a result, the redundant circuit described above can be removed, and the circuit can be simplified. At this time, the circuit is taken into consideration by minimizing the time (that is, the delay time) required from generation of the carry signal C _{M-m ′} to generation of the true carry signal C _i. High speed can be maintained with simplification.

次に、第１図に上記基本原理を適用した実施例につい
て説明する。Next, an embodiment to which the above basic principle is applied will be described with reference to FIG.

第１実施例 第３図に第１の実施例の概要を示す。従来の第11図と
異なる点は、BLACG回路105aの構成であり、他の入力デ
ータA,B,ULB回路100、CSA回路101、第1MPX回路102につ
いては同一の構成をとるので同一の符号を附してその説
明は省略する。First Embodiment FIG. 3 shows an outline of the first embodiment. The difference from the conventional FIG. 11 is the configuration of the BLACG circuit 105a, and since the other input data A, B, the ULB circuit 100, the CSA circuit 101, and the first MPX circuit 102 have the same configuration, the same reference numerals are used. The description is omitted.

本実施例におけるBLACG回路105aは、従来のBLACG回路
105と比べて仮の桁上げ信号C_i(0)，C_i(1)を並列生成せ
ず、各ビットにつき累積群桁上げ制御信号CP_i ^*および累
積群桁上げ発生信号CG_i ^*を新たに導入して直接的に真の
桁上げ信号C_iを算出するという点において異なってい
る。The BLACG circuit 105a in this embodiment is a conventional BLACG circuit.
Compared with 105, temporary carry signals C _{i (0)} and C _{i (1)} are not generated in parallel, and cumulative group carry control signal CP _i ^* and cumulative group carry generation signal CG _i ^* are newly added for each bit. The difference is that the true carry signal C _i is directly calculated by introducing the above.

次に、第４図に、第１実施例に係るBLACG回路5aの具
体例を示す。この第４図は第３図における第１群の受け
もつBLACG回路105_a-1を例にして示したものである。こ
の第４図のうち、（ａ）はシンボル化した図、（ｂ）は
詳細回路図である。Next, FIG. 4 shows a specific example of the BLACG circuit 5a according to the first embodiment. FIG. 4 shows an example of the BLACG circuit 105a _-1 which the first group in FIG. 3 serves. In FIG. 4, (a) is a symbolized diagram, and (b) is a detailed circuit diagram.

この第４図（ｂ）に示すように、BLACG回路105_a-1はC
SA回路101からの群桁上げ制御信号BP₃，BG₃〜BP₁₅，BG
₁₅および桁上げ信号C_-1を入力とする。回路構成素子と
してはCMOSトランジスタを用い、NAND回路、インバータ
回路NOR回路およびEOR回路の各組合せで構成される。な
お、バイポーラトランジスタなど他のディジタル素子の
使用が可能である。As shown in FIG. 4 (b), the BLACG circuit 105a _-1 is C
Group carry control signals BP ₃ , BG _{3 to} BP ₁₅ , BG from SA circuit 101
₁₅ and carry signal C _-1 are input. CMOS transistors are used as the circuit components, and each circuit is composed of a NAND circuit, an inverter circuit, a NOR circuit, and an EOR circuit. Note that other digital elements such as bipolar transistors can be used.

本発明の適用により従来回路に比べて真の桁上げ信号
C_iの生成に要する回路素子数がどのようになるか、ま
た、処理速度がどのようになるかという問題は、累積群
桁上げ制御信号CP_i ^*、累積群桁上げ発生信号CG_i ^*の生成
回路も含めて考える必要がある。By applying the present invention, a true carry signal as compared with the conventional circuit
The problem of how many circuit elements are required to generate C _i , and what the processing speed is, is the cumulative group carry control signal CP _i ^* and the cumulative group carry generation signal CG _i ^* . It is necessary to consider the generation circuit as well.

そこで、この第１実施例は、第16図の回路とほぼ同じ
手法により累積群桁上げ制御信号をCP_i ^*、累積群桁上げ
発生信号CG_i ^*を生成し、後述する第３実施例（第６図）
を簡略化した回路を用いて構成したものである。Therefore, in the first embodiment, the cumulative group carry control signal CP _i ^* and the cumulative group carry generation signal CG _i ^* are generated by the almost same method as that of the circuit of FIG. (Fig. 6)
Is configured by using a simplified circuit.

このBLACG回路105_a-1は大別して５つのブロックで構
成される。第１ブロックでは下位群からの桁上げ信号C
_-1により第２桁上げ信号Ｃ′_-1，▲▼を生成す
る。The BLACG circuit 105a _-1 is roughly divided into five blocks. Carry signal C from the lower group in the first block
_-1 produces the second carry signal C'- ₁ , ▲ ▼.

第２ブロックでは群桁上げ制御信号BP₃、群桁上げ発
生信号BG₃に基づいて累積群桁上げ制御信号CP₃ ^*、累積
群桁上げ発生信号CG₃ ^*を生成し、これらCP₃ ^*，CG₃ ^*と第
２桁上げ信号Ｃ′_-1，▲▼とにより第３桁に関
する真の桁上げ信号C₃を生成する。In the second block, a cumulative group carry control signal CP ₃ ^* and a cumulative group carry occurrence signal CG ₃ ^* are generated based on the group carry control signal BP ₃ and the group carry occurrence signal BG ₃ , and these CP ₃ ^* , CG ₃ ^* and the second carry signal C ′ ₋₁ , ▲ ▼ generate the true carry signal C ₃ for the third digit.

以下、同様にして第３ブロックでは対応する群桁上げ
制御信号および群桁上げ発生信号から累積群桁上げ制御
信号および累積群桁上げ発生信号を生成し、第２桁上げ
信号Ｃ′_-1，▲▼により第７桁に関する真の桁
上げ信号C₇を生成する。同様に、第４ブロックでは真の
桁上げ信号C₁₁、第５ブロックでは真の桁上げ信号C₁₅を
それぞれ生成する。Similarly, in the third block, the cumulative group carry control signal and the cumulative group carry generation signal are generated from the corresponding group carry control signal and group carry generation signal, and the second carry signal C ′ ₋₁ , The true carry signal C ₇ for the seventh digit is generated by ▲ ▼. Similarly, the true carry signal C ₁₁ is generated in the fourth block, and the true carry signal C ₁₅ is generated in the fifth block.

以上のように、１つの群における真の桁上げ信号C₃，
C₇，C₁₁，C₁₅は仮の桁上げ信号C_i(0)，C_i(1)の両方を並
列生成することなく、直接生成される。したがって、従
来のように第2MPX回路104を必要としない。As described above, the true carry signal C ₃ in one group,
C ₇ , C ₁₁ , and C ₁₅ are directly generated without generating both of the temporary carry signals C _{i (0)} and C _{i (1)} in parallel. Therefore, the second MPX circuit 104 is not required unlike the conventional case.

以上のBLACG回路105aの回路素子の総数は126個であ
り、従来回路（第16図、BLACG回路105および第2MPX回路
104の和）の136個に比べ、10素子数少なく、かつ、従来
回路で桁上げ信号C₁₅₍₁₎を生成するのに使用される５入
力NAND回路が、本実施例ではインバータと２入力NORで
構成されているため、真の桁上げ信号C₁₅をより速く生
成することができ、全体の加算速度も向上する。The total number of circuit elements of the above BLACG circuit 105a is 126, and the conventional circuit (FIG. 16, BLACG circuit 105 and second MPX circuit)
The number of elements is less than that of 136 (the sum of 104) and the 5-input NAND circuit used to generate the carry signal C _{15 (1)} in the conventional circuit is the inverter and the 2-input NOR in this embodiment. , The true carry signal C ₁₅ can be generated faster, and the overall addition speed is also improved.

以上は１つのBLACG回路105_a-1について説明したが他
の群を受けもつBLACG回路についても同様な構成となる
ので、その説明は省略する。Although one BLACG circuit 105a _-1 has been described above, the BLACG circuit which handles the other groups has the same configuration, and therefore its description is omitted.

第２実施例 第５図に、第２実施例を示す。この第５図は第４図に
示すBLACG回路105のうち、基本原理に対応する部分（破
線の枠部分）、すなわち真の桁上げ信号C_iを生成する部
分についてのみ示し、他の部分は省略する。Second Embodiment FIG. 5 shows a second embodiment. This FIG. 5 shows only the part corresponding to the basic principle (frame part of the broken line) of the BLACG circuit 105 shown in FIG. 4, that is, the part that generates the true carry signal C _i , and other parts are omitted. To do.

この第２実施例は、上記（８）式に従って、累積群桁
上げ制御信号CP_i ^*、累積群桁上げ発生信号CG_i ^*および桁
上げ信号Ｃ_Ｍ−ｍ′をAND-OR−インバータにより処理し
た出力をインバータにより反転して真の桁上げ信号C_iを
得るものである。In the second embodiment, the cumulative group carry control signal CP _i ^* , the cumulative group carry generation signal CG _i ^* and the carry signal C _{M-m ′} are processed by an AND-OR-inverter according to the equation (8). The output is inverted by an inverter to obtain a true carry signal C _i .

この第２実施例によれば、最も少ない回路素子数によ
り構成可能である。しかし、処理時間の面では若干遅
い。しかし、その差は１〜1.5μmCMOS素子を用いた場
合、１〜2nsであり、64ビット全加算に要する時間15〜2
0nsの10％以下であり、実用上大きな問題とならない。According to the second embodiment, it is possible to configure with the smallest number of circuit elements. However, it is slightly slow in terms of processing time. However, the difference is 1-2 ns when using a 1-1.5 μm CMOS device, and the time required for 64-bit full addition is 15-2.
It is 10% or less of 0 ns, which is not a serious problem in practical use.

第３実施例 第６図に、基本原理対応部分についての第３実施例を
示す。Third Embodiment FIG. 6 shows a third embodiment of the part corresponding to the basic principle.

この第３実施例は、次の（９）式に従って構成したも
のである。すなわち、（８）式は、次のように解釈でき
る。The third embodiment is constructed according to the following equation (9). That is, the equation (8) can be interpreted as follows.

C_i＝CG_i ^* （Ｃ_Ｍ−ｍ′＝“0"のとき） ＝CG_i ^*＋CP_i ^* （Ｃ_Ｍ−ｍ′＝“1"のとき） …（９） この第３実施例によれば、第２実施例（第５図）に比
べて回路素子数が多くなるが、従来回路と比べて少なく
なり、処理速度の面では従来回路と同等であるのでC
P_i，CG_i回路を従来より高速化することにより、加算に
要する処理時間の短縮が可能である。C _i = CG _i ^* (when _{CM−m ′} = “0”) = CG _i ^* + CP _i ^* (when _{CM−m ′} = “1”) (9) According to the third embodiment. For example, although the number of circuit elements is larger than that of the second embodiment (FIG. 5), it is smaller than that of the conventional circuit and the processing speed is equivalent to that of the conventional circuit.
By making the P _i and CG _i circuits faster than before, the processing time required for addition can be shortened.

第４実施例 第７図に基本原理対応部分についての第４実施例を示
す。Fourth Embodiment FIG. 7 shows a fourth embodiment of the part corresponding to the basic principle.

この第４実施例は（８）式において累積群桁上げ制御
信号CP_i ^*と累積群桁上げ発生信号CG_i ^*とが同時に“1"と
はならないことに着目して、次の（10）式に従って構成
したものである。すなわち、（８）式は、 C_i＝CG_i ^* （Ｃ_Ｍ−ｍ′＝“0"のとき） ＝CG_iCP_i （Ｃ_Ｍ−ｍ′＝“1"のとき） …（10） で与えられる。In the fourth embodiment, paying attention to the fact that the cumulative group carry control signal CP _i ^* and the cumulative group carry generation signal CG _i ^* do not become “1” at the same time in the equation (8), the following (10) It is constructed according to the formula. That is, the formula (8) is C _i = CG _i ^* (when C _{M−m ′} = “0”) = CG _i CP _i (when C _{M−m ′} = “1”) (10) Given.

この第４実施例によれば、第３実施例（第６図）に比
べて回路素子数は増加するが、高速かつ素子数の少ない
EOR回路を用いることにより、従来回路に比べて高速か
つ簡素化が可能である。According to the fourth embodiment, the number of circuit elements is increased as compared with the third embodiment (FIG. 6), but the speed is high and the number of elements is small.
By using the EOR circuit, it is possible to achieve higher speed and simplification than the conventional circuit.

第５実施例 第８図に基本原理対応部分についての第５実施例を示
す。Fifth Embodiment FIG. 8 shows a fifth embodiment of the part corresponding to the basic principle.

この第５実施例は（８）式を次の（11）式のように変
形して、回路の簡素化を図ったものである。In the fifth embodiment, the equation (8) is modified into the following equation (11) to simplify the circuit.

C_i＝CG_i ^*（CP_i ^*・Ｃ_Ｍ−ｍ′） ……（11） 第６実施例 第９図に基本原理対応部分についての第６実施例を示
す。C _i = CG _i ^* (CP _i ^* · C _{M-m ′} ) (11) Sixth Embodiment FIG. 9 shows a sixth embodiment of the basic principle corresponding portion.

この第６実施例は、第５実施例（第８図）のENOR回路
部分をトランスファーゲートTGを用いて構成したもので
ある。このように、トランスファーゲートTGを用いて回
路の簡素化が可能である。In the sixth embodiment, the ENOR circuit portion of the fifth embodiment (FIG. 8) is constructed by using a transfer gate TG. Thus, the circuit can be simplified by using the transfer gate TG.

第７実施例 第10図に第７実施例を示す。Seventh Embodiment FIG. 10 shows a seventh embodiment.

この第７実施例は（８）式において、累積桁上げ制御
信号CP_i ^*と累積桁上げ発生信号CG_i ^*とが同時に“1"とは
ならないことを考慮し、 C_i＝CG_i ^* （CP_i ^*＝“0"のとき） ＝Ｃ_Ｍ−ｍ′ （CP_i ^*＝“0"のとき） …（12） と解釈した結果、得られたものである。In the seventh embodiment, in consideration of the fact that the cumulative carry control signal CP _i ^* and the cumulative carry generation signal CG _i ^* do not become “1” at the same time in the formula (8), C _i = CG _i ^* ( CP _i ^* = “0”) = _{CM−m ′} (when CP _i ^* = “0”) (12) This is obtained as a result of interpretation.

このように構成することで回路の簡素化ならびに処理
速度の高速化を図ることが可能である。With this configuration, it is possible to simplify the circuit and increase the processing speed.

第８実施例 第11図に第８実施例を示す。第11図（ａ）は本実施例
のBLACG回路105bをシンボル化した図、同図（ｂ）はそ
の詳細回路図である。Eighth Embodiment FIG. 11 shows an eighth embodiment. FIG. 11 (a) is a symbolic view of the BLACG circuit 105b of this embodiment, and FIG. 11 (b) is its detailed circuit diagram.

本実施例によるBLACG回路105bは、先に述べた第１〜
第７実施例のBLACG回路105aがCP_i ^*，CG_i ^*の生成回路と
して、HAND回路とインバータ回路による組合せ回路を用
いて構成したものであるのに対し、それらをトランスフ
ォーゲートTGのワイヤードOR回路とインバータ回路INV
との連鎖回路に置換えて構成し、先のBLACG回路105aと
同等の機能を確保したものである。The BLACG circuit 105b according to the present embodiment includes the first to the first described above.
While the BLACG circuit 105a of the seventh embodiment is configured by using a combination circuit of a HAND circuit and an inverter circuit as a generation circuit of CP _i ^* , CG _i ^* , they are wired OR of the transform gate TG. Circuit and inverter circuit INV
It is configured by replacing it with a chain circuit of and to secure a function equivalent to that of the BLACG circuit 105a.

第11図（ｂ）に示すように、累積群桁上げ制御信号CP
_i ^*（（６）式）については、当該BLACG回路105b内の最
小桁である第３桁の群桁上げ制御信号BP₃とトランスフ
ァーゲートTGとインバータINVとの連鎖回路の入力端に
与え、各桁（第7,11,15桁）のトランスファーゲートを
その桁の群桁上げ制御信号BP_i（BP₇，BP₁₁，BP₁₅）によ
り、それぞれON-OFF制御し、トランスファーゲートTGが
OFFとなる桁では“0"に対応する信号を発生させて上位
桁に逐次伝搬させるようにしたものである。伝搬信号は
インバータINVを一段通過するごとに反転する。そこ
で、“0"対応信号の発生は累積群桁上げ制御信号CP_i ^*が
正転する桁では“0"信号、また反転する桁では“1"信号
を上位桁に伝搬させるようにプルダウン用NMOS素子、プ
ルアップ用PMOS素子を用いて対応させる。As shown in FIG. 11 (b), the cumulative group carry control signal CP
_i ^* (equation (6)) is given to the input terminal of the chain circuit of the group carry control signal BP _{3 of} the third digit which is the smallest digit in the BLACG circuit 105b, the transfer gate TG and the inverter INV, and The transfer gates of the digits ( _7th , _11th and _15th digits) are turned on / off by the group carry control signals BP _i (BP ₇ , BP ₁₁ , BP ₁₅ ) of the digits, respectively, and the transfer gate TG
At the OFF digit, a signal corresponding to "0" is generated and sequentially propagated to the upper digit. The propagation signal is inverted every time it passes through the inverter INV. Therefore, the "0" corresponding signal is generated by the pull-down NMOS so that the "0" signal is propagated to the digit where the cumulative group carry control signal CP _i ^* is normally rotated and the "1" signal is propagated to the upper digit when it is inverted. The device and the pull-up PMOS device are used.

一方、累積群桁上げ発生信号CG_i ^*（（７）式）につい
ては、上記累積桁上げ制御信号CP_i ^*の場合と同様に構成
する。すなわち、トランスファーゲートTGとインバータ
INVの連鎖回路への入力は当該BLACG回路105b内の最小桁
である第３桁の群桁上げ発生信号BG₃であり、各桁のト
ランスファーゲートTGをその桁の群桁上げ発生信号（BG
₇，BG₁₁，BG₁₅）によりそれぞれON-OFF制御する。トラ
ンスファーゲートTGがOFFとなる桁では群桁上げ発生信
号BG_iに対応した信号を発生させて順次上位桁に伝え
る。On the other hand, the cumulative group carry generation signal CG _i ^* (Equation (7)) has the same configuration as that of the cumulative carry control signal CP _i ^* . That is, the transfer gate TG and the inverter
The input to the INV chain circuit is the group carry generation signal BG ₃ of the third digit, which is the smallest digit in the BLACG circuit 105b, and the transfer gate TG of each digit is input to the group carry generation signal (BG) of that digit.
ON, OFF control by ₇ , BG ₁₁ , BG ₁₅ ) respectively. At the digit where the transfer gate TG is turned off, a signal corresponding to the group carry generation signal BG _i is generated and sequentially transmitted to the upper digit.

なお、第11図においては、CP_i ^*生成回路において各ト
ランシファーゲートTG1段ごとにインバータINVを挿入し
ているが、トランスファーゲートTGの２段ごと、３段ご
ともしくはそれらの組み合せにより挿入して構成しても
よい。In FIG. 11, the inverter INV is inserted in each transfer gate TG1 stage in the CP _i ^* generation circuit, but it is inserted in every 2 stages of the transfer gate TG, every 3 stages, or a combination thereof. You may comprise.

本実施例において、累積桁上げ制御信号CP_i ^*、累積群
桁上げ発生信号CG_i ^*および桁上げ信号Ｃ_Ｍ−ｍ′（図で
はC_-1）により真の桁上げ信号C_iを生成する回路とし
て、第７実施例（第10図）の回路を用いている。In this embodiment, the true carry signal C _i is generated by the cumulative carry control signal CP _i ^* , the cumulative group carry generation signal CG _i ^* and the carry signal C _{M-m ′} (C _{−1 in the} figure). As the circuit, the circuit of the seventh embodiment (FIG. 10) is used.

このような組み合せとすることにより、第１実施例
（第４図）の回路を用いるよりも少ない回路素子数で、
かつ、第３実施例（第６図）もしくは第４実施例（第７
図）の回路を用いる場合と同等の高速性を確保すること
ができる。By using such a combination, the number of circuit elements can be reduced as compared with the case of using the circuit of the first embodiment (FIG. 4).
In addition, the third embodiment (FIG. 6) or the fourth embodiment (7th embodiment)
It is possible to ensure the same high speed as in the case of using the circuit of FIG.

以上の本実施例において、回路素子数は69個であり、
従来例の136個に比べ半減させることができ、高速性を
犠牲にすることなく、回路素子数の大幅削減が可能とな
る。In the above embodiment, the number of circuit elements is 69,
It can be halved compared to 136 in the conventional example, and the number of circuit elements can be significantly reduced without sacrificing high speed.

回路素子数の減少と処理速度の高速性を同時に達成す
るためには、下位桁を処理するBLACG回路として第８実
施例（第11図）のBLACG回路105bを採用し、上位桁を処
理するBLACG回路として累積桁上げ制御信号CP_i ^*、累積
桁上げ発生信号CP_i ^*をトランスファーゲートTGとインバ
ータINVの連鎖回路で生成する回路と第３実施例（第６
図）とを組み合せた構成の回路を採用するとよい。In order to simultaneously achieve the reduction in the number of circuit elements and the high processing speed, the BLACG circuit 105b of the eighth embodiment (FIG. 11) is adopted as the BLACG circuit for processing the lower digit, and the BLACG circuit for processing the upper digit. As a circuit, a circuit for generating a cumulative carry control signal CP _i ^* and a cumulative carry generation signal CP _i ^* by a chain circuit of a transfer gate TG and an inverter INV, and a third embodiment (sixth embodiment).
It is advisable to employ a circuit having a configuration in which () is combined.

なお、上記の説明においては、群分けビット数ｍ＝
ｍ′＝４とした例を述べたが、一般にｍ≠ｍ′でよく、
またｍ≠４であってもよい。In the above description, the number of grouping bits m =
Although an example in which m ′ = 4 is described, in general, m ≠ m ′,
Further, m ≠ 4 may be satisfied.

また、処理すべきデータA,Bのうち、上記桁と下位桁
との相互間で群分けビット数ｍ（またはｍ′）の値が異
なっていてもよい。Further, in the data A and B to be processed, the value of the grouping bit number m (or m ′) may be different between the above digit and the lower digit.

さらに、下位桁において仮の和信号F_i(0)，F_i(1)を予
め生成しておくことを止め、真の和信号F_iを F_i＝P_iC_i-1 ……（13） として直接演算し、上位桁のみ桁上げ信号Ｃ_Ｍ′−１の
値によって仮の和信号F_i(0)，F_i(1)（もしくは他の同様
な信号）を選択出力する方式を用いて回路を一層簡略化
することも可能である。Furthermore, the generation of the provisional sum signals F _{i (0)} and F _{i (1)} is stopped in advance in the lower digit, and the true sum signal F _i is F _i = P _i C _i-1 (13 ), And only the upper digits are used to selectively output the temporary sum signals F _{i (0)} , F _{i (1)} (or other similar signals) according to the value of the carry signal _CM′−1. It is also possible to further simplify the circuit.

第９実施例 第12図〜第14図に、第９実施例を示す。本実施例にお
いて、第１〜第８の実施例および従来例と異なる点は、
BLACG回路の構成である。入力データA,B,ULB回路100、C
AS回路101、第1MPX回路102については同一の構成をとる
ので同一の符号を附してその説明は省略する。Ninth Embodiment FIGS. 12 to 14 show a ninth embodiment. The present embodiment is different from the first to eighth embodiments and the conventional example in that
This is the configuration of the BLACG circuit. Input data A, B, ULB circuit 100, C
Since the AS circuit 101 and the first MPX circuit 102 have the same configuration, the same reference numerals are given and the description thereof is omitted.

本実例に係るBLACG回路105c,105dは群桁上げ制御信号
BP_i、群桁上げ発生信号BG_iおよび桁上げ信号Ｃ_Ｍ−ｍ′
により真の桁上げ信号C_iを求める場合に、第１実施例
（第３図）のようにBLACG回路105aによる１段階の処理
のみではなく、２段階（105c,105d）あるいはそれ以上
の段階に分けて処理するようにしたものである。The BLACG circuits 105c and 105d according to this example are group carry control signals.
BP _i , group carry generation signal BG _i and carry signal C _{M-m ′}
When the true carry signal C _{i is obtained} by the above, not only the one-step processing by the BLACG circuit 105a as in the first embodiment (FIG. 3) but also the two-step (105c, 105d) or more steps It is designed to be processed separately.

すなわち、第１実施例（第３図）においては群桁上げ
制御信号BP_i、群桁上げ発生信号BG_iを４桁分集めて各桁
の真の桁上げ信号C_iを生成している。本実施例では、こ
れに代えて４桁分の入力信号に対して下位の３桁分のみ
の真の桁上げ信号とその最上位桁の累積群桁上げ制御信
号CP_i ^*および累積群桁上げ発生信号CG_i ^*とをBLACG回路1
05cにより生成する。そして、各BLACG回路105cから出力
される累積群桁上げ制御信号CP_i ^*および累積群桁上げ発
生信号CG_i ^*をBLACG回路105dに出力する。BLACG回路105d
では、当該105d内でｎビットの最下位桁より下の桁（ｉ
＝−１）からの桁上げ信号C_inとともにCP_i ^*，CG_i ^*を処
理し、真の桁上げ信号C_iを生成する。ここでの処理は第
１実施例（第３図）の場合と同様である。そして、生成
された真の桁上げ信号C_iをBLACG回路105cに対し、下位
桁からの桁上げ信号として入力する。この桁上げ信号は
BLACG回路105c内で処理すべき３桁分の真の桁上げ信号
として確定する。That is, in the first embodiment (FIG. 3), the group carry control signal BP _i and the group carry generation signal BG _i are collected for four digits to generate the true carry signal C _i for each digit. In the present embodiment, instead of this, a true carry signal of only the lower three digits with respect to the input signal of four digits, the cumulative group carry control signal CP _i ^* and the cumulative group carry of the most significant digit thereof. Generated signal CG _i ^* and BLA CG circuit 1
Generated by 05c. The cumulative group carry control signal CP _i ^* and the cumulative group carry generation signal CG _i ^* output from each BLACG circuit 105c are output to the BLACG circuit 105d. BLACG circuit 105d
Then, a digit (i.
= -1), CP _i ^* and CG _i ^* are processed together with the carry signal C _in to generate a true carry signal C _i . The processing here is the same as in the case of the first embodiment (FIG. 3). Then, the generated true carry signal C _i is input to the BLACG circuit 105c as a carry signal from the lower digit. This carry signal
It is determined as a true carry signal for three digits to be processed in the BLACG circuit 105c.

なお、以上はBLACG回路105c,105dによる２段階構成で
あるが、それ以上の段階の場合には上記同様のプロセス
をくり返すだけでよい。Although the above is the two-stage configuration of the BLACG circuits 105c and 105d, in the case of more stages, the same process as above may be repeated.

以上の本実施例によれば、第１実施例（第３図）に比
べて必要となる回路素子数は若干増えることになるが、
リップルキャリー処理を並列処理に置き換えることにな
るので真の桁上げ信号C_iの生成速度を高速化することが
でき、全体として従来例よりも少ない回路素子数で、か
つ高速性を保持することができる。According to the present embodiment described above, the number of required circuit elements is slightly increased as compared with the first embodiment (FIG. 3).
Since the ripple carry processing is replaced by parallel processing, the generation speed of the true carry signal C _i can be increased, and the overall number of circuit elements can be reduced and the high speed can be maintained as compared with the conventional example. it can.

第10実施例 以上の第１〜第９実施例は並列全加算器の例について
示したものであるが、本発明並列全減算器にも適用可能
である（図示省略）。Tenth Embodiment The first to ninth embodiments described above show examples of parallel full adders, but they are also applicable to the parallel full subtractor of the present invention (not shown).

並列全減算器の場合、加算器の場合という桁上げ制御
信号P_iを“桁借り制御信号”とし、桁上げ発生信号G_iを
“桁借り発生信号”とする。In the case of the parallel full subtractor, the carry control signal P _i in the case of the adder is the “carry control signal” and the carry generation signal G _i is the “carry generation signal”.

その場合の桁借り制御信号P_iは の排他的論理和の否定（ENOR）で与えられる。また、桁
借り発生信号G_iは で与えられる。そして累積桁上り制御信号BP_i ^*を“累積
桁借り制御信号”とし、累積桁上り発生信号BG_i ^*を“累
積桁借り制御信号”とするとともに、桁上り信号Ｃ
_Ｍ−ｍ′を“桁借り信号Ｃ_Ｍ−ｍ′”とし、演算を順次
最小桁から最大桁に向かって行うこととする。このとき
M^-は第ｉ桁の属する群減算器（CSA相当回路201）内で処
理すべき信号の最下位桁、Ｍは第ｉ桁の累積群桁借り制
御信号CP_i ^*および累積群桁借り発生信号CG_i ^*を処理する
BLACG相当回路内で処理すべき信号の最下位桁である。
このような信号設定で、上記第１〜第９の実施例に示す
回路を用いて並列全減算器を構成し、真の桁借り信号C_i
を得ることができる。したがって、その詳細な説明は省
略する。In that case, the borrow control signal P _i is Given by the exclusive-or negation (ENOR) of. In addition, the borrowing occurrence signal G _i is Given in. Then, the cumulative carry control signal BP _i ^* is set as the “cumulative carry control signal”, the cumulative carry generation signal BG _i ^* is set as the “cumulative carry control signal”, and the carry signal C
_M-m and _'the "digit borrow signal C _M-m'', and by performing calculation sequentially from the least significant to toward the most significant. At this time
M ^- is the lowest digit of the signal to be processed in the group subtractor (CSA equivalent circuit 201) to which the i-th digit belongs, and M is the cumulative group borrow control signal CP _i ^* and the cumulative group borrow occurrence signal of the i-th digit Process CG _i ^*
BLACG This is the least significant digit of the signal to be processed in the equivalent circuit.
With such signal settings, a parallel full subtractor is constructed using the circuits shown in the first to ninth embodiments, and the true borrow signal C _i
Can be obtained. Therefore, detailed description thereof will be omitted.

〔発明の効果〕〔The invention's effect〕

以上述べたように、本発明によれば、群選択先見方式
を用いた２進演算器において、２つの仮の桁上げ信号を
並列生成することがないため、演算速度の高速性を犠牲
にすることなく、回路の素子数を大幅に削減しうる並列
全加算器および並列全減算器を提供することができる。As described above, according to the present invention, in the binary arithmetic unit using the group selection look-ahead method, two provisional carry signals are not generated in parallel, so the high speed operation speed is sacrificed. It is possible to provide a parallel full adder and a parallel full subtractor that can significantly reduce the number of elements in the circuit.

その結果、長大ビットデータを処理する並列全加算器
（または全減算器）の実現に際し、限られた素子数で回
路を構成しなければならないLSIへの実装が容易とな
る。As a result, when implementing a parallel full adder (or full subtractor) that processes long bit data, it becomes easy to implement it on an LSI that must configure the circuit with a limited number of elements.

【図面の簡単な説明】[Brief description of drawings]

第１図は請求項１記載の発明に対応するブロック図、 第２図は、本願発明を並列減算器に応用した場合のブロ
ック図、 第３図は本発明の第１実施例に係る並列全加算器を64ビ
ットALUへの適用例を示すブロック図、 第４図は本発明の第１実施例の具体例を示す回路図、 第５図は本発明の第２実施例を示す回路図、 第６図は本発明の第３実施例を示す回路図、 第７図は本発明の第４実施例を示す回路図、 第８図は本発明の第５実施例を示す回路図、 第９図は本発明の第６実施例を示す回路図、 第10図は本発明の第７実施例を示す回路図、 第11図は本発明の第８実施例を示すブロック図、 第12図は本発明の第９実施例を示す回路図、 第13図は第９実施例におけるBLACG回路（105c）の例を
示す回路図、 第14図は第９実施例におけるBLACG回路（105d）の例を
示す回路図、 第15図は従来の並列全加算器を64ビットALUに適用した
例を示すブロック図、 第16図は従来のCSA回路例を示す回路図、 第17図は従来のBLACG回路例を示す回路図である。 100……ULB回路、101……群加算回路、102……第１マル
チプレクサ（セレクタ）回路、103……BP_i，BG_i生成回
路、104……第２マルチプレクサ（セレクタ）回路、105
……BLACG回路、106……CP_i ^*，CG_i ^*生成回路、107……
真の桁上げ信号生成回路、200……ULB回路、201……群
減算回路、203……BP_i，BG_i生成回路、206……CP_i ^*，CG
_i ^*生成回路、207……真の桁借り信号生成回路、A,B……
２進数ｎビットデータ、P_i……桁上げ制御信号、G_i……
桁上げ発生信号、BP_i……群桁上げ制御信号、BP_i……群
桁上げ発生信号、CP_i ^*,CP_Ｍ′−１ ^＊……累積群桁上げ
制御信号、CG_i ^*,CG_Ｍ′−１ ^＊……累積群桁上げ発生信
号、Ｃ_Ｍ−ｍ′……真の桁上げ信号。m^-……一つの群加
算器内で処理する信号の桁数、ｍ……一つのBLACG回路
内で処理する信号の桁数、M^-……一つの群加算器内で処
理する信号の最下位桁、Ｍ……一つのBLACG回路内で処
理する信号の最下位桁、FIG. 1 is a block diagram corresponding to the invention described in claim 1, FIG. 2 is a block diagram when the present invention is applied to a parallel subtracter, and FIG. 3 is a parallel parallel circuit according to a first embodiment of the present invention. FIG. 4 is a block diagram showing an application example of an adder to a 64-bit ALU, FIG. 4 is a circuit diagram showing a concrete example of the first embodiment of the present invention, and FIG. 5 is a circuit diagram showing a second embodiment of the present invention. 6 is a circuit diagram showing a third embodiment of the present invention, FIG. 7 is a circuit diagram showing a fourth embodiment of the present invention, FIG. 8 is a circuit diagram showing a fifth embodiment of the present invention, and FIG. FIG. 10 is a circuit diagram showing a sixth embodiment of the present invention, FIG. 10 is a circuit diagram showing a seventh embodiment of the present invention, FIG. 11 is a block diagram showing the eighth embodiment of the present invention, and FIG. FIG. 13 is a circuit diagram showing a ninth embodiment of the present invention, FIG. 13 is a circuit diagram showing an example of a BLACG circuit (105c) in the ninth embodiment, and FIG. 14 is a BLACG circuit (105d) in the ninth embodiment. Circuit diagram showing an example, Fig. 15 is a block diagram showing an example in which a conventional parallel full adder is applied to a 64-bit ALU, Fig. 16 is a circuit diagram showing an example of a conventional CSA circuit, and Fig. 17 is a conventional BLACG. It is a circuit diagram showing an example of a circuit. 100 ... ULB circuit, 101 ... Group addition circuit, 102 ... First multiplexer (selector) circuit, 103 ... BP _i , BG _i generation circuit, 104 ... Second multiplexer (selector) circuit, 105
…… BLA CG circuit, 106 …… CP _i ^* , CG _i ^* generation circuit, 107 ……
True carry signal generation circuit, 200 ... ULB circuit, 201 ... Group subtraction circuit, 203 ... BP _i , BG _i generation circuit, 206 ... CP _i ^* , CG
_i ^* generation circuit, 207 ... True borrow signal generation circuit, A, B ...
Binary n-bit data, P _i ... Carry control signal, G _i ...
Carry generation signal, BP _i …… Group carry control signal, BP _i …… Group carry generation signal, CP _i ^* , CPM′ _-1 ^* …… Cumulative group carry control signal, CG _i ^* , CG _{M '-1} ^* ... Cumulative group carry generation signal, _CM-m' ... True carry signal. m ^- number of digits ...... one signal to be processed within the group adder, m number of digits ...... one signal to be processed by BLACG circuit, M ^- the ...... one signal to be processed within the group adder top Lower digit, M ... The lowest digit of the signal processed in one BLACG circuit,

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】２つのｎビット２進数データ（A,B）を入
力として、各桁の桁上げ制御信号（P_i）および桁上げ発
生信号（G_i）を生成する手段（100）と、前記２つのｎ
ビット２進数データ（A,B）を所定のビット数ごとに群
分けし、群分けされた各データに対応する前記各桁上げ
制御信号（P_i）、桁上げ発生信号（G_i）および真の桁上
げ信号（Ｃ_Ｍ′−１）に基づいて並行処理により前記２
つのｎビット２進数データ（A,B）の算術和を演算して
真の和信号（F_i）を生成する群加算手段（101）と、前
記桁上げ制御信号（P_i）および桁上げ発生信号（G_i）に
基づいて前記各群に対応する群桁上げ制御信号（BP_i）
および郡桁上げ発生信号（BG_i）を生成する手段（103）
と、を備えた２進演算器において、 前記群桁上げ制御信号（BP_M〜BP_Ｍ′−１）および群桁
上げ発生信号（BG_M〜BG_Ｍ′−１）に基づいて累積群桁
上げ制御信号（CP_Ｍ′−１ ^＊）及び累積群桁上げ発生信
号（CG_Ｍ′−１ ^＊）を生成する手段（106）と、 前記累積群桁上げ制御信号（CP_Ｍ′−１ ^＊）、累積群桁
上げ発生信号（CG_Ｍ′−１ ^＊）および当該群への桁上げ
信号（Ｃ_Ｍ−ｍ′）により真の桁上げ信号
（Ｃ_Ｍ′−１）を生成する手段（107）と、を備え、 真の桁上げ信号（Ｃ_Ｍ′−１）を生成するのに必要な前
記累積群桁上げ制御信号（CP_Ｍ′−１ ^＊）、前記累積群
桁上げ発生信号（CG_Ｍ′−１ ^＊）は、該群加算回路への
下位桁からの桁上げ信号（Ｃ_Ｍ−ｍ′）が入力される前
に予め生成しておき、前記桁上げ信号（Ｃ_Ｍ−ｍ′）が
入力された時点で前記累積群桁上げ制御信号（CP
_Ｍ′−１ ^＊）、累積群桁上げ発生信号（CG_Ｍ′−１ ^＊）
および桁上げ信号（Ｃ_Ｍ−ｍ′）の３つの信号のみを用
いて当該群加算回路が出力すべき真の桁上げ信号（Ｃ
_Ｍ′−１）を生成することを特徴とする２進演算器。1. Means (100) for generating a carry control signal (P _i ) and a carry generation signal (G _i ) for each digit by inputting two n-bit binary data (A, B). The two n
Bit binary data (A, B) is grouped by a predetermined number of bits, and each carry control signal (P _i ), carry generation signal (G _i ) and true corresponding to each grouped data. 2 by the parallel processing based on the carry signal ( _CM′-1 ) of
Group addition means (101) for calculating an arithmetic sum of two n-bit binary data (A, B) to generate a true sum signal (F _i ), the carry control signal (P _i ) and carry generation signal Gunketa up control signal corresponding to the respective groups based on (G _i) (BP _i)
And means for generating count carry signal (BG _i ) (103)
And a group carry control signal (BP _{M to} BP _M'-1 ) and a group carry generation signal (BG _{M to} BG _M'-1 ). Means (106) for generating a control signal (CP _M'-1 ^* ) and a cumulative group carry generation signal (CG _M'-1 ^* ); and a cumulative group carry control signal (CP _M'-1 ^* ), Means (107) for generating a true carry signal ( _CM'-1 ) by the cumulative group carry generation signal (CG _M'-1 ^* ) and the carry signal ( _{CM- m '} ) to the group. , And the cumulative group carry control signal (CP _M'-1 ^* ) and the cumulative group carry generation signal (CG _{M '} ) necessary to generate a true carry signal ( _CM'-1 ). _{-1 ^*)} is generated in advance before the carry signal from the lower digit to said group adder circuit (C _{M-m ')} is input, the carry signal (C _M- The accumulated group carry control signal at _the time _') is input (CP
_M'-1 ^* ), cumulative group carry generation signal (CG _M'-1 ^* )
And the carry signal (CM _{-m '} ), the true carry signal (C
_A binary arithmetic unit for generating _M'-1 ). 【請求項２】累積群桁上げ制御信号（CP_Ｍ′−１ ^＊）お
よび累積群桁上げ発生信号（CG_Ｍ′−１ ^＊）の生成手段
（106）を３段以上のトランスファーゲートとインバー
タとの連鎖回路で構成したことを特徴とする請求項１記
載の２進演算器。2. A means (106) for generating a cumulative group carry control signal (CP _M'-1 ^* ) and a cumulative group carry generation signal (CG _M'-1 ^* ) comprises a transfer gate and an inverter having three or more stages. 2. The binary arithmetic unit according to claim 1, wherein the binary arithmetic unit is constituted by a chain circuit.