JPH0618249B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0618249B2 JPH0618249B2 JP59216055A JP21605584A JPH0618249B2 JP H0618249 B2 JPH0618249 B2 JP H0618249B2 JP 59216055 A JP59216055 A JP 59216055A JP 21605584 A JP21605584 A JP 21605584A JP H0618249 B2 JPH0618249 B2 JP H0618249B2
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- control signal
- integrated circuit
- substrate
- power
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関し、特に基板バイアス発
生回路を搭載した、例えばメモリとして用いられる半導
体集積回路に関する。
生回路を搭載した、例えばメモリとして用いられる半導
体集積回路に関する。
従来の技術 従来より、半導体集積回路特にMOS型の半導体集積回路
においては、CMOSトランジスタのラッチアップを防止し
たり、入力信号のアンダーシュート又は負電圧入力を許
容する等の目的で、その半導体基板に逆バイアス電圧
（例えばＰ型半導体基板であれば負の電圧）を印加する
基板バイアス発生器、所謂ＶＢＢ発生器が搭載されてい
る。
においては、CMOSトランジスタのラッチアップを防止し
たり、入力信号のアンダーシュート又は負電圧入力を許
容する等の目的で、その半導体基板に逆バイアス電圧
（例えばＰ型半導体基板であれば負の電圧）を印加する
基板バイアス発生器、所謂ＶＢＢ発生器が搭載されてい
る。
しかしながらかかる基板バイアス発生器を搭載すれば、
該基板バイアス発生器を通して常時流れる電流が増大
し、それだけ該集積回路により構成されるメモリなどが
動作していないにも拘わらず常時流れる所謂スタンバイ
電流の増加を招くことになる。特にCOMSトランジスタで
構成された半導体集積回路においては、該CMOS回路の性
質上、メモリなどの非動作時においても常時流れるスタ
ンバイ電流を非常に小さくできるのであるが、折角この
ようなCMOS回路を使用しても、該基板バイアス発生器を
搭載した場合には、該発生器を通して常時流れる電流の
ために全体としてのスタンバイ電流がかなり大きな値と
なってしまう。
該基板バイアス発生器を通して常時流れる電流が増大
し、それだけ該集積回路により構成されるメモリなどが
動作していないにも拘わらず常時流れる所謂スタンバイ
電流の増加を招くことになる。特にCOMSトランジスタで
構成された半導体集積回路においては、該CMOS回路の性
質上、メモリなどの非動作時においても常時流れるスタ
ンバイ電流を非常に小さくできるのであるが、折角この
ようなCMOS回路を使用しても、該基板バイアス発生器を
搭載した場合には、該発生器を通して常時流れる電流の
ために全体としてのスタンバイ電流がかなり大きな値と
なってしまう。
この点、該基板バイアス発生器の駆動能力を小さくすれ
ば、それだけ該スタンバイ電流を小さくできることは明
らかであるが、該基板バイアス発生器は該半導体基板か
ら基板電流（トランジスタから半導体基板に漏れる電
流）ＩBBを吸収することが必要条件であり、しかして該
基板電流ＩBBは該集積回路内のトランジスタすなわちメ
モリの動作時に多く流れ、その非動作時、すなわちスタ
ンバイ時には該基板電流が少なくなることから、該スタ
ンバイ時における基板バイアス発生器の駆動能力を小さ
くし、これによって該集積回路内のトランジスタ乃至は
メモリの動作時と、その非動作時すなわちスタンバイ時
とで該発生器の駆動能力を切替えることが考えられてい
る。
ば、それだけ該スタンバイ電流を小さくできることは明
らかであるが、該基板バイアス発生器は該半導体基板か
ら基板電流（トランジスタから半導体基板に漏れる電
流）ＩBBを吸収することが必要条件であり、しかして該
基板電流ＩBBは該集積回路内のトランジスタすなわちメ
モリの動作時に多く流れ、その非動作時、すなわちスタ
ンバイ時には該基板電流が少なくなることから、該スタ
ンバイ時における基板バイアス発生器の駆動能力を小さ
くし、これによって該集積回路内のトランジスタ乃至は
メモリの動作時と、その非動作時すなわちスタンバイ時
とで該発生器の駆動能力を切替えることが考えられてい
る。
しかしながら一般に電源投入時においては上述したスタ
ンバイの状態であることが多く、したがって上述したよ
うに単にメモリ動作時とその非動作時すなわちスタンバ
イ時とで基板バイアス発生器の駆動能力を切替えた場合
には、このような電源投入時（一般に電源投入時には基
板バイアスはＯＶになっている）において該基板バイア
ス発生器の駆動能力が小さくなっているため、該半導体
基板に所定の基板バイアスＶＢＢがなかなか印加されな
い（すなわち例えばＰ型半導体基板であれば該ＯＶから
所定の負の電圧ＶBBまでなかなか引き下げられない）と
いう問題点があった。
ンバイの状態であることが多く、したがって上述したよ
うに単にメモリ動作時とその非動作時すなわちスタンバ
イ時とで基板バイアス発生器の駆動能力を切替えた場合
には、このような電源投入時（一般に電源投入時には基
板バイアスはＯＶになっている）において該基板バイア
ス発生器の駆動能力が小さくなっているため、該半導体
基板に所定の基板バイアスＶＢＢがなかなか印加されな
い（すなわち例えばＰ型半導体基板であれば該ＯＶから
所定の負の電圧ＶBBまでなかなか引き下げられない）と
いう問題点があった。
発明が解決しようとする問題点 本発明は、上述したような問題点にかんがみなされたも
ので、電源投入時、所定の基板バイアスが発生するまで
の期間（すなわち回路が未だ正常に動作していない期
間）と、それ以降の期間とを判別する制御信号を発生さ
せ、該制御信号によって電源投入時における該集積回路
に対し所定の入力制御を行う（例えば電源投入時には、
所謂スタンバイの状態であっても、半導体基板に基板バ
イアスがある程度印加されるまでは、基板バイアス発生
器の駆動能力を大きくして強力に動作させ、該基板に所
定の基板バイアスが容易に印加されるような制御を行
う）ようにしたものである。
ので、電源投入時、所定の基板バイアスが発生するまで
の期間（すなわち回路が未だ正常に動作していない期
間）と、それ以降の期間とを判別する制御信号を発生さ
せ、該制御信号によって電源投入時における該集積回路
に対し所定の入力制御を行う（例えば電源投入時には、
所謂スタンバイの状態であっても、半導体基板に基板バ
イアスがある程度印加されるまでは、基板バイアス発生
器の駆動能力を大きくして強力に動作させ、該基板に所
定の基板バイアスが容易に印加されるような制御を行
う）ようにしたものである。
問題点を解決するための手段 本発明によれば、第１および第２の電源ラインに接続さ
れて基板バイアス電圧を発生し、該基板バイアス電圧が
印加される半導体基板に形勢された集積回路が、電源投
入後に所定の基板バイアス電圧を発生するまでの所定期
間中で未だ正常に動作しておらず所定の入力信号を受け
付け得ない状態にあるか、または該所定期間以降の期間
中で正常に動作し得る状態にあるかに応じて駆動能力を
「大」または「小」に切り換える基板バイアス発生回路
と、一端が前記第１の電源ラインに接続され且つ他端が
制御信号出力端に接続されたキャパシタ、該制御信号出
力端にそのドレインが接続され且つ前記第２の電流ライ
ンにそのゲートが接続されたＭＯＳトランジスタ、およ
び、該ＭＯＳトランジスタのソースと前記半導体基板の
間に直列に接続され且つそのゲートが対応するドレイン
に接続された少なくとも１つのＭＯＳトランジスタを有
するレベル変換手段を備えた判別手段とを具備し、該判
別手段は、前記電源投入後の前記所定期間を判別して制
御信号を発生し、該制御信号の発生中は前記集積回路の
状態にかかわらず前記基板バイアス発生回路を駆動能力
「大」の状態に切り換えるようにしたことを特徴とする
半導体集積回路が提供される。
れて基板バイアス電圧を発生し、該基板バイアス電圧が
印加される半導体基板に形勢された集積回路が、電源投
入後に所定の基板バイアス電圧を発生するまでの所定期
間中で未だ正常に動作しておらず所定の入力信号を受け
付け得ない状態にあるか、または該所定期間以降の期間
中で正常に動作し得る状態にあるかに応じて駆動能力を
「大」または「小」に切り換える基板バイアス発生回路
と、一端が前記第１の電源ラインに接続され且つ他端が
制御信号出力端に接続されたキャパシタ、該制御信号出
力端にそのドレインが接続され且つ前記第２の電流ライ
ンにそのゲートが接続されたＭＯＳトランジスタ、およ
び、該ＭＯＳトランジスタのソースと前記半導体基板の
間に直列に接続され且つそのゲートが対応するドレイン
に接続された少なくとも１つのＭＯＳトランジスタを有
するレベル変換手段を備えた判別手段とを具備し、該判
別手段は、前記電源投入後の前記所定期間を判別して制
御信号を発生し、該制御信号の発生中は前記集積回路の
状態にかかわらず前記基板バイアス発生回路を駆動能力
「大」の状態に切り換えるようにしたことを特徴とする
半導体集積回路が提供される。
作 用 上記本発明によれば、電源投入時、所定の基板バイアス
が発生するまでの期間とそれ以降の期間とを判別する制
御信号を生ずるので、該制御信号を利用して、基板バイ
アス発生器の駆動能力切替えを行うことができる。
が発生するまでの期間とそれ以降の期間とを判別する制
御信号を生ずるので、該制御信号を利用して、基板バイ
アス発生器の駆動能力切替えを行うことができる。
更に本発明によって得られる制御信号は、単に電源投入
時における基板バイアス発生器の駆動能力切替えのみな
らず、種々のメモリ制御回路などに対しても、その電源
投入時における入力信号の制御などに利用することがで
きる。
時における基板バイアス発生器の駆動能力切替えのみな
らず、種々のメモリ制御回路などに対しても、その電源
投入時における入力信号の制御などに利用することがで
きる。
実施例 第１図は、本発明の半導体集積回路に設けられる制御信
号発生回路の１実施例を、また第２図は、電源投入時に
おける該制御信号発生回路の動作を説明するための電圧
波形図である。
号発生回路の１実施例を、また第２図は、電源投入時に
おける該制御信号発生回路の動作を説明するための電圧
波形図である。
第１図中、１は一端がＶCC側に接続されたカップリング
用コンデンサ、21，22，……2nは該コンデンサの他端で
あるＮ１点と所定の基板バイアスＶBBが印加される半導
体基板との間に直列的に接続された複数のMOSトランジ
スタ、３は一対のMOSトランジスタ31，32からなるイン
バータであって該Ｎ１点の電位を反転させる。
用コンデンサ、21，22，……2nは該コンデンサの他端で
あるＮ１点と所定の基板バイアスＶBBが印加される半導
体基板との間に直列的に接続された複数のMOSトランジ
スタ、３は一対のMOSトランジスタ31，32からなるイン
バータであって該Ｎ１点の電位を反転させる。
このような回路構成において電源を投入したとすると、
第２図に示すように、先ず電源電圧ＶCCがＯＶから立ち
上り例えば直流５Ｖとなる。これによって該電源側にコ
ンデンサ１を介して容量結合されているＮ１点の電位Po
t.(N1)は該電源電圧ＶCCの上昇に伴って先ず上昇する。
なお電源投入当初における基板バイアスＶBBはＯＶであ
ってＶSSと等しくなっており、この段階ではトランジス
タ21，22，……2nはオンしない。そして該Ｎ１点の電位
が第２図に示すようにハイレベルを維持している間は、
インバータ３の出力側からとり出される制御信号ＶOUT
はロウレベルとなっており、該制御信号ＶOUTがロウレ
ベルとなっている間は、駆動能力の大きな基板バイアス
発生器（例えば第３図に符号４として示されるような構
成の）を作動させる。なおこの時、駆動能力の小さな基
板バイアス発生器（第３図に符号５として示されるよう
な構成の）をも作動させるか否かは任意である。
第２図に示すように、先ず電源電圧ＶCCがＯＶから立ち
上り例えば直流５Ｖとなる。これによって該電源側にコ
ンデンサ１を介して容量結合されているＮ１点の電位Po
t.(N1)は該電源電圧ＶCCの上昇に伴って先ず上昇する。
なお電源投入当初における基板バイアスＶBBはＯＶであ
ってＶSSと等しくなっており、この段階ではトランジス
タ21，22，……2nはオンしない。そして該Ｎ１点の電位
が第２図に示すようにハイレベルを維持している間は、
インバータ３の出力側からとり出される制御信号ＶOUT
はロウレベルとなっており、該制御信号ＶOUTがロウレ
ベルとなっている間は、駆動能力の大きな基板バイアス
発生器（例えば第３図に符号４として示されるような構
成の）を作動させる。なおこの時、駆動能力の小さな基
板バイアス発生器（第３図に符号５として示されるよう
な構成の）をも作動させるか否かは任意である。
このようにして電源投入時、駆動能力の大きな基板バイ
アス発生器を作動させることにより、該半導体基板に印
加される基板バイアスＶBBは第２図に示されるようにＯ
Ｖから次第に所定の負電位まで容易に引き下げられる。
アス発生器を作動させることにより、該半導体基板に印
加される基板バイアスＶBBは第２図に示されるようにＯ
Ｖから次第に所定の負電位まで容易に引き下げられる。
このようにして基板バイアスＶBBがある電位以下に下る
と、各トランジスタ21，22，……2nがオンとなり、これ
によりコンデンサ１の一端すなわちＮ１点の電位は第２
図に示すように次第に低下して遂には所定の負電位にま
で放電される。これに伴ってインバータ３の出力側の制
御信号ＶOUTはハイレベルに反転し、それによって該集
積回路がスタンバイ状態である限り、駆動能力の小さな
基板バイアス発生器のみを作動させるようにする。なお
第１図の実施例ではＮ１点の電位をインバータ３により
反転させて制御信号ＶOUTを得ているが、該Ｎ１点の電
位を直接制御信号ＶOUTとすることもできる。
と、各トランジスタ21，22，……2nがオンとなり、これ
によりコンデンサ１の一端すなわちＮ１点の電位は第２
図に示すように次第に低下して遂には所定の負電位にま
で放電される。これに伴ってインバータ３の出力側の制
御信号ＶOUTはハイレベルに反転し、それによって該集
積回路がスタンバイ状態である限り、駆動能力の小さな
基板バイアス発生器のみを作動させるようにする。なお
第１図の実施例ではＮ１点の電位をインバータ３により
反転させて制御信号ＶOUTを得ているが、該Ｎ１点の電
位を直接制御信号ＶOUTとすることもできる。
第３図は、本発明によって基板バイアス発生器の駆動能
力を切替える場合における該発生器回路の１実施例を示
すもので該回路中には、駆動能力の大きい基板バイアス
発生器４と駆動能力の小さい基板バイアス発生器５とが
設けられる。
力を切替える場合における該発生器回路の１実施例を示
すもので該回路中には、駆動能力の大きい基板バイアス
発生器４と駆動能力の小さい基板バイアス発生器５とが
設けられる。
ここで駆動能力の大きい基板バイアス発生器４と駆動能
力の小さい基板バイアス発生器５とは、それらの中に設
けられる発振器の発振周波数が異なる（前者の発生器４
の発振周波数を後者の発生器５の発振周波数より大きく
する）のみで、それらの回路構成自体は同一でよいの
で、第３図においては前者の発生器４の回路構成のみが
示されている。
力の小さい基板バイアス発生器５とは、それらの中に設
けられる発振器の発振周波数が異なる（前者の発生器４
の発振周波数を後者の発生器５の発振周波数より大きく
する）のみで、それらの回路構成自体は同一でよいの
で、第３図においては前者の発生器４の回路構成のみが
示されている。
該図中、４１は所定周波数の信号φを出力する発振器で
あって、Ｐチャンネルトランジスタ411,412,415および4
17と、Ｎチャンネルトランジスタ413,414,416および418
により構成され、該Ｐチャンネルトランジスタ417およ
びＮチャンネルトランジスタ418から構成されるインバ
ータの出力側は、該Ｐチャンネルトランジスタ412およ
びＮチャンネルトランジスタ413から構成されるインバ
ータの入力側にフィードバック接続されている。
あって、Ｐチャンネルトランジスタ411,412,415および4
17と、Ｎチャンネルトランジスタ413,414,416および418
により構成され、該Ｐチャンネルトランジスタ417およ
びＮチャンネルトランジスタ418から構成されるインバ
ータの出力側は、該Ｐチャンネルトランジスタ412およ
びＮチャンネルトランジスタ413から構成されるインバ
ータの入力側にフィードバック接続されている。
また、該Ｐチャンネルトランジスタ411とＮチャンネル
トランジスタ414の各ゲートには前述した制御信号ＶOUT
が印加されており、該制御信号ＶOUTがロウレベルであ
る限り、該発振器は所定周波数の信号φを出力する。な
お該発振器の定常動作状態におけるＡ１点およびＡ２点
の電位変化および出力信号φの電圧波形は第４図にそれ
ぞれＡ１、Ａ２およびφとして示される。次いで該出力
信号φは一対のＰチャンネルトランジスタ４２およびＮ
チャンネルトランジスタ４３からなるインバータに入力
され、その出力側のＡ３点の電位変化は第４図にＡ３と
して示される。
トランジスタ414の各ゲートには前述した制御信号ＶOUT
が印加されており、該制御信号ＶOUTがロウレベルであ
る限り、該発振器は所定周波数の信号φを出力する。な
お該発振器の定常動作状態におけるＡ１点およびＡ２点
の電位変化および出力信号φの電圧波形は第４図にそれ
ぞれＡ１、Ａ２およびφとして示される。次いで該出力
信号φは一対のＰチャンネルトランジスタ４２およびＮ
チャンネルトランジスタ４３からなるインバータに入力
され、その出力側のＡ３点の電位変化は第４図にＡ３と
して示される。
いま該Ａ３点の電位がハイレベルとなると、コンデンサ
４４により該Ａ３点に接続されたＡ４点の電位もハイレ
ベルとなり（第４図参照）、トランジスタ４５はオンと
なり該Ａ３点の電位がロウレベルである期間に半導体基
板からトランジスタ４６を介して流入した電荷を接地Ｖ
SS側へ放電させる。
４４により該Ａ３点に接続されたＡ４点の電位もハイレ
ベルとなり（第４図参照）、トランジスタ４５はオンと
なり該Ａ３点の電位がロウレベルである期間に半導体基
板からトランジスタ４６を介して流入した電荷を接地Ｖ
SS側へ放電させる。
また該Ａ３点の電位がロウレベルとなると、Ａ４点もロ
ウレベルとなりトランジスタ４５はオフとなる。一方ト
ランジスタ４６はオンとなって該Ａ４点が半導体基板か
らの電荷を吸収するため、半導体基板電位ＶBBも負電位
となり半導体基板に所定の基板バイアスを加えることが
できる。
ウレベルとなりトランジスタ４５はオフとなる。一方ト
ランジスタ４６はオンとなって該Ａ４点が半導体基板か
らの電荷を吸収するため、半導体基板電位ＶBBも負電位
となり半導体基板に所定の基板バイアスを加えることが
できる。
このようにして電源投入時、制御信号ＶOUTがロウレベ
ルである間は、該駆動能力の大きい基板バイアス発生器
４が動作して基板電流の吸収能力を高め、該半導体基板
の電位ＶBBを所定のバイアス電位にまで容易に引き下げ
ることができる。なおこのとき第３図に示されるように
駆動能力の小さい基板バイアス発生器５をも同時に作動
させておくこともできる。
ルである間は、該駆動能力の大きい基板バイアス発生器
４が動作して基板電流の吸収能力を高め、該半導体基板
の電位ＶBBを所定のバイアス電位にまで容易に引き下げ
ることができる。なおこのとき第３図に示されるように
駆動能力の小さい基板バイアス発生器５をも同時に作動
させておくこともできる。
このようにして基板バイアス電位ＶBBがある電位以下に
下り（第４図では電源投入後所定の時間が経過して該基
板バイアスＶBBがかなりの負電位にまで引き下げられた
状態から示されている）、制御信号ＶOUTがハイレベル
に反転すれば、該発振器４１のＰチャンネルトランジス
タ411はオフとなり、一方Ｎチャンネルトランジスタ414
がオンとなって該Ａ１点の電位はＶSSにクランプされ該
発振器４１の発振動作は停止し、結局該駆動能力の大き
い基板バイアス発生器４は該半導体基板から切り離さ
れ、駆動能力の小さい基板バイアス発生器５のみが駆動
されることになる。
下り（第４図では電源投入後所定の時間が経過して該基
板バイアスＶBBがかなりの負電位にまで引き下げられた
状態から示されている）、制御信号ＶOUTがハイレベル
に反転すれば、該発振器４１のＰチャンネルトランジス
タ411はオフとなり、一方Ｎチャンネルトランジスタ414
がオンとなって該Ａ１点の電位はＶSSにクランプされ該
発振器４１の発振動作は停止し、結局該駆動能力の大き
い基板バイアス発生器４は該半導体基板から切り離さ
れ、駆動能力の小さい基板バイアス発生器５のみが駆動
されることになる。
なお先に述べたように該集積回路内のトランジスタ乃至
はメモリの動作時とその非動作時すなわちスタンバイ時
とによっても、該基板バイアス発生器の駆動能力の切替
えが行われるが、かかる切替手段は上述した電源投入時
における切替手段とは別に設けられるものである。
はメモリの動作時とその非動作時すなわちスタンバイ時
とによっても、該基板バイアス発生器の駆動能力の切替
えが行われるが、かかる切替手段は上述した電源投入時
における切替手段とは別に設けられるものである。
また上述した実施例においては、該制御信号発生回路か
らえられる制御信号を電源投入時における基板バイアス
発生器の駆動能力の切替えに利用しているが、本発明は
これに限られるものではなく、要するに、電源投入時、
所定の基板バイアスが発生するまでの期間（すなわち回
路が未だ正常に動作しておらず所定の入力信号を受け付
け得ない期間）と、それ以降の期間とでその電圧レベル
が切替る制御信号を発生させ、該制御信号によって種々
のメモリ制御回路などに対し、その回路動作の制御など
を行うこともできるものである。
らえられる制御信号を電源投入時における基板バイアス
発生器の駆動能力の切替えに利用しているが、本発明は
これに限られるものではなく、要するに、電源投入時、
所定の基板バイアスが発生するまでの期間（すなわち回
路が未だ正常に動作しておらず所定の入力信号を受け付
け得ない期間）と、それ以降の期間とでその電圧レベル
が切替る制御信号を発生させ、該制御信号によって種々
のメモリ制御回路などに対し、その回路動作の制御など
を行うこともできるものである。
発明の効果 本発明によれば、電源投入時、所定の基板バイアスが発
生するまでの期間とそれ以降の期間とを判別する制御信
号を発生させることができるので、該制御信号によって
電源投入時における半導体集積回路に対し、各種の回路
動作制御を行うことができる。
生するまでの期間とそれ以降の期間とを判別する制御信
号を発生させることができるので、該制御信号によって
電源投入時における半導体集積回路に対し、各種の回路
動作制御を行うことができる。
第１図は、本発明に用いられる制御信号発生回路の１実
施例を示す回路図、 第２図は、第１図の制御信号発生回路の動作を説明する
ための電圧波形図、 第３図は、本発明に用いられる基板バイアス発生器の１
実施例を示す回路図、 第４図は、第３図の基板バイアス発生器の動作を説明す
るための電圧波形図である。 （符号の説明） １……カップリング用コンデンサ、 21，22，……2n……MOSトランジスタ、 ３……インバータ、 ４……駆動能力の大きい基板バイアス発生器、 ５……駆動能力の小さい基板バイアス発生器、 ４１……発振器。
施例を示す回路図、 第２図は、第１図の制御信号発生回路の動作を説明する
ための電圧波形図、 第３図は、本発明に用いられる基板バイアス発生器の１
実施例を示す回路図、 第４図は、第３図の基板バイアス発生器の動作を説明す
るための電圧波形図である。 （符号の説明） １……カップリング用コンデンサ、 21，22，……2n……MOSトランジスタ、 ３……インバータ、 ４……駆動能力の大きい基板バイアス発生器、 ５……駆動能力の小さい基板バイアス発生器、 ４１……発振器。
Claims (1)
- 【請求項１】第１および第２の電流ライン（Ｖcc，Ｖs
s）に接続されて基板バイアス電圧（ＶBB）を発生し、
該基板バイアス電圧が印加される半導体基板に形勢され
た集積回路が、電源投入後に所定の基板バイアス電圧を
発生するまでの所定期間中で未だ正常に動作しておらず
所定の入力信号を受け付け得ない状態にあるか、または
該所定期間以降の期間中で正常に動作し得る状態にある
かに応じて駆動能力を「大」または「小」に切り換える
基板バイアス発生回路（４，５）と、 一端が前記第１の電源ライン（Ｖcc）に接続され且つ他
端が制御信号出力端（Ｎ１）に接続されたキャパシタ
（１）、該制御信号出力端にそのドレインが接続され且
つ前記第２の電源ライン（Ｖss）にそのゲートが接続さ
れたＭＯＳトランジスタ（２１）、および、該ＭＯＳト
ランジスタのソースと前記半導体基板の間に直列に接続
され且つそのゲートが対応するドレインに接続された少
なくとも１つのＭＯＳトランジスタ（２２，……，２
ｎ）を有するレベル変換手段を備えた判別手段とを具備
し、 該判別手段は、前記電源投入後の前記所定期間を判別し
て制御信号（ＶOUT）を発生し、該制御信号の発生中は
前記集積回路の状態にかかわらず前記基板バイアス発生
回路を駆動能力「大」の状態に切り換えるようにしたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216055A JPH0618249B2 (ja) | 1984-10-17 | 1984-10-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59216055A JPH0618249B2 (ja) | 1984-10-17 | 1984-10-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6195561A JPS6195561A (ja) | 1986-05-14 |
| JPH0618249B2 true JPH0618249B2 (ja) | 1994-03-09 |
Family
ID=16682575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59216055A Expired - Lifetime JPH0618249B2 (ja) | 1984-10-17 | 1984-10-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618249B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6328058A (ja) * | 1986-07-22 | 1988-02-05 | Matsushita Electronics Corp | 集積回路装置 |
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| JP2786184B2 (ja) * | 1986-11-27 | 1998-08-13 | 松下電子工業株式会社 | 基板バイアス発生装置 |
| JPS63255957A (ja) * | 1987-04-13 | 1988-10-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| JP2724218B2 (ja) * | 1989-09-27 | 1998-03-09 | 株式会社東芝 | 半導体集積回路 |
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| JPH04274084A (ja) * | 1991-02-27 | 1992-09-30 | Toshiba Corp | 基板電位調整装置 |
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| EP0545266A3 (en) * | 1991-11-29 | 1993-08-04 | Nec Corporation | Semiconductor integrated circuit |
| JP4651766B2 (ja) * | 1999-12-21 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3009303A1 (de) * | 1980-03-11 | 1981-09-24 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
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-
1984
- 1984-10-17 JP JP59216055A patent/JPH0618249B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6195561A (ja) | 1986-05-14 |
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