JP2556175B2 - 半導体装置における電界集中防止構造 - Google Patents
半導体装置における電界集中防止構造Info
- Publication number
- JP2556175B2 JP2556175B2 JP2154620A JP15462090A JP2556175B2 JP 2556175 B2 JP2556175 B2 JP 2556175B2 JP 2154620 A JP2154620 A JP 2154620A JP 15462090 A JP15462090 A JP 15462090A JP 2556175 B2 JP2556175 B2 JP 2556175B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor region
- layer
- conductive
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 237
- 230000005684 electric field Effects 0.000 title claims description 42
- 230000008878 coupling Effects 0.000 claims description 28
- 238000010168 coupling process Methods 0.000 claims description 28
- 238000005859 coupling reaction Methods 0.000 claims description 28
- 230000007423 decrease Effects 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 description 55
- 239000000758 substrate Substances 0.000 description 31
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
導電層からの電界の影響によりその下の半導体層表面に
おいて電界集中が生じるのを防止するための電界集中防
止構造に関する。
における電界集中防止構造を示す平面図および断面図で
ある。第13B図の断面図は、第13A図の平面図のA−A線
に沿ったものである。
2とn+拡散領域3とが離れて形成されている。配線等の
導電層4はn+拡散領域3とコンタクトし、n-半導体基板
1およびp拡散領域2とは絶縁層5により絶縁されてい
る。導電層4直下の絶縁層5中には導電プレート6a〜6e
が整列配置されている。左側の導電プレート6eはp拡散
領域2にコンタクトされ、他の導電プレート6a〜6dは絶
縁層5中でフローェィング状態に保たれている。隣接す
る導電プレートの端部はオーバラップさせてある。
ぞれ容量結合している。また導電層4と各導電プレート
6a〜6eも容量結合している。
と、n-半導体基板1とp拡散領域2のpnに接合界面から
空乏層が伸びる。p拡散領域2,n+拡散領域3間のn-半導
体基板1がほぼ全部、空乏化することにより、高耐圧が
実現される。第14図の点線は、導電層4か無い場合の、
n-半導体基板1の空乏化領域における等電位線を示す。
空乏層はn-半導体基板1の表面において横方向に、制約
なく伸びることができるので、n-半導体基板1表面での
電界集中は生じない。
6eとが無い場合、導電層4からの電界の影響により、n-
半導体基板1の表面での空乏層の横方向の伸びが抑制さ
れる。このため、n-半導体基板1の空乏化領域における
等電位線は第15図の点線に示すようになり、n-半導体基
板1表面で電界集中が発生し、耐圧が低下してしまう。
これを防止するために導電プレート6a〜6eが設けてあ
る。
4と導電プレート6aとの間の結合容量が、導電層4と導
電プレート6b〜6eとの間の結合容量よりも十分に大きい
ものとすると、導電プレート6a〜6eの各電位は、p拡散
領域2とn+拡散領域3との間の電位差の容量分割によ
り、導電プレート6eから導電プレート6aに向かって順に
高くなっていく。これによりn-半導体基板1の表面にお
いて空乏層が右側(n+拡散領域3側)に伸び易くなり、
n-半導体基板1表面での電界集中が緩和される。
ように構成されており、n-半導体基板1表面での電界集
中を有効に緩和するためには、導電プレート6a〜6e間の
結合容量および導電層4と導電プレート6eとの間の結合
容量が導電層4と導電プレート6b〜6eとの間の結合容量
よりも十分大きいことが必要である。ところが、これを
実現するためには、導電層4と導電プレート6b〜6eとの
間に介在する絶縁層5の厚みを、一般に用いられる絶縁
層の厚みよりも極めて厚くしなければならず、絶縁層5
の形成が困難となる。このため、容易に形成可能な厚み
の絶縁層5を用いた場合には、n-半導体基板1表面での
電界集中防止効果が十分に得られないという問題点があ
った。
れたもので、普通の厚みの絶縁層を用いても導電層直下
の半導体層表面での電界集中の発生を有効に防止するこ
とのできる電界集中防止構造を得ることを目的とする。
半導体層と、この半導体層の表面に分離して形成された
第2導電型の第1半導体領域および第1導電型の第2半
導体領域と、第2半導体領域上に接触しかつ第1半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第1半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に、第1半導体領域に面する
位置から第2半導体領域の方向に向って、隣接するもの
相互の結合容量が第1半導体領域から離れるに従って減
少するように整列配置された複数の導電プレートとを備
えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第2導電型の第1半導体領域および第1導電型の第2半
導体領域と、第2半導体領域上に接触しかつ第1半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第1半導体領域との間に形成された絶縁層
と、導電層直下の半導体層表面に、第1半導体領域近傍
から第2半導体領域の方向に向って、隣接するもの相互
の結合容量が第1半導体領域から離れるに従って減少す
るように整列配置された複数の第2導電型のフローティ
ング半導体領域とを備えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第2導電型の第1半導体領域および第1導電型の第2半
導体領域と、第2半導体領域上に接触しかつ第1半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第1半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に形成された少なくとも1つ
の導電プレートと、導電層直下の半導体層中に形成され
た少なくとも1つの第2導電型のフローティング半導体
領域とを備え、導電プレートおよびフローティング半導
体領域は、第1半導体領域近傍から第2半導体領域の方
向に向って、隣接するもの相互の接合容量が第1半導体
領域から離れるに従って減少するように交互に整列配置
されて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第2導電型の第1半導体領域および第1導電型の第2半
導体領域と、第1半導体領域上に接触しかつ第2半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第2半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に、第2半導体領域に面する
位置から第1半導体領域の方向に向って、隣接するもの
相互の結合容量が第2半導体領域から離れるに従って減
少するように整列配置された複数の導電プレートとを備
えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第2導電型の第1半導体領域および第1導電型の第2半
導体領域と、第1半導体領域上に接触しかつ第2半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第2半導体領域との間に形成された絶縁層
と、導電層直下の半導体層表面に、第2半導体領域近傍
から第1半導体領域の方向に向って、隣接するもの相互
の結合容量が第2半導体領域から離れるに従って減少す
るように整列配置された複数の第2導電型のフローディ
ング半導体領域とを備えて構成されている。
半導体層と、この半導体層の表面に分離して形成された
第2導電型の第1半導体領域および第1導電型の第2半
導体領域と、第1半導体領域上に接触しかつ第2半導体
領域上方へと延設された導電層と、この導電層と半導体
層ならびに第2半導体領域との間に形成された絶縁層
と、導電層直下の絶縁層中に形成された少なくとも1つ
の導電プレートと、導電層直下の半導体層中に形成され
た少なくとも1つの第2導電型のフローティング半導体
領域とを備え、導電プレートおよびフローティング半導
体領域は、第2半導体領域近傍から第1半導体領域の方
向に向って、隣接するもの相互の結合容量が第2半導体
領域から離れるに従って減少するように交互に整列配置
されて構成されている。
るフローティング半導体領域、第3の発明における導電
プレートおよびフローティング半導体領域は、隣接する
もの相互の結合容量が第1半導体領域から離れるに従っ
て減少するように整列配置してある。また、第4の発明
における導電プレート、第5の発明におけるフローティ
ング半導体領域、第6の発明における導電プレートおよ
びフローティング半導体領域は、隣接するもの相互の結
合容量が第2半導体領域から離れるに従って減少するよ
うに整列配置してある。これにより、導電プレートやフ
ローティング半導体領域の各電位を直線的に(すなわち
等電位差で)変化させることが可能になり、これに応じ
た電位分布を半導体層の表面に実現できる。
装置における電界集中防止構造の一実施例を示す平面図
および断面図である。第1A図のB−B線に沿った断面図
が第1B図に相当する。
12とn+拡散領域13とが離れて形成されている。n+拡散領
域13は、配線等の導電層14のn-半導体基板11との電気的
接続のための領域として働く。導電層14はn+拡散領域13
とコンタクトし、n-半導体基板11およびp拡散領域12と
は絶縁層15により絶縁されている。導電層14直下の絶縁
層15中には導電プレート16a〜16eが整列配置されてい
る。左端の導電プレート16eはp拡散領域に12にコンタ
クトされ、他の導電プレート16a〜16dは絶縁層15中でフ
ローティング状態に保たれている。隣接する導電プレー
トの端部はオーバラップさせてある。この目的で、導電
プレート16bおよび16dの両端は上方に段階状に折り曲げ
られた構造となっている。
6eはそれぞれ容量結合している。また導電層14と各導電
層16a〜16eも容量結合している。いま、導電プレート16
aと16bの間の結合容量をb1、導電プレート16bと16cの間
の結合容量をb2、導電プレート16cと16dの間の結合容量
をb3、導電プレート16dと16eの間の結合容量をb4とする
と、 b4>b3>b2>b1 …(1) となるように設定される。この目的で、第1A図に示すよ
うに、導電プレート16a〜16eのサイズを導電プレート16
eから16aに向って順に小さくし、隣接する導電プレート
端部のオーバラップ面積が順に小さくなるようにしてあ
る。
定される。
の間の結合容量 bk:右からk番目とk+1番目の導電プレート16a〜16e
の間の結合容量 V1;容量a1にかかる電圧(すなわち右端の導電プレート1
6aに対する導電層14の電位) VX:容量bkにかかる電圧(すなわち隣接する導電プレー
ト16a〜16e間の電位差) である。なお上記VXは の一定値である。ここで、 Va:導電層14の電位 Vb:p拡散領域12の電位 n:導電プレートの数 である。
(3)の漸化式を解くことによりbkを求める。そして、
そのbkが実現できるように、隣接する導電プレート16a
〜16e間のオーバラップ面積を決定する。
中防止構造を構成した場合、(4)式の条件より、隣接
する導電プレート16a〜16e間の電位差は均一となる。す
なわち、p拡散領域12を低電位、n+拡散領域13(導電層
14)を高電位にすると、導電プレート16a〜16eの電位
は、導電プレート16eから導電プレート16aの順に、p拡
散領域12の電位(低電位)から導電層14の電位(高電
位)に向って、直線的に高くなる。このため、導電プレ
ート16a〜16e直下のn-半導体基板11の表面電位もこれに
応じたものとなる。つまり、n-半導体基板11とp拡散領
域12のpn接合界面から伸びる空乏層は、n-半導体基板11
の表面において左方向(p拡散領域12の方向)に集中す
ることなく、右方向(n+拡散領域13の方向)に均一に伸
びることができる。第2図の点線は、n-半導体基板11の
空乏化領域における等電位線を示す。このようにして、
n-半導体基板11の表面において電界集中が生じるのを有
効に防止することができる。
出されるのかを以下に示す。第3図は、第1A図,第1B図
の構造の等価回路を示す回路図である。第3図におい
て、導電プレートはn枚あるものとし、n+拡散領域13に
近い順に161,162,163,…,16n-1,16nの番号を付してい
る。ak(k=1〜n)は導電層14と導電プレート16kと
の間の容量であり、bkは隣接する導電プレート16kと16
k+1の間の容量である。ただし、bnは導電プレート16nと
p拡散領域12の間の容量である。Vaはn+拡散領域13およ
び導電層14の電位、Vbはp拡散領域12の電位である。ま
た、Vkは容量akにかかる電位差であり、すなわち導電プ
レート16kに対する導電層14の電位である。Ckは一点鎖
線で囲まれた部分の合成容量である。なお、導電層14,
導電プレート16とn-半導体基板11との間の容量は、電圧
保持状態においてn-半導体基板11の表面付近が空乏化す
ることによりほどんど無視できるものとする。
(9) と置く。すなわち、隣接する導電プレート16kと16k+1の
間の電位差を一定とする。すると、等差数列に和より、 Vk=VX・(k−1)+V1 …(10) となる。
ついて解くことにより、 を得る。この(13)式は前掲の(3)式と同じである。
について、(13)式と(14)式の漸化式を解くことによ
りbk(k=1〜n)が求まるので、このbkの値に従って
導電層14と導電プレート16の設計をすることによって、
n-半導体基板1表面での電界集中を有効に防ぐことがで
きる。
の間の容量bkは、kが大きくなるに従って(すなわちp
拡散領域12に近づくに従って)大きくする必要があるこ
とがわかる。言い換えれば、第1B図に構造において、隣
接する導電プレート16a〜16eの間の容量を(1)式に示
すようにp拡散領域12から離れるに従って減少させるこ
とが、一般的な厚みの絶縁層15を用いて電界集中防止構
造を形成する際の最適化の必要な条件なのである。
例を示す平面図、第4B図はそのB−B線に沿った断面構
造を示す断面図である。この実施例では、第1A図,第1B
図の導電プレート16b,16dの代りに、フローティングp
拡散領域17b,17dを用いている。フローティングp拡散
領域17b,17dはそれぞれ、導電プレート16aと16cの間お
よび16cと16eの間に対応するn-半導体基板11の表面に形
成されている。導電プレート16a,16c,16dとフローティ
ングp拡散領域17b,17dの隣接端部間は、第1A図,第1B
図の実施例と同様にオーバラップさせてある。こうする
ことにより、導電プレート16a,16c,16dとフローティン
グp拡散領域17b,17dの間の結合容量により、これらの
電位を第1A図,第1B図の実施例と同様に固定することが
でき、上述したのと同様の効果が得られる。
の実施例を示す平面図、第5B図はそのB−B線に沿った
断面構造を示す断面図である。この実施例では、第1A
図,第1B図の導電プレート16a〜16eの代りに、フローテ
ィングp拡散領域17a〜17dを用いている。フローティン
グp拡散領域17d〜17aは、p拡散領域12の近傍からn+拡
散領域13の方向に向って、導電層14直下のn-半導体基板
11表面に比較的狭い間隔で整列配置してある。フローテ
ィングp拡散領域17d〜17aは順に小サイズに形成してあ
り、これにより隣接するフローティングp拡散領域間の
結合容量もp拡散領域12から離れるに従って減少してい
く。これにより、フローティングp拡散領域17a〜17dの
電位を第1A図,第1B図の実施例の導電プレート16a〜16e
と同様に固定することが可能となり、上述したのと同様
の効果が得られる。
図の実施例では、結合容量を漸減させるために、導電プ
レート16e〜16a,フローティングp拡散領域17d,17bのサ
イズを漸減させることによりオーバラップ面積を漸減さ
せたが、第6A図,第6B図あるいは第7A図,第7B図に示す
ように、導電プレート16e〜16a,フローティングp拡散
領域17d,17bのサイズは同じで、それらの重なり幅を漸
減させることによりオーバラップ面積を漸減させてもよ
い。
れるn+拡散領域13にコンタクトした場合について説明し
たが、第8A図,第8B図ないし第12A図,第12B図の実施例
に示すように、導電層14は低電圧が印加されるp拡散領
域12にコンタクトしてもよい。これらの各実施例は、そ
れぞれ、第1A図,第1B図の実施例および第4A図,第4B図
ないし第7A図,第7B図の実施例に対応するものである。
これらの各実施例において、導電層14からの電界は、n-
半導体基板11表面において、n-半導体基板11とp拡散領
域12のpn接合界面から伸びる空乏層を右方向(n+拡散領
域13方向)に不要に引き伸ばすように作用するが、等電
位差に電位が固定された導電プレート16a〜16e,フロー
ティングp拡散領域17a〜17dがあることにより、n-半導
体基板11表面での空乏層の伸びは適切なものに抑制され
る。その結果、例えばn+拡散領域13の端部や角で電界集
中が生じ耐圧が低下するのを防止することができる。
電プレート、請求項2記載の発明におけるフローティン
グ半導体領域、請求項3記載の発明における導電プレー
トおよびフローティング半導体領域は、隣接するもの相
互の結合容量が第1半導体領域から離れるに従って減少
するように整列配置されており、また、請求項4記載の
発明における導電プレート、請求項5記載の発明におけ
るフローティング半導体領域、請求項6記載の発明にお
ける導電プレートおよびフローティング半導体領域は、
隣接するもの相互の結合容量が第2半導体領域から離れ
るに従って減少するように整列配置されているので、導
電プレートやフローティング半導体領域の各電位を直線
的に(すなわち等電位差で)変化させることが可能にな
り、これに応じた電位分布を半導体層表面に実現でき、
その結果、この発明によれば、普通の厚みの絶縁層を用
いても導電層直下の半導体層表面における電界集中を有
効に防止することができるという効果がある。
防止構造の一実施例を示す平面図および断面図、第2図
はこの発明の構造による空乏化領域での等電位線を示す
図、第3図はこの発明による構造の等価回路を示す回路
図、第4A図および第4B図から第12A図および第12B図まで
はそれぞれこの発明による電界集中防止構造の他の実施
例を示す平面図および断面図、第13A図および第13B図は
それぞれ従来の電界集中防止構造を示す平面図および断
面図、第14図は導電層が無い場合の空乏化領域における
等電位線を示す図、第15図は導電等が有る場合の空乏化
領域における等電位線を示す図である。 図において、11はn-半導体基板、12はp拡散領域、13は
n+拡散領域、14は導電層、15は絶縁層、16a〜16eは導電
プレート、17a〜17dはフローティングp拡散領域であ
る。 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項1】第1導電型の半導体層と、 前記半導体層の表面に形成された第2導電型の第1半導
体領域と、 前記半導体層の表面に前記第1半導体領域と分離して形
成された第1導電型の第2半導体領域と、 前記第2半導体領域上に接触しかつ前記第1半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第1半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に、前記第1半導体領域
に面する位置から前記第2半導体領域の方向に向って、
隣接するもの相互の結合容量が前記第1半導体領域から
離れるに従って減少するように整列配置された複数の導
電プレートとを備える、半導体装置における電界集中防
止構造。 - 【請求項2】第1導電型の半導体層と、 前記半導体層の表面に形成された第2導電型の第1半導
体領域と、 前記半導体層の表面に前記第1半導体領域と分離して形
成された第1導電型の第2半導体領域と、 前記第2半導体領域上に接触しかつ前記第1半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第1半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記半導体層表面に、前記第1半導体
領域近傍から前記第2半導体領域の方向に向って、隣接
するもの相互の結合容量が前記第1半導体領域から離れ
るに従って減少するように整列配置された複数の第2導
電型のフローティング半導体領域とを備える、半導体装
置における電界集中防止構造。 - 【請求項3】第1導電型の半導体層と、 前記半導体層の表面に形成された第2導電型の第1半導
体領域と、 前記半導体層の表面に前記第1半導体領域と分離して形
成された第1導電型の第2半導体領域と、 前記第2半導体領域上に接触しかつ前記第1半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第1半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に形成された少なくとも
1つの導電プレートと、 前記導電層直下の前記半導体層中に形成された少なくと
も1つの第2導電型のフローティング半導体領域とを備
え、 前記導電プレートおよび前記フローティング半導体領域
は、前記第1半導体領域近傍から前記第2半導体領域の
方向に向って、隣接するもの相互の結合容量が前記第1
半導体領域から離れるに従って減少するように交互に整
列配置される、半導体装置における電界集中防止構造。 - 【請求項4】第1導電型の半導体層と、 前記半導体層の表面に形成された第2導電型の第1半導
体領域と、 前記半導体層の表面に前記第1半導体領域と分離して形
成された第1導電型の第2半導体領域と、 前記第1半導体領域上に接触しかつ前記第2半導体領域
上方への延設された導電層と、 前記導電層と前記半導体層ならびに前記第2半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に、前記第2半導体領域
に面する位置から前記第1半導体領域の方向に向って、
隣接するもの相互の結合容量が前記第2半導体領域から
離れるに従って減少するように整列配置された複数の導
電プレートとを備える、半導体装置における電界集中防
止構造。 - 【請求項5】第1導電型の半導体層と、 前記半導体層の表面に形成された第2導電型の第1半導
体領域と、 前記半導体層の表面に前記第1半導体領域と分離して形
成された第1導電型の第2半導体領域と、 前記第1半導体領域上に接触しかつ前記第2半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第2半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記半導体層表面に、前記第2半導体
領域近傍から前記第1半導体領域の方向に向って、隣接
するもの相互の結合容量が前記第2半導体領域から離れ
るに従って減少するように整列配置された複数の第2導
電型のフローティング半導体領域とを備える、半導体装
置における電界集中防止構造。 - 【請求項6】第1導電型の半導体層と、 前記半導体層の表面に形成された第2導電型の第1半導
体領域と、 前記半導体層の表面に前記第1半導体領域と分離して形
成された第1導電型の第2半導体領域と、 前記第1半導体領域上に接触しかつ前記第2半導体領域
上方へと延設された導電層と、 前記導電層と前記半導体層ならびに前記第2半導体領域
との間に形成された絶縁層と、 前記導電層直下の前記絶縁層中に形成された少なくとも
1つの導電プレートと、 前記導電層直下の前記半導体層中に形成された少なくと
も1つの第2導電型のフローティング半導体領域とを備
え、 前記導電プレートおよび前記フローティング半導体領域
は、前記第2半導体領域近傍から前記第1半導体領域の
方向に向って、隣接するもの相互の結合容量が前記第2
半導体領域から離れるに従って減少するように交互に整
列配置される、半導体装置における電界集中防止構造。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2154620A JP2556175B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置における電界集中防止構造 |
US07/709,988 US5270568A (en) | 1990-06-12 | 1991-06-04 | Structure for preventing electric field concentration in semiconductor device |
DE69125971T DE69125971T2 (de) | 1990-06-12 | 1991-06-12 | Struktur zur Vermeidung von elektrischer Feldkonzentration in einem Halbleiterbauelement |
EP91305301A EP0461877B1 (en) | 1990-06-12 | 1991-06-12 | Structure for preventing electric field concentration in a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2154620A JP2556175B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置における電界集中防止構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0445578A JPH0445578A (ja) | 1992-02-14 |
JP2556175B2 true JP2556175B2 (ja) | 1996-11-20 |
Family
ID=15588163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2154620A Expired - Lifetime JP2556175B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置における電界集中防止構造 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5270568A (ja) |
EP (1) | EP0461877B1 (ja) |
JP (1) | JP2556175B2 (ja) |
DE (1) | DE69125971T2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2739004B2 (ja) * | 1992-01-16 | 1998-04-08 | 三菱電機株式会社 | 半導体装置 |
DE69215858T2 (de) * | 1992-04-17 | 1997-05-15 | Sgs Thomson Microelectronics | Junction-isoliertes, hochspannungsintegriertes MOS-Bauelement |
US5750414A (en) * | 1993-09-29 | 1998-05-12 | Siemens Components, Inc. | Method of fabricating a semiconductor device |
US5381031A (en) * | 1993-12-22 | 1995-01-10 | At&T Corp. | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
JPH07326743A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
JPH0817844A (ja) * | 1994-06-27 | 1996-01-19 | Nec Yamagata Ltd | バイポーラトランジスタ |
JP3958404B2 (ja) * | 1997-06-06 | 2007-08-15 | 三菱電機株式会社 | 横型高耐圧素子を有する半導体装置 |
DE19923520C1 (de) * | 1999-05-21 | 2000-11-23 | Siemens Ag | Randstruktur für Halbleiterbauelemente |
JP4307649B2 (ja) | 1999-09-06 | 2009-08-05 | 独立行政法人科学技術振興機構 | 高靭性・高強度の高融点金属系合金材料及びその製造方法 |
US6614088B1 (en) * | 2000-02-18 | 2003-09-02 | James D. Beasom | Breakdown improvement method and sturcture for lateral DMOS device |
JP5070693B2 (ja) * | 2005-11-11 | 2012-11-14 | サンケン電気株式会社 | 半導体装置 |
US8618627B2 (en) | 2010-06-24 | 2013-12-31 | Fairchild Semiconductor Corporation | Shielded level shift transistor |
JP5565309B2 (ja) * | 2010-12-29 | 2014-08-06 | 三菱電機株式会社 | 半導体装置 |
DE102014005879B4 (de) * | 2014-04-16 | 2021-12-16 | Infineon Technologies Ag | Vertikale Halbleitervorrichtung |
CN110612598B (zh) | 2018-04-16 | 2023-02-14 | 新唐科技日本株式会社 | 半导体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2131603B (en) * | 1982-12-03 | 1985-12-18 | Philips Electronic Associated | Semiconductor devices |
JPS59144171A (ja) * | 1983-02-07 | 1984-08-18 | Hitachi Ltd | 半導体集積回路装置 |
JPS613458A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | Misトランジスタ |
GB2167229B (en) * | 1984-11-21 | 1988-07-20 | Philips Electronic Associated | Semiconductor devices |
GB2205682A (en) * | 1987-06-03 | 1988-12-14 | Philips Electronic Associated | A semiconductor device |
US5068756A (en) * | 1989-02-16 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
-
1990
- 1990-06-12 JP JP2154620A patent/JP2556175B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-04 US US07/709,988 patent/US5270568A/en not_active Expired - Lifetime
- 1991-06-12 EP EP91305301A patent/EP0461877B1/en not_active Expired - Lifetime
- 1991-06-12 DE DE69125971T patent/DE69125971T2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69125971T2 (de) | 1998-01-02 |
DE69125971D1 (de) | 1997-06-12 |
EP0461877A3 (en) | 1994-05-11 |
US5270568A (en) | 1993-12-14 |
JPH0445578A (ja) | 1992-02-14 |
EP0461877A2 (en) | 1991-12-18 |
EP0461877B1 (en) | 1997-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2556175B2 (ja) | 半導体装置における電界集中防止構造 | |
EP0802568B1 (en) | Semiconductor device | |
JPH0770729B2 (ja) | 半導体装置 | |
JP2010050147A (ja) | 半導体装置 | |
US20080203444A1 (en) | Multi-finger transistor and method of manufacturing the same | |
US20180240879A1 (en) | Field plate trench fet and a semiconductor component | |
US20240030338A1 (en) | Semiconductor device | |
EP0565808B1 (en) | Junction-isolated high voltage MOS integrated device | |
JP2957118B2 (ja) | 強い電界に対する保護構造を備えた半導体装置 | |
JP7172328B2 (ja) | 半導体装置 | |
US20230352578A1 (en) | Trench-gate field effect transistor with improved electrical performances and corresponding manufacturing process | |
CN110120414A (zh) | 晶体管结构 | |
JP2007005823A (ja) | 半導体装置 | |
US10332992B1 (en) | Semiconductor device having improved trench, source and gate electrode structures | |
US11735653B2 (en) | Semiconductor device | |
EP0996158B9 (en) | High voltage resistive structure integrated on a semiconductor substrate | |
US10847610B2 (en) | Semiconductor device | |
JP2881907B2 (ja) | 電力用半導体装置 | |
CN115763543B (zh) | 复合屏蔽栅场效应晶体管 | |
KR20120076306A (ko) | 반도체 장치 | |
KR100194663B1 (ko) | 반도체 소자의 접합 마감 | |
JPH03236283A (ja) | 半導体装置 | |
EP1058315B1 (en) | Edge termination of semiconductor devices for high voltages with capacitive voltage divider | |
JPS59127865A (ja) | 半導体装置 | |
JPH10270679A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 14 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 14 |