JPH0770729B2 - 半導体装置 - Google Patents
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- JPH0770729B2 JPH0770729B2 JP3140692A JP14069291A JPH0770729B2 JP H0770729 B2 JPH0770729 B2 JP H0770729B2 JP 3140692 A JP3140692 A JP 3140692A JP 14069291 A JP14069291 A JP 14069291A JP H0770729 B2 JPH0770729 B2 JP H0770729B2
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- gate
- source
- semiconductor device
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【０００１】
【産業上の利用分野】本発明は、ソース、ゲート及びド
レインを有する高電圧電界効果トランジスタを具える半
導体装置であって、この電界効果トランジスタは更にそ
の表面でゲートからドレインまで延在する電荷キャリア
ドリフト領域とソース、ゲート及びドレインに対するそ
れぞれの電極とを有し、前記のドリフト領域は第１誘電
体層により被覆され、細長状の高電圧接続バスがこの誘
電体層を越えてドレイン電極まで延在している当該半導
体装置に関し、特に、ドレインをその横方向でソース及
びゲートにより囲んだ囲みレイアウトを有する電界効果
トランジスタを具え、ドレインに対する高電圧接続バス
が、ドリフト領域を横切る通路を通るようにする必要が
ある半導体装置に関するものである。上述した“電界効
果トランジスタ”とは特に、ソース、ドレイン及びゲー
トを有するトランジスタであって、ゲート電極が誘電体
層、例えば酸化珪素又は窒化珪素上に延在し、ゲート電
極を附勢することにより、ソース及びドレイン間のゲー
トを構成する下側のトランジスタ表面チャネル内に電荷
キャリアの増大又は減少のいずれかを生ぜしめるトラン
ジスタを称するものである。
レインを有する高電圧電界効果トランジスタを具える半
導体装置であって、この電界効果トランジスタは更にそ
の表面でゲートからドレインまで延在する電荷キャリア
ドリフト領域とソース、ゲート及びドレインに対するそ
れぞれの電極とを有し、前記のドリフト領域は第１誘電
体層により被覆され、細長状の高電圧接続バスがこの誘
電体層を越えてドレイン電極まで延在している当該半導
体装置に関し、特に、ドレインをその横方向でソース及
びゲートにより囲んだ囲みレイアウトを有する電界効果
トランジスタを具え、ドレインに対する高電圧接続バス
が、ドリフト領域を横切る通路を通るようにする必要が
ある半導体装置に関するものである。上述した“電界効
果トランジスタ”とは特に、ソース、ドレイン及びゲー
トを有するトランジスタであって、ゲート電極が誘電体
層、例えば酸化珪素又は窒化珪素上に延在し、ゲート電
極を附勢することにより、ソース及びドレイン間のゲー
トを構成する下側のトランジスタ表面チャネル内に電荷
キャリアの増大又は減少のいずれかを生ぜしめるトラン
ジスタを称するものである。
【０００２】
【従来の技術】高い逆降服電圧を維持しうるＭＯＳ集積
回路の必要性が高まりつつある。すなわち、この場合、
集積回路中の１つ以上のＭＯＳトランジスタのドレイン
に、ソースに対し数百ボルト程度の電圧を加えることが
できる。１９８１年１１月１０日に発行された米国特許
第4,300,150 号明細書には、ゲートとドレインとの間の
エピタキシアル層中に、拡張した電荷キャリアドリフト
領域を設け、ドレイン電位をドリフト領域の全長に亘っ
て変化するように分布させることにより逆降服電圧を高
くした二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタが開示
されている。しかし、ＩＣチップ上のこのようなトラン
ジスタの面積を最小にするためには、ソース及びゲート
が周囲にあり、これらによりドレインを囲んでいる囲み
レイアウトを採用するのが有利である。従って、高電圧
外部接続バスがドレインに達するようににするために
は、この接続バスがゲート及びドレイン間のドリフト領
域を越えて延在するようにする必要がある。
回路の必要性が高まりつつある。すなわち、この場合、
集積回路中の１つ以上のＭＯＳトランジスタのドレイン
に、ソースに対し数百ボルト程度の電圧を加えることが
できる。１９８１年１１月１０日に発行された米国特許
第4,300,150 号明細書には、ゲートとドレインとの間の
エピタキシアル層中に、拡張した電荷キャリアドリフト
領域を設け、ドレイン電位をドリフト領域の全長に亘っ
て変化するように分布させることにより逆降服電圧を高
くした二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタが開示
されている。しかし、ＩＣチップ上のこのようなトラン
ジスタの面積を最小にするためには、ソース及びゲート
が周囲にあり、これらによりドレインを囲んでいる囲み
レイアウトを採用するのが有利である。従って、高電圧
外部接続バスがドレインに達するようににするために
は、この接続バスがゲート及びドレイン間のドリフト領
域を越えて延在するようにする必要がある。
【０００３】
【発明が解決しようとする課題】従って、この接続バス
により生ぜしめられる電界がドリフト領域中の電荷キャ
リアの流れに影響を与え、ドリフト領域が適切に遮蔽さ
れなければトランジスタの動作が悪くなる。
により生ぜしめられる電界がドリフト領域中の電荷キャ
リアの流れに影響を与え、ドリフト領域が適切に遮蔽さ
れなければトランジスタの動作が悪くなる。
【０００４】本発明の目的は、高電圧接続バスにより生
ぜしめられる電界が、この高電圧接続バスの下側に位置
するドリフト領域中の電荷キャリアに及ぼす影響を阻止
することにある。
ぜしめられる電界が、この高電圧接続バスの下側に位置
するドリフト領域中の電荷キャリアに及ぼす影響を阻止
することにある。
【０００５】
【課題を解決するための手段】本発明は、ソース、ゲー
ト及びドレインを有する高電圧電界効果トランジスタを
具える半導体装置であって、この電界効果トランジスタ
は更にその表面でゲートからドレインまで延在する電荷
キャリアドリフト領域とソース、ゲート及びドレインに
対するそれぞれの電極とを有し、前記のドリフト領域は
第１誘電体層により被覆され、細長状の高電圧接続バス
がこの誘電体層を越えてドレイン電極まで延在している
当該半導体装置において、前記の第１誘電体層上に複数
本の導電性細条を順次に配置して交差通路を形成し、前
記の導電性細条を前記の交差通路の方向に対しほぼ直交
する方向に延在させ、これら導電性細条の長さは前記の
接続バスの幅よりも可成り長くし、これら導電性細条の
幅は前記の接続バスの幅よりも狭くし、前記の導電性細
条を第２誘電体層により被覆し、前記の接続バスをこの
第２誘電体層上に支持して前記の交差通路を越えて延在
させたことを特徴とする。
ト及びドレインを有する高電圧電界効果トランジスタを
具える半導体装置であって、この電界効果トランジスタ
は更にその表面でゲートからドレインまで延在する電荷
キャリアドリフト領域とソース、ゲート及びドレインに
対するそれぞれの電極とを有し、前記のドリフト領域は
第１誘電体層により被覆され、細長状の高電圧接続バス
がこの誘電体層を越えてドレイン電極まで延在している
当該半導体装置において、前記の第１誘電体層上に複数
本の導電性細条を順次に配置して交差通路を形成し、前
記の導電性細条を前記の交差通路の方向に対しほぼ直交
する方向に延在させ、これら導電性細条の長さは前記の
接続バスの幅よりも可成り長くし、これら導電性細条の
幅は前記の接続バスの幅よりも狭くし、前記の導電性細
条を第２誘電体層により被覆し、前記の接続バスをこの
第２誘電体層上に支持して前記の交差通路を越えて延在
させたことを特徴とする。
【０００６】本発明の半導体装置では、交差通路の各導
電性細条が前記の接続バスと相俟って結合キャパシタン
スＣciを形成するとともに前記のドリフト領域と相俟っ
て結合キャパシタンスＣdiを形成する。キャパシタンス
Ｃdiの面積はキャパシタンスＣciの面積よりも数倍大き
く、第１及び第２誘電体層の厚さは互いにほぼ等しくす
ることができる。従って、キャパシタンスＣdiの容量値
はキャパシタンスＣciの容量値の数倍となる。その結
果、接続バスとドリフト領域との間の電位は主として、
キャパシタンスＣdiの両端間よりもむしろキャパシタン
スＣciの両端間に生じ、従ってドリフト領域は接続バス
によって生ぜしめられる電界から有効に遮蔽される。
電性細条が前記の接続バスと相俟って結合キャパシタン
スＣciを形成するとともに前記のドリフト領域と相俟っ
て結合キャパシタンスＣdiを形成する。キャパシタンス
Ｃdiの面積はキャパシタンスＣciの面積よりも数倍大き
く、第１及び第２誘電体層の厚さは互いにほぼ等しくす
ることができる。従って、キャパシタンスＣdiの容量値
はキャパシタンスＣciの容量値の数倍となる。その結
果、接続バスとドリフト領域との間の電位は主として、
キャパシタンスＣdiの両端間よりもむしろキャパシタン
スＣciの両端間に生じ、従ってドリフト領域は接続バス
によって生ぜしめられる電界から有効に遮蔽される。
【０００７】本発明の特定例では、ドレインが横方向で
ソース及びゲートにより囲まれた囲みレイアウト、好ま
しくはほぼ方形で部分的に指合したレイアウトをトラン
ジスタが有するようにする。この場合、接続バスはドリ
フト領域とゲート及びソースとを交差させる必要があ
り、接続バスはドリフト領域とゲート及びソースとに対
して数百ボルト程度の電位差を有しうる。本例では、前
記の接続バスを通すギャップを形成する不連続部をゲー
ト電極及びソース電極に設ける。本発明によれば、接続
バスの電界が交差通路により有効に遮蔽される為、接続
バスを安全に被着しうる。
ソース及びゲートにより囲まれた囲みレイアウト、好ま
しくはほぼ方形で部分的に指合したレイアウトをトラン
ジスタが有するようにする。この場合、接続バスはドリ
フト領域とゲート及びソースとを交差させる必要があ
り、接続バスはドリフト領域とゲート及びソースとに対
して数百ボルト程度の電位差を有しうる。本例では、前
記の接続バスを通すギャップを形成する不連続部をゲー
ト電極及びソース電極に設ける。本発明によれば、接続
バスの電界が交差通路により有効に遮蔽される為、接続
バスを安全に被着しうる。
【０００８】以下図面につき説明するに、参考の為に導
入した前記の米国特許第4,300,150 号明細書に開示され
ているのと実質的に同じ高電圧ラテラル形二重拡散Ｎチ
ャネルエンハンスメントモードＭＯＳトランジスタ（す
なわちＬＤＭＯＳトランジスタ）の構造を図１に断面図
で示す。珪素基板１０はわずかにドーピングされた、す
なわち低ドープのＰ導電型であり、これにエピタキシア
ルＮ型表面層１２が設けられている。このようなエピタ
キシアル表面層の表面部分内に、これを画成してＰ型領
域１６が拡散され、このＰ型領域とエピタキシアル表面
層とでＰＮ接合１７を形成し、又、このＰ型領域１６の
表面部分内に、ソース１４を形成するＮ型領域が拡散さ
れている。ソース１４を越えて延在するＰ型領域１６の
部分は、ゲート１８を構成する表面でチャネルを形成す
る。エピタキシアル表面層１２でこのゲートから横方向
に離れた部分に、ドレイン２０を構成する拡散Ｎ型領域
が設けられている。又、酸化珪素表面層２２がエピタキ
シアル表面層１２上に形成され、この酸化珪素表面層２
２はドレイン２０の一部上に延在させるとともに厚さを
減少させてゲート１８上及びソース１４の一部上にも延
在させる。エピタキシアル表面層１２の表面部分内には
ゲート１８及びドレイン２０間に電荷キャリアドリフト
領域２１が延在している。
入した前記の米国特許第4,300,150 号明細書に開示され
ているのと実質的に同じ高電圧ラテラル形二重拡散Ｎチ
ャネルエンハンスメントモードＭＯＳトランジスタ（す
なわちＬＤＭＯＳトランジスタ）の構造を図１に断面図
で示す。珪素基板１０はわずかにドーピングされた、す
なわち低ドープのＰ導電型であり、これにエピタキシア
ルＮ型表面層１２が設けられている。このようなエピタ
キシアル表面層の表面部分内に、これを画成してＰ型領
域１６が拡散され、このＰ型領域とエピタキシアル表面
層とでＰＮ接合１７を形成し、又、このＰ型領域１６の
表面部分内に、ソース１４を形成するＮ型領域が拡散さ
れている。ソース１４を越えて延在するＰ型領域１６の
部分は、ゲート１８を構成する表面でチャネルを形成す
る。エピタキシアル表面層１２でこのゲートから横方向
に離れた部分に、ドレイン２０を構成する拡散Ｎ型領域
が設けられている。又、酸化珪素表面層２２がエピタキ
シアル表面層１２上に形成され、この酸化珪素表面層２
２はドレイン２０の一部上に延在させるとともに厚さを
減少させてゲート１８上及びソース１４の一部上にも延
在させる。エピタキシアル表面層１２の表面部分内には
ゲート１８及びドレイン２０間に電荷キャリアドリフト
領域２１が延在している。
【０００９】酸化珪素表面層２２によって被覆されてい
ないソース１４の表面部分上には金属化ソース電極２６
が形成され、この電極２６は、ソース１４を越えて延長
するＰ型領域１６の部分上にも延在している。従って、
このソース電極はＰ型基板とオーム接触し、ソースと基
板とが同じ電位となる。この点が、ソースと基板との双
方を接地している高電圧ＭＯＳトランジスタを代表的に
表わすものである。ドレイン２０上には金属化ドレイン
電極２８が形成されている。従って、ドレイン電位によ
って生ぜしめられる電界はドレイン２０からゲート１８
までの長さに沿って直線的に減少する。
ないソース１４の表面部分上には金属化ソース電極２６
が形成され、この電極２６は、ソース１４を越えて延長
するＰ型領域１６の部分上にも延在している。従って、
このソース電極はＰ型基板とオーム接触し、ソースと基
板とが同じ電位となる。この点が、ソースと基板との双
方を接地している高電圧ＭＯＳトランジスタを代表的に
表わすものである。ドレイン２０上には金属化ドレイン
電極２８が形成されている。従って、ドレイン電位によ
って生ぜしめられる電界はドレイン２０からゲート１８
までの長さに沿って直線的に減少する。
【００１０】図１に示すように、又米国特許第4,300,15
0 号明細書に説明されているように、Ｐ型領域１６の付
近で基板１０とエピタキシアル表面層１２との間の接合
に、イオン注入されたＰ+ 埋込み領域３０ａが設けられ
ている。この埋込み領域は、領域１６とエピタキシアル
表面層１２との接合における電界強度を減少させ、これ
によりトランジスタの逆降服電圧を高める作用をする。
0 号明細書に説明されているように、Ｐ型領域１６の付
近で基板１０とエピタキシアル表面層１２との間の接合
に、イオン注入されたＰ+ 埋込み領域３０ａが設けられ
ている。この埋込み領域は、領域１６とエピタキシアル
表面層１２との接合における電界強度を減少させ、これ
によりトランジスタの逆降服電圧を高める作用をする。
【００１１】図２は図１に断面図で示すトランジスタの
レイアウトを示す平面図である。このレイアウトの図は
ほぼ方形であるも、その下端部には、ソース、ゲート及
びドレインの実効長を高め従って電力を高め且つトラン
ジスタの定格抵抗を低めるために、指合部分が設けられ
ている。図２で１−１線に沿う断面が図１に示すように
なっており、図２中の符号は図１中の符号に対応する。
ドレイン電極２８はゲート電極２４及びソース電極２６
により囲まれており、これら電極２４及び２６はこのレ
イアウトの図の周囲に沿って配置され、その下方に向か
って延在する指状部がこのレイアウトの下部におけるソ
ース及びゲート電極の上方に向って延在する指状部と指
合関係にある。ソース及びゲート電極とその下側のソー
ス領域１４及びゲート領域１８（図２では見えず）とは
レイアウト全体に亘ってドレイン電極２８及びその下側
のドレイン領域２０（図２では見えず）から一定の間隔
に保たれており、この間隔はドリフト領域２１（図２で
は見えず）が酸化珪素表面層２２の下側に存在するよう
な間隔となっている。ソース電極２６には金属接点パッ
ド３１が電気接触している。ゲート電極２４には他の金
属接点パッド３２が電気接触しており、この金属接点パ
ッドはこの目的のためにソース電極２６に形成したスペ
ースを通ってゲート電極２４に到達している。又、外部
高電圧接続バスに接続するための更に他の金属接点パッ
ド３３がドレイン電極２８と電気接触している。図２か
ら明らかなように、外部高電圧接続バスが平行平面でド
レイン接点パッド３３に達するようにするためには、こ
の接続バスがソース及びゲート電極を横切り且つドリフ
ト領域を越えて延在するようにする必要がある。
レイアウトを示す平面図である。このレイアウトの図は
ほぼ方形であるも、その下端部には、ソース、ゲート及
びドレインの実効長を高め従って電力を高め且つトラン
ジスタの定格抵抗を低めるために、指合部分が設けられ
ている。図２で１−１線に沿う断面が図１に示すように
なっており、図２中の符号は図１中の符号に対応する。
ドレイン電極２８はゲート電極２４及びソース電極２６
により囲まれており、これら電極２４及び２６はこのレ
イアウトの図の周囲に沿って配置され、その下方に向か
って延在する指状部がこのレイアウトの下部におけるソ
ース及びゲート電極の上方に向って延在する指状部と指
合関係にある。ソース及びゲート電極とその下側のソー
ス領域１４及びゲート領域１８（図２では見えず）とは
レイアウト全体に亘ってドレイン電極２８及びその下側
のドレイン領域２０（図２では見えず）から一定の間隔
に保たれており、この間隔はドリフト領域２１（図２で
は見えず）が酸化珪素表面層２２の下側に存在するよう
な間隔となっている。ソース電極２６には金属接点パッ
ド３１が電気接触している。ゲート電極２４には他の金
属接点パッド３２が電気接触しており、この金属接点パ
ッドはこの目的のためにソース電極２６に形成したスペ
ースを通ってゲート電極２４に到達している。又、外部
高電圧接続バスに接続するための更に他の金属接点パッ
ド３３がドレイン電極２８と電気接触している。図２か
ら明らかなように、外部高電圧接続バスが平行平面でド
レイン接点パッド３３に達するようにするためには、こ
の接続バスがソース及びゲート電極を横切り且つドリフ
ト領域を越えて延在するようにする必要がある。
【００１２】ドレインをソースに対して５００Ｖの電位
にした場合に図１のトランジスタのドリフト領域２１に
生じる電界分布を図３に示す。この電界分布は、平行平
面内でドリフト領域２１を越え、ゲート電極２４及びソ
ース電極２６を横切って延在する高電圧接続バスにより
生ぜしめられる電界の存在を無視して得られたものであ
る。
にした場合に図１のトランジスタのドリフト領域２１に
生じる電界分布を図３に示す。この電界分布は、平行平
面内でドリフト領域２１を越え、ゲート電極２４及びソ
ース電極２６を横切って延在する高電圧接続バスにより
生ぜしめられる電界の存在を無視して得られたものであ
る。
【００１３】
【実施例】図４ａは本発明によるトランジスタの基本構
造を示す斜視図であり、図１の素子と対応する素子には
図１と同一の符号を付した。この図４ａから明らかなよ
うに、ゲート電極２４とドレイン電極２８との間でドリ
フト領域上にある酸化珪素表面層２２上にはゲート電極
及びドレイン電極間の交差通路を形成する順次の導電性
細条３４，３５，----- ｎが設けられ、これら細条はこ
の交差通路を横切る方向に延在する。これら細条はドー
ピングされた多結晶珪素（“ポリシリコン”）とするこ
とができ、電位に関し浮動である。その理由は、これら
細条は電気的に接続されていない為である。各細条が図
３に示すようにドリフト領域２１の長さに沿って変化す
る電界分布のほぼ一定な増分のみを捕捉するようにする
ためにはこのような細条をできるだけ多く設ける必要が
ある。ゲート電極及びドレイン電極間の距離は代表的に
約２４ミクロンとすることができ、ポリシリコン細条の
最小幅は約２ミクロンである。細条間にはスペースを必
要とする為、１０本以下の細条に対する場所しかない。
このような導電性細条の重要性は、このような細条によ
り形成される等価の結合キャパシタンスとドリフト領域
２１における電界分布とを示す図４ｂを参照することに
より理解しうる。ここに、Ｖdiはｉ番目の細条における
ドリフト領域の電位であり、Ｖpiはこの細条の電位であ
る。従って、この細条とその下側のドリフト領域の部分
との間のキャパシタンスＣdiは Ｃdi = Ｋ・ｌs ・ｗs ／ｔox --- (1) となる。ここに、Ｋは図４ａのドリフト領域２１上の酸
化珪素表面層２２の誘電率によって与えられる定数であ
り、ｌs 及びｗs は導電性細条の長さ及び幅であり、ｔ
oxは酸化珪素表面層２２の厚さである。順次の細条間に
も結合キャパシタンスがあること勿論であるが、これら
のキャパシタンスは比較的小さく、電界分布に殆ど影響
を及ぼさない。
造を示す斜視図であり、図１の素子と対応する素子には
図１と同一の符号を付した。この図４ａから明らかなよ
うに、ゲート電極２４とドレイン電極２８との間でドリ
フト領域上にある酸化珪素表面層２２上にはゲート電極
及びドレイン電極間の交差通路を形成する順次の導電性
細条３４，３５，----- ｎが設けられ、これら細条はこ
の交差通路を横切る方向に延在する。これら細条はドー
ピングされた多結晶珪素（“ポリシリコン”）とするこ
とができ、電位に関し浮動である。その理由は、これら
細条は電気的に接続されていない為である。各細条が図
３に示すようにドリフト領域２１の長さに沿って変化す
る電界分布のほぼ一定な増分のみを捕捉するようにする
ためにはこのような細条をできるだけ多く設ける必要が
ある。ゲート電極及びドレイン電極間の距離は代表的に
約２４ミクロンとすることができ、ポリシリコン細条の
最小幅は約２ミクロンである。細条間にはスペースを必
要とする為、１０本以下の細条に対する場所しかない。
このような導電性細条の重要性は、このような細条によ
り形成される等価の結合キャパシタンスとドリフト領域
２１における電界分布とを示す図４ｂを参照することに
より理解しうる。ここに、Ｖdiはｉ番目の細条における
ドリフト領域の電位であり、Ｖpiはこの細条の電位であ
る。従って、この細条とその下側のドリフト領域の部分
との間のキャパシタンスＣdiは Ｃdi = Ｋ・ｌs ・ｗs ／ｔox --- (1) となる。ここに、Ｋは図４ａのドリフト領域２１上の酸
化珪素表面層２２の誘電率によって与えられる定数であ
り、ｌs 及びｗs は導電性細条の長さ及び幅であり、ｔ
oxは酸化珪素表面層２２の厚さである。順次の細条間に
も結合キャパシタンスがあること勿論であるが、これら
のキャパシタンスは比較的小さく、電界分布に殆ど影響
を及ぼさない。
【００１４】本発明の変形例である図５ａを参照する
に、本例のトランジスタは図４ａのトランジスタと同じ
であるが、このトランジスタの表面に対し平行な平面内
に延在しドレイン電極２８に接続された外部高電圧接続
バス３６を更に有している。導電性細条上には低温プラ
ズマにより堆積した酸化物（ＬＴＯ）のような誘電体被
膜が形成されている。細長状の金属接続バス３６は導電
性細条より成る交差通路に沿って且つこれら細条上の酸
化物に接触して延在する。ゲート電極２４及びソース電
極２６は図示のように接続バス３６が横切るギャップを
形成する不連続部を有している。
に、本例のトランジスタは図４ａのトランジスタと同じ
であるが、このトランジスタの表面に対し平行な平面内
に延在しドレイン電極２８に接続された外部高電圧接続
バス３６を更に有している。導電性細条上には低温プラ
ズマにより堆積した酸化物（ＬＴＯ）のような誘電体被
膜が形成されている。細長状の金属接続バス３６は導電
性細条より成る交差通路に沿って且つこれら細条上の酸
化物に接触して延在する。ゲート電極２４及びソース電
極２６は図示のように接続バス３６が横切るギャップを
形成する不連続部を有している。
【００１５】この構造により得られる等価の結合キャパ
シタンス回路を図５ｂに示す。ここに、Ｖd はドレイン
電極２８の電位であり、従って接続バス３６の電位でも
ある。各導電性細条の位置で接続バス３６とドリフト領
域２１との間に直列の２つの結合キャパシタンスがあ
る。すなわち、ｉ番目の細条の位置に接続バス３６及び
この細条間の結合キャパシタンスＣciと、この細条及び
ドリフト領域２１間の結合キャパシタンスＣdiとがあ
る。ｉ番目の細条の電位をｖpiで示し、この細条の下側
のドリフト領域２１の部分の電位をｖdiで示すと、この
細条とドリフト領域との間の電圧ｖp はｖpi−ｖdiとな
り、キャパシタンスＣdiの両端間に存在する。接続バス
３６とドリフト領域との間の電圧をＶo で示すと、この
電圧は直列のキャパシタンスＣci及びＣdiの両端間に存
在する。従って、ｖp ＝Ｖo ・Ｃci／（Ｃci＋Ｃdi）＝
Ｖo ／（１＋Ｃdi／Ｃci） ---(2)となる。これより明
らかなように、Ｃci＜＜Ｃdiの場合には、ｖp はほぼ零
となる。 キャパシタンスＣciは Ｃci＝Ｋ・ｗi ・ｗs ／ｔi --- (3) で与えられる。ここに、ｗi は高電圧接続バス３３の幅
であり、ｔi は導電性細条上の被膜層の厚さである。接
続バスの幅ｗi は細条の長さｌs よりも著しく小さく、
厚さｔox及びｔi は互いにほぼ等しい為、式(1) 及び
(3) を互いに比較することから明らかなように、Ｃciは
Ｃdiよりも著しく小さく、従って式(2) からｖp はほぼ
零となる。このことは、導電性細条がその下側のドリフ
ト領域２１の部分とほぼ同じ電位となり、従ってドリフ
ト領域２１は接続バス３６により生ぜしめられる電界か
ら有効に遮蔽されるということを意味する。
シタンス回路を図５ｂに示す。ここに、Ｖd はドレイン
電極２８の電位であり、従って接続バス３６の電位でも
ある。各導電性細条の位置で接続バス３６とドリフト領
域２１との間に直列の２つの結合キャパシタンスがあ
る。すなわち、ｉ番目の細条の位置に接続バス３６及び
この細条間の結合キャパシタンスＣciと、この細条及び
ドリフト領域２１間の結合キャパシタンスＣdiとがあ
る。ｉ番目の細条の電位をｖpiで示し、この細条の下側
のドリフト領域２１の部分の電位をｖdiで示すと、この
細条とドリフト領域との間の電圧ｖp はｖpi−ｖdiとな
り、キャパシタンスＣdiの両端間に存在する。接続バス
３６とドリフト領域との間の電圧をＶo で示すと、この
電圧は直列のキャパシタンスＣci及びＣdiの両端間に存
在する。従って、ｖp ＝Ｖo ・Ｃci／（Ｃci＋Ｃdi）＝
Ｖo ／（１＋Ｃdi／Ｃci） ---(2)となる。これより明
らかなように、Ｃci＜＜Ｃdiの場合には、ｖp はほぼ零
となる。 キャパシタンスＣciは Ｃci＝Ｋ・ｗi ・ｗs ／ｔi --- (3) で与えられる。ここに、ｗi は高電圧接続バス３３の幅
であり、ｔi は導電性細条上の被膜層の厚さである。接
続バスの幅ｗi は細条の長さｌs よりも著しく小さく、
厚さｔox及びｔi は互いにほぼ等しい為、式(1) 及び
(3) を互いに比較することから明らかなように、Ｃciは
Ｃdiよりも著しく小さく、従って式(2) からｖp はほぼ
零となる。このことは、導電性細条がその下側のドリフ
ト領域２１の部分とほぼ同じ電位となり、従ってドリフ
ト領域２１は接続バス３６により生ぜしめられる電界か
ら有効に遮蔽されるということを意味する。
【００１６】ドレイン電位はドレイン電極における電圧
Ｖd からソース電極における零ボルトに減少する為、前
述したようにドレイン電極及びゲート電極間の導電性細
条の個数が増大するにつれて高電圧バスからのドリフト
領域の遮蔽がますます有効になる。この個数を最大にす
るために本発明は２つの実施例のいずれかを採用する。
第１の実施例はドレイン電極とゲート電極との間で導電
性細条より成る交差通路に沿ってより多くのこれら導電
性細条を配置しうるようにトランジスタの長さを長くす
ることにあり、この実施例によるレイアウトを図６に示
す。第２の実施例では図７に示すように、高電圧接続バ
スを方形のレイアウトの隅部に配置し且つこの高電圧接
続バスに隣接するドレイン電極の部分に曲線の肩部を設
け、これによりトランジスタの面積を増大せしめること
なくドリフト領域をこの隅部において伸長させる。
Ｖd からソース電極における零ボルトに減少する為、前
述したようにドレイン電極及びゲート電極間の導電性細
条の個数が増大するにつれて高電圧バスからのドリフト
領域の遮蔽がますます有効になる。この個数を最大にす
るために本発明は２つの実施例のいずれかを採用する。
第１の実施例はドレイン電極とゲート電極との間で導電
性細条より成る交差通路に沿ってより多くのこれら導電
性細条を配置しうるようにトランジスタの長さを長くす
ることにあり、この実施例によるレイアウトを図６に示
す。第２の実施例では図７に示すように、高電圧接続バ
スを方形のレイアウトの隅部に配置し且つこの高電圧接
続バスに隣接するドレイン電極の部分に曲線の肩部を設
け、これによりトランジスタの面積を増大せしめること
なくドリフト領域をこの隅部において伸長させる。
【００１７】図６の方形のレイアウトを参照するに、高
電圧接続バス３６はドレイン接点パッド３３に接続され
且つ図５ａで前述したように不連続部を形成したレイア
ウトの上部でのゲート電極２４及びソース電極２６中の
ギャップを横切っている。更にこのレイアウトの上側部
分はこの部分でのドリフト領域の長さを増大させるよう
に拡張され、これにより、接続バス３６が延在する交差
通路に沿ってゲート電極２４とドレイン電極２８との間
に多数の導電性細条４０を設けうるようになる。図６で
は例えば、ドリフト領域が７５ミクロンに拡張されてい
るレイアウトの上側部分の領域を除いてドリフト領域を
４５ミクロンとしうる。導電性細条の幅を２〜３ミクロ
ンとすると、交差通路中に約４３本の導電性細条を設け
ることができ、これに続いて接続バスをドリフト領域の
上方に設ける。
電圧接続バス３６はドレイン接点パッド３３に接続され
且つ図５ａで前述したように不連続部を形成したレイア
ウトの上部でのゲート電極２４及びソース電極２６中の
ギャップを横切っている。更にこのレイアウトの上側部
分はこの部分でのドリフト領域の長さを増大させるよう
に拡張され、これにより、接続バス３６が延在する交差
通路に沿ってゲート電極２４とドレイン電極２８との間
に多数の導電性細条４０を設けうるようになる。図６で
は例えば、ドリフト領域が７５ミクロンに拡張されてい
るレイアウトの上側部分の領域を除いてドリフト領域を
４５ミクロンとしうる。導電性細条の幅を２〜３ミクロ
ンとすると、交差通路中に約４３本の導電性細条を設け
ることができ、これに続いて接続バスをドリフト領域の
上方に設ける。
【００１８】図７に示す実施例では、ゲート電極２４及
びソース電極２６の１つの隅部に形成したギャップを通
して高電圧接続バス３６をドレイン接点パッド３３まで
延在させている。このギャップに対向するドレイン電極
２８の部分に湾曲肩部を設けることにより、この隅部に
おけるドリフト領域の長さが可成り増大される。従っ
て、レイアウトを小さくするか或いは全く拡張すること
なく、接続バスにより生ぜしめられる電界からドリフト
領域を適切に遮蔽するのに充分な本数の導電性細条に対
する充分なスペースをゲート電極とソース電極との間に
得ることができる。
びソース電極２６の１つの隅部に形成したギャップを通
して高電圧接続バス３６をドレイン接点パッド３３まで
延在させている。このギャップに対向するドレイン電極
２８の部分に湾曲肩部を設けることにより、この隅部に
おけるドリフト領域の長さが可成り増大される。従っ
て、レイアウトを小さくするか或いは全く拡張すること
なく、接続バスにより生ぜしめられる電界からドリフト
領域を適切に遮蔽するのに充分な本数の導電性細条に対
する充分なスペースをゲート電極とソース電極との間に
得ることができる。
【００１９】図８は、高電圧接続バスを交差させるギャ
ップを設けるのにゲート電極及びソース電極に不連続部
をいかにして形成しうるかを示す。ゲート電極２４及び
ソース電極２６の双方によって（酸化物層を介して）部
分的に被覆されているＮ型ソース１４は、これら電極が
終端する直前に終端しており、これら電極は同時に終端
している。これによりゲート１８のＰ型チャネルと図１
に示すようにこのゲート１８が連続部分となるＰ型領域
１６とのみをギャップにまたがって連続するように残し
ている。これにより、Ｎ型ドリフト領域をこれとＰ型領
域１６との間に存在するダイオード接合により有効に終
端させている。領域１６及び１８の露出表面上には酸化
物被膜が堆積され、導電性細条の列がこの酸化物被膜に
またがって連続している。
ップを設けるのにゲート電極及びソース電極に不連続部
をいかにして形成しうるかを示す。ゲート電極２４及び
ソース電極２６の双方によって（酸化物層を介して）部
分的に被覆されているＮ型ソース１４は、これら電極が
終端する直前に終端しており、これら電極は同時に終端
している。これによりゲート１８のＰ型チャネルと図１
に示すようにこのゲート１８が連続部分となるＰ型領域
１６とのみをギャップにまたがって連続するように残し
ている。これにより、Ｎ型ドリフト領域をこれとＰ型領
域１６との間に存在するダイオード接合により有効に終
端させている。領域１６及び１８の露出表面上には酸化
物被膜が堆積され、導電性細条の列がこの酸化物被膜に
またがって連続している。
【００２０】図６におけるように拡張したほぼ方形のレ
イアウトを有する高電圧トランジスタは２種類のドーピ
ングしたポリシリコン細条を交互に配置して成る交差通
路を以って構成した。第１の種類の細条に対してはＣci
を1.55×10-15Fとし且つＣdiを1.2 ×10-14Fとし、第２
の種類の細条に対してはＣciを1.3 ×10-15Fとし且つＣ
diを7.6 ×10-14Fとした。第１の種類の細条の列は堆積
及びパターン化後に酸化し、これにより、互いに短絡す
るおそれなく第１の種類の細条の列の細条に第２の種類
の細条の列の細条を接近させて或いは部分的に重ならせ
て配置しうるようする。このようなトランジスタは以下
の他のパラメータをも有する。ドリフト領域２１：45ミ
クロンであるが上部で 120ミクロンまで拡張した。酸化
珪素表面層 ：ドリフト領域21上で0.85ミクロンの厚さ
とした。ポリシリコン細条：43本の細条を互いに0.25ミ
クロン離して設け、その上に１ミクロンの酸化物層を設
けた；第１の種類の細条の各々は100 ミクロンの長さ及
び３ミクロンの幅とし、第２の種類の細条の各々は75ミ
クロンの長さ及び2.5 ミクロンの幅とした。 接続バス ：15ミクロンの幅及び１ミクロンの厚
さの方形の金属細条とした。
イアウトを有する高電圧トランジスタは２種類のドーピ
ングしたポリシリコン細条を交互に配置して成る交差通
路を以って構成した。第１の種類の細条に対してはＣci
を1.55×10-15Fとし且つＣdiを1.2 ×10-14Fとし、第２
の種類の細条に対してはＣciを1.3 ×10-15Fとし且つＣ
diを7.6 ×10-14Fとした。第１の種類の細条の列は堆積
及びパターン化後に酸化し、これにより、互いに短絡す
るおそれなく第１の種類の細条の列の細条に第２の種類
の細条の列の細条を接近させて或いは部分的に重ならせ
て配置しうるようする。このようなトランジスタは以下
の他のパラメータをも有する。ドリフト領域２１：45ミ
クロンであるが上部で 120ミクロンまで拡張した。酸化
珪素表面層 ：ドリフト領域21上で0.85ミクロンの厚さ
とした。ポリシリコン細条：43本の細条を互いに0.25ミ
クロン離して設け、その上に１ミクロンの酸化物層を設
けた；第１の種類の細条の各々は100 ミクロンの長さ及
び３ミクロンの幅とし、第２の種類の細条の各々は75ミ
クロンの長さ及び2.5 ミクロンの幅とした。 接続バス ：15ミクロンの幅及び１ミクロンの厚
さの方形の金属細条とした。
【００２１】上述したところから明らかなように、ＭＯ
Ｓトランジスタのレイアウトは円形にすることが考えら
れるが、方形又は（楕円のような）ほぼ方形のレイアウ
トが好ましい。その理由は、１個所のみの領域でこれを
拡張しうる為である。円形のレイアウトの拡張にはトラ
ンジスタの全領域を不所望に増大させる必要がある。そ
の理由は、接続バスが延在する交差通路に沿ってドリフ
ト領域の長さを延長させる必要があるにすぎない為であ
る。
Ｓトランジスタのレイアウトは円形にすることが考えら
れるが、方形又は（楕円のような）ほぼ方形のレイアウ
トが好ましい。その理由は、１個所のみの領域でこれを
拡張しうる為である。円形のレイアウトの拡張にはトラ
ンジスタの全領域を不所望に増大させる必要がある。そ
の理由は、接続バスが延在する交差通路に沿ってドリフ
ト領域の長さを延長させる必要があるにすぎない為であ
る。
【００２２】又、前述した従来の文献にて採用されてい
るようにレイアウトの全体の上に導電性細条を配置する
のではなく、交差通路に沿ってのみ導電性細条の列を配
置する必要があること明らかである。
るようにレイアウトの全体の上に導電性細条を配置する
のではなく、交差通路に沿ってのみ導電性細条の列を配
置する必要があること明らかである。
【００２３】本発明は上述した実施例のみに限定され
ず、幾多の変更を加えうること勿論である。特に、ドレ
インがソース及びゲートにより囲まれ、電荷キャリアド
リフト領域がドレインとゲートとの間に延在しているレ
イアウトを有する限り種々の他のＭＯＳトランジスタ構
造を採用しうる。
ず、幾多の変更を加えうること勿論である。特に、ドレ
インがソース及びゲートにより囲まれ、電荷キャリアド
リフト領域がドレインとゲートとの間に延在しているレ
イアウトを有する限り種々の他のＭＯＳトランジスタ構
造を採用しうる。
【図１】本発明によるトランジスタに採用しうる高電圧
ＭＯＳトランジスタの構造を示す断面図である。
ＭＯＳトランジスタの構造を示す断面図である。
【図２】図１のトランジスタの代表的なレイアウトを示
す平面図である。
す平面図である。
【図３】図１のトランジスタのドリフト領域における電
界分布を示す線図である。
界分布を示す線図である。
【図４】図４ａは、本発明によるトランジスタの基本構
造を示す斜視図及び図４ｂはこの構造に含まれる結合キ
ャパシタンスを示す線図である。
造を示す斜視図及び図４ｂはこの構造に含まれる結合キ
ャパシタンスを示す線図である。
【図５】図５ａは、図４ａのトランジスタを本発明によ
り変形してこれに高電圧外部接続バスを接続したものを
示す斜視図及び図５ｂは、この変形構造の変形結合キャ
パシタンスを示す線図である。
り変形してこれに高電圧外部接続バスを接続したものを
示す斜視図及び図５ｂは、この変形構造の変形結合キャ
パシタンスを示す線図である。
【図６】図４ａ及び５ａのトランジスタのドリフト領域
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
【図７】図４ａ及び５ａのトランジスタのドリフト領域
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
上の導電性細条により生ぜしめられる結合キャパシタン
スを示す線図である。
【図８】図５ａに示す高電圧接続バスに対するギャップ
を形成するためにソース電極及びゲート電極にいかに不
連続部を形成しうるかを詳細に示す線図である。
を形成するためにソース電極及びゲート電極にいかに不
連続部を形成しうるかを詳細に示す線図である。
１０ 基板 １２ エピタキシアル表面層 １４ ソース １６ Ｐ型領域 １８ ゲート ２０ ドレイン ２１ 電荷キャリアドリフト領域 ２２ 酸化珪素表面層 ２４ ゲート電極 ２６ ソース電極 ２８ ドレイン電極 ３０ａ 埋込み領域 ３１，３２，３３ 金属接点パッド ３４，３５，４０ 導電性細条 ３６ 外部高電圧接続バス
Claims (7)
- 【請求項１】 ソース、ゲート及びドレインを有する高
電圧電界効果トランジスタを具える半導体装置であっ
て、この電界効果トランジスタは更にその表面でゲート
からドレインまで延在する電荷キャリアドリフト領域と
ソース、ゲート及びドレインに対するそれぞれの電極と
を有し、前記のドリフト領域は第１誘電体層により被覆
され、細長状の高電圧接続バスがこの誘電体層を越えて
ドレイン電極まで延在している当該半導体装置におい
て、前記の第１誘電体層上に複数本の導電性細条を順次
に配置して交差通路を形成し、前記の導電性細条を前記
の交差通路の方向に対しほぼ直交する方向に延在させ、
これら導電性細条の長さは前記の接続バスの幅よりも可
成り長くし、これら導電性細条の幅は前記の接続バスの
幅よりも狭くし、前記の導電性細条を第２誘電体層によ
り被覆し、前記の接続バスをこの第２誘電体層上に支持
して前記の交差通路を越えて延在させたことを特徴とす
る半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記のトランジスタは、ドレインがその横方向でソース
及びゲートにより囲まれている囲みレイアウトを有して
おり、ゲート電極及びソース電極は、前記の接続バスが
通るギャップを形成する不連続部を有していることを特
徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記の囲みレイアウトをほぼ方形とし、前記のソース及
びゲートがその周囲を囲んでいることを特徴とする半導
体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記のレイアウトの一端部において、前記のドレインが
前記のソース及びゲートの指状延長部と指合した指状延
長部を有し、これによりソース、ゲート及びドレインの
実効長を増大させたことを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、
前記の方形のレイアウトの、前記の一端部と対向する他
端部においてドレイン電極とゲート電極との間の距離を
長くし、前記の交差通路と、ソース電極及びゲート電極
における前記のギャップとを前記の他端部に位置させて
前記の交差通路の長さを増大させ、前記の接続バスを前
記の交差通路に沿い且つ前記のギャップを通って延在さ
せ、この接続バスを前記のレイアウトの前記の他端部に
おいて前記のトランジスタから外部に導出したことを特
徴とする半導体装置。 - 【請求項６】 請求項４に記載の半導体装置において、
前記のドレイン電極が前記のレイアウトの隅部に対向し
て曲線状の肩部を有し、これによりこの隅部でドリフト
領域の長さと、ドレイン電極とゲート電極及びソース電
極との間の前記の交差通路の長さとを増大させ、ゲート
電極及びソース電極における前記の不連続部を前記の隅
部でこれらゲート電極及びソース電極に形成し、前記の
接続バスを、前記の交差通路を越え且つ前記の不連続部
より成るギャップを通って延在させて前記の隅部で電界
効果トランジスタの外部に導出させたことを特徴とする
半導体装置。 - 【請求項７】 請求項２に記載の半導体装置において、
ゲート電極及びソース電極における前記の不連続部で、
これら不連続部と対応する不連続部を前記のソースにも
形成し、ゲート電極及びソース電極における前記の不連
続部の各端部はソースにおける前記の不連続部の対応す
る端部を越えて延在させ、前記のゲートは中断すること
なくゲート電極及びソース電極における前記の不連続部
にまたがって連続させ、順次に配置した前記の導電性細
条より成る交差通路は前記のゲートと前記のソースにお
ける不連続部とを横切って連続させ、前記の導電性細条
が前記の接続バスを、ソース電極及びゲート電極におけ
る前記の不連続部より成るギャップを横切るように支持
したことを特徴とする半導体装置。
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