JP2554043B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置及びその製造方法に関する。特
に、コンタクトの抵抗を低くできる半導体装置、及びそ
の製造方法に関する。
に、コンタクトの抵抗を低くできる半導体装置、及びそ
の製造方法に関する。
半導体基板にコンタクト孔を形成し、このコンタクト
孔に導電性材料を付けて接続をとる構造とした場合、コ
ンタクト孔の大きさや、用いる導電性材料により、その
抵抗が大きくなることがある。
孔に導電性材料を付けて接続をとる構造とした場合、コ
ンタクト孔の大きさや、用いる導電性材料により、その
抵抗が大きくなることがある。
例えば、第７図に示すのはコンタクト孔１の幅ｌが1.
0μｍ（乃至はそれ以下）であって、Al（アルミニウ
ム）２をスパッタして構成した例であるが、スパッタAl
系のステップカバレージの悪さに由来して、このコンタ
クト孔１の高抵抗化が避けられない。つまりスパッタさ
れるAl2の厚みが各位置で異なるため、第７図の如く最
もAl2が薄く堆積するコンタクト孔内壁部（その部分のA
l2の厚みをｗで示す）において、抵抗が決まってしま
う。このようにコンタクト孔２の抵抗はAl2の厚みが最
も薄い所で決まるので、どうしても高抵抗化するもので
ある。この程度に小さいコンタクト孔では、もはや孔の
形状（段差の形成等）によって高抵抗化に対処するのは
困難である。なお図中３は下地であるSi（シリコン）
層、４はSiO2の層間膜である。図は断面図であるが、図
示の明瞭化のため、一部ハッチングは省略してある（他
の各図も同じ）。
0μｍ（乃至はそれ以下）であって、Al（アルミニウ
ム）２をスパッタして構成した例であるが、スパッタAl
系のステップカバレージの悪さに由来して、このコンタ
クト孔１の高抵抗化が避けられない。つまりスパッタさ
れるAl2の厚みが各位置で異なるため、第７図の如く最
もAl2が薄く堆積するコンタクト孔内壁部（その部分のA
l2の厚みをｗで示す）において、抵抗が決まってしま
う。このようにコンタクト孔２の抵抗はAl2の厚みが最
も薄い所で決まるので、どうしても高抵抗化するもので
ある。この程度に小さいコンタクト孔では、もはや孔の
形状（段差の形成等）によって高抵抗化に対処するのは
困難である。なお図中３は下地であるSi（シリコン）
層、４はSiO2の層間膜である。図は断面図であるが、図
示の明瞭化のため、一部ハッチングは省略してある（他
の各図も同じ）。
第８図に示すのは別の従来例である。これはコンタク
ト孔１の底部にＷ（タングステン）５を選択的にデポジ
ションしたものである。Ｗの選択的デポジションによれ
ば、コンタクト孔１が1.0μｍルール以下（つまり幅ｌ
が1.0μｍ以下）の場合でもコンタクト孔１内にＷが良
好に埋め込まれるので、有利である。更に形成したＷの
上に破線の如くAl2を堆積することができる。これによ
ればコンタクト孔１の深さが浅くなり、身かけ上段差が
小さくなる。このように選択的デポジションにより形成
されるＷは好ましいものであるが、選択的デポジション
によると、W5がどうしても横方向にも拡散する。これ
は、エッチングにより加工された被加工物についてＷを
選択的デポジションする場合には不可避的に生じるもの
で、エッチングにより発生したダメージに沿ったものと
考えられる異常拡散であり、このような異常拡散は、
「スパイク」などと称されている。本明細書中、以下こ
のような異常拡散を、適宜「スパイク」とも称する。第
８図に、このスパイク部分を、符号ｓで示す。このスパ
イクの程度は一律でなく、従って均一化しないので、抵
抗値がばらつき、信頼性の低下を招く。加えて、選択デ
ポジションはコンタクト孔の側壁においてSiO2 4とのく
っつきが悪く、信頼性に乏しい。（破線にてAlを堆積し
た場合を示す。） 第９図に示すのは、更に別の従来例である。これはコ
ンタクト孔１にバリアーメタル６を付し、この上にAl2
を付すものである。バリアーメタル６としては、Al以外
の、例えばTi,Wまたはこれらの合金や、窒化物（窒化チ
タンTiN）などが使用され、このようなAlより高融点の
メタルをコンタクト孔１内に蒸着やCVDにより堆積す
る。しかしこの構成であると、Al2とバリアーメタル６
との間の抵抗RBAと、下地３（n+,p+,Alなど）とバリア
ーメタル６との間の抵抗RSBとにより、抵抗値が高くな
ってしまう。（図中に、抵抗記号により各抵抗RBA,RSB
を示す。なお図の如く、底部における各領域間の抵抗R
BA,RSBが最も影響が大きい）。この構成は回路が高速で
はあるが、蒸着等を２回要し、かつ信頼性が低くて、歩
留りが非常に悪いという問題もある。
ト孔１の底部にＷ（タングステン）５を選択的にデポジ
ションしたものである。Ｗの選択的デポジションによれ
ば、コンタクト孔１が1.0μｍルール以下（つまり幅ｌ
が1.0μｍ以下）の場合でもコンタクト孔１内にＷが良
好に埋め込まれるので、有利である。更に形成したＷの
上に破線の如くAl2を堆積することができる。これによ
ればコンタクト孔１の深さが浅くなり、身かけ上段差が
小さくなる。このように選択的デポジションにより形成
されるＷは好ましいものであるが、選択的デポジション
によると、W5がどうしても横方向にも拡散する。これ
は、エッチングにより加工された被加工物についてＷを
選択的デポジションする場合には不可避的に生じるもの
で、エッチングにより発生したダメージに沿ったものと
考えられる異常拡散であり、このような異常拡散は、
「スパイク」などと称されている。本明細書中、以下こ
のような異常拡散を、適宜「スパイク」とも称する。第
８図に、このスパイク部分を、符号ｓで示す。このスパ
イクの程度は一律でなく、従って均一化しないので、抵
抗値がばらつき、信頼性の低下を招く。加えて、選択デ
ポジションはコンタクト孔の側壁においてSiO2 4とのく
っつきが悪く、信頼性に乏しい。（破線にてAlを堆積し
た場合を示す。） 第９図に示すのは、更に別の従来例である。これはコ
ンタクト孔１にバリアーメタル６を付し、この上にAl2
を付すものである。バリアーメタル６としては、Al以外
の、例えばTi,Wまたはこれらの合金や、窒化物（窒化チ
タンTiN）などが使用され、このようなAlより高融点の
メタルをコンタクト孔１内に蒸着やCVDにより堆積す
る。しかしこの構成であると、Al2とバリアーメタル６
との間の抵抗RBAと、下地３（n+,p+,Alなど）とバリア
ーメタル６との間の抵抗RSBとにより、抵抗値が高くな
ってしまう。（図中に、抵抗記号により各抵抗RBA,RSB
を示す。なお図の如く、底部における各領域間の抵抗R
BA,RSBが最も影響が大きい）。この構成は回路が高速で
はあるが、蒸着等を２回要し、かつ信頼性が低くて、歩
留りが非常に悪いという問題もある。
本発明の目的は、コンタクト孔について、実効的な低
抵抗化が図り得、かつ横方向のスパイクなどの問題も生
じないようにした、半導体装置及びその製造方法を提供
することにある。
抵抗化が図り得、かつ横方向のスパイクなどの問題も生
じないようにした、半導体装置及びその製造方法を提供
することにある。
本発明の半導体装置は、シリコン基板上に形成された
1.0〜0.25μｍルールのコンタクト孔にデポジションに
よりタングステンシリサイドが形成され、該タングステ
ンシリサイドは異方性エッチングされて該コンタクト孔
の内壁にサイドウォール状に形成されたもので、該タン
グステンシリサイドとコンタクト孔底部とに接して選択
デポジションによりタングステン層が形成され、前記タ
ングステンシリサイドは該タングステンの上記異方性エ
ッチングによりもたらされたダメージに沿った拡散（ス
パイク）により導電性が付与されたものであり、かつシ
リコン基板にはタングステンの上記異方性エッチングに
よりもたらされた基板へのダメージに沿った拡散（スパ
イク）によりタングステン拡散領域が形成されていると
ともに、前記タングステン層の全面に接して、配線層が
形成され、かつ該配線層状に層間膜が形成され、この層
間膜に更にコンタクト孔が形成されていることを特徴と
する半導体装置である。
1.0〜0.25μｍルールのコンタクト孔にデポジションに
よりタングステンシリサイドが形成され、該タングステ
ンシリサイドは異方性エッチングされて該コンタクト孔
の内壁にサイドウォール状に形成されたもので、該タン
グステンシリサイドとコンタクト孔底部とに接して選択
デポジションによりタングステン層が形成され、前記タ
ングステンシリサイドは該タングステンの上記異方性エ
ッチングによりもたらされたダメージに沿った拡散（ス
パイク）により導電性が付与されたものであり、かつシ
リコン基板にはタングステンの上記異方性エッチングに
よりもたらされた基板へのダメージに沿った拡散（スパ
イク）によりタングステン拡散領域が形成されていると
ともに、前記タングステン層の全面に接して、配線層が
形成され、かつ該配線層状に層間膜が形成され、この層
間膜に更にコンタクト孔が形成されていることを特徴と
する半導体装置である。
このような半導体装置は、シリコン基板に1.0〜0.25
μｍルールのコンダクト孔を形成し、少なくとも該コン
タクト孔内壁にタングステンシリサイド層をデポジショ
ンにより形成する工程と、該タングステンシリサイドを
異方性エッチングすることにより、該コンタクト孔の内
壁にサイドウォール状に形成する工程と、該コンタクト
孔内側部のタングステンシリサイド層とコンタクト孔底
部とに接して該タングステンシリサイド層に上記異方性
エッチングによりもたらされたダメージに沿った拡散
（スパイク）により導電性を付与するタングステン層を
選択デポジションにより形成する工程と、該タングステ
ン層上にタングステン層の上面全面に接した配線層を形
成し、更に該配線層上に層間膜を形成し、この層間膜に
更にコンタクト孔を形成する工程とを備えて成る半導体
装置の製造方法により、製造することができる。
μｍルールのコンダクト孔を形成し、少なくとも該コン
タクト孔内壁にタングステンシリサイド層をデポジショ
ンにより形成する工程と、該タングステンシリサイドを
異方性エッチングすることにより、該コンタクト孔の内
壁にサイドウォール状に形成する工程と、該コンタクト
孔内側部のタングステンシリサイド層とコンタクト孔底
部とに接して該タングステンシリサイド層に上記異方性
エッチングによりもたらされたダメージに沿った拡散
（スパイク）により導電性を付与するタングステン層を
選択デポジションにより形成する工程と、該タングステ
ン層上にタングステン層の上面全面に接した配線層を形
成し、更に該配線層上に層間膜を形成し、この層間膜に
更にコンタクト孔を形成する工程とを備えて成る半導体
装置の製造方法により、製造することができる。
本発明において、コンタクト孔は1.0〜0.25μｍルー
ル（つまりコンタクト孔の幅ｌが1.0〜0.25μｍ）であ
るが、これは次のような意義をもつ。即ち、コンタクト
孔幅が1.0μｍ以上であれば、Alを埋め込めるので、選
択的なデポジションによりタングステン層を形成する必
要がない。また、コンタクト孔幅が0.25μｍ以下になる
と、コンタクト孔底部においてタングステン層が基板と
接するのが困難になり、基板にスパイク領域が形成でき
ない。
ル（つまりコンタクト孔の幅ｌが1.0〜0.25μｍ）であ
るが、これは次のような意義をもつ。即ち、コンタクト
孔幅が1.0μｍ以上であれば、Alを埋め込めるので、選
択的なデポジションによりタングステン層を形成する必
要がない。また、コンタクト孔幅が0.25μｍ以下になる
と、コンタクト孔底部においてタングステン層が基板と
接するのが困難になり、基板にスパイク領域が形成でき
ない。
また本発明において、選択デポジションによりコンタ
クト孔に形成されたタングステン層には、その全面に接
して、配線層が形成されているが、本発明においては上
記のように、コンタクト孔が1.0〜0.25μｍルールであ
って、きわめて微細であるため、コンタクト孔に形成さ
れたタングステン層にはその全面に接して配線層が形成
されることによって、はじめて確実なコンタクトをとっ
ているのである。
クト孔に形成されたタングステン層には、その全面に接
して、配線層が形成されているが、本発明においては上
記のように、コンタクト孔が1.0〜0.25μｍルールであ
って、きわめて微細であるため、コンタクト孔に形成さ
れたタングステン層にはその全面に接して配線層が形成
されることによって、はじめて確実なコンタクトをとっ
ているのである。
また本発明において、上記配線層上に層間膜が形成さ
れ、この層間膜に更にコンタクト孔が形成されるが、本
発明はこのように、多層にわたってコンタクト孔が形成
される技術について、良好なコンタクトをとるようにし
たものである。
れ、この層間膜に更にコンタクト孔が形成されるが、本
発明はこのように、多層にわたってコンタクト孔が形成
される技術について、良好なコンタクトをとるようにし
たものである。
本発明において、基板にはタングステン層からのスパ
イク（異常拡散）によりスパイク領域が形成されている
が、このスパイク領域により、実効コンタクト抵抗を低
減することができる。
イク（異常拡散）によりスパイク領域が形成されている
が、このスパイク領域により、実効コンタクト抵抗を低
減することができる。
また、本発明において、タングステンシリサイドは、
タングステン層からのスパイク（異常拡散）により導電
性が付与されたものである。
タングステン層からのスパイク（異常拡散）により導電
性が付与されたものである。
タングステンとタングステンシリサイドは仕事関数が
近いので、本発明においては、コンタクト孔の内壁に形
成されたタングステンシリサイドと、これに接して形成
されたタングステンオーミックコンタクトがとりやす
い。
近いので、本発明においては、コンタクト孔の内壁に形
成されたタングステンシリサイドと、これに接して形成
されたタングステンオーミックコンタクトがとりやす
い。
また、本発明において、タングステンシリサイドはデ
ポジションにて形成されるので、ステップカバレージが
良く、その膜厚のコントロールが良好にできる。
ポジションにて形成されるので、ステップカバレージが
良く、その膜厚のコントロールが良好にできる。
選択デポジションによりタングステンを成長させる場
合には、タングステンのスパイクは避けられないのであ
るが、本発明では、基板に横方向のスパイク（異常拡
散）が生じても、コンタクトホールの側壁にはタングス
テンシリサイド層を形成してあるので、スパイクは該タ
ングステンシリサイド層の下部に生じることになり、悪
影響は抑制される。
合には、タングステンのスパイクは避けられないのであ
るが、本発明では、基板に横方向のスパイク（異常拡
散）が生じても、コンタクトホールの側壁にはタングス
テンシリサイド層を形成してあるので、スパイクは該タ
ングステンシリサイド層の下部に生じることになり、悪
影響は抑制される。
以下、本発明の一実施例について、図面を参照して説
明する。
明する。
第１図乃至第６図は、本実施例における半導体装置の
製造についてを、順に断面図で示したものである。
製造についてを、順に断面図で示したものである。
まず第１図に示す如く、下地３の上の層間膜４に、コ
ンタクト孔１を形成する。下地３は例えばSiである。多
層化が進んでいるのでその他のSi系材料を用いるのでも
よく、またSi−Alなどでもよい。層間膜２はSiO2等であ
る。これら下地３や層間膜４の材質は特に限定はない。
コンタクト孔１は1.0〜0.25μｍルールで形成した。
ンタクト孔１を形成する。下地３は例えばSiである。多
層化が進んでいるのでその他のSi系材料を用いるのでも
よく、またSi−Alなどでもよい。層間膜２はSiO2等であ
る。これら下地３や層間膜４の材質は特に限定はない。
コンタクト孔１は1.0〜0.25μｍルールで形成した。
次に第２図のように、このコンタクト孔１の内壁に導
電性を付与し得る材料層であるタングステンシリサイド
層21を形成する。この層21は、少なくともコンタクト孔
１の内壁に形成すればよいのであって、第２図の如くコ
ンタクト孔１の外側にわたって形成されるのでもよい。
電性を付与し得る材料層であるタングステンシリサイド
層21を形成する。この層21は、少なくともコンタクト孔
１の内壁に形成すればよいのであって、第２図の如くコ
ンタクト孔１の外側にわたって形成されるのでもよい。
この層21は、適宜の層を介し、多層にしてもよい。
次に、本実施例にあっては、第３図に示すように、コ
ンタクト孔１の内側にこの層21を残す工程を行う。この
工程は、RIE等のドライエッチングを用いて、コンタク
ト孔１の内壁部分にのみ層21を残すことにより、達成で
きる。ドライエッチングは異方性エッチングであるの
で、この工程に好ましく用いることができる。エッチン
グの時、層21をなす物質と下地３をなす物質とが異なる
方が、選択的エッチングにとって有利であり、かつ選択
比が大きい程、制御良く内側に残すことができる。層21
はタングステンシリサイドから成るので、下地３をSiO2
とした場合には、Siとシリサイドとは選択比が大きいの
で、好ましい。残された層21の上縁部まり第３図の符号
21aで示す部分は、図の如くテーパをつけておくと、後
に第５図を参照して説明する配線層（Al層）を乗せる時
に好ましい。
ンタクト孔１の内側にこの層21を残す工程を行う。この
工程は、RIE等のドライエッチングを用いて、コンタク
ト孔１の内壁部分にのみ層21を残すことにより、達成で
きる。ドライエッチングは異方性エッチングであるの
で、この工程に好ましく用いることができる。エッチン
グの時、層21をなす物質と下地３をなす物質とが異なる
方が、選択的エッチングにとって有利であり、かつ選択
比が大きい程、制御良く内側に残すことができる。層21
はタングステンシリサイドから成るので、下地３をSiO2
とした場合には、Siとシリサイドとは選択比が大きいの
で、好ましい。残された層21の上縁部まり第３図の符号
21aで示す部分は、図の如くテーパをつけておくと、後
に第５図を参照して説明する配線層（Al層）を乗せる時
に好ましい。
なお、層21を残す工程においては、少なくともコンタ
クト孔１の内側にのみこの層21を残せばよいのであっ
て、問題がなければコンタクト孔１の外側にわたっても
よい。また、前工程（層21を形成する工程）において、
すでに第２図と異なり第３図の如きコンタクト孔１内側
にのみ層21を形成してある場合は、前工程とこの層21を
残す工程とは兼ねられることになり、本発明はこのよう
な場合も含むものである。
クト孔１の内側にのみこの層21を残せばよいのであっ
て、問題がなければコンタクト孔１の外側にわたっても
よい。また、前工程（層21を形成する工程）において、
すでに第２図と異なり第３図の如きコンタクト孔１内側
にのみ層21を形成してある場合は、前工程とこの層21を
残す工程とは兼ねられることになり、本発明はこのよう
な場合も含むものである。
次に、第４図に図示のように、コンタクト孔１の内側
部のタングステンシリサイド層21（本例では、前工程に
よってコンタクト孔１の内側部に残されたものとして存
在している層21）と、コンタクト孔底部11との上に、重
金属層であるＷ（タングステン）層22を形成する。Ｗ層
22はシランガスを原料ガスに含む選択デポジションによ
って形成できる。選択デポジションの手段としては、LP
−CVDを採用できる。従来技術の説明において述べたと
おり、Ｗの選択デポジションには、横方向のスパイクと
いう問題があるが、この構造であると、Ｗがスパイクす
るのはシリサイドから成る層21の方である。シリサイド
であるので、このスパイクにより、導電性が付与され
る。例えばスパイクが第４図の破線22a程度まで浸透す
ることにより、良好なデバイスが得られる。また下地３
を通ってスパイクする部分も、第４図に細点を施して符
号22bで示す程度であって、スパイクｓは横方向には広
がらない。広がるとしても、サイドウォール状のタング
ステンシリサイド層21の下部におさまる程度である。こ
のように、本構成ではスパイクの問題は解決できるので
あり、むしろタングステンシリサイド層21を低抵抗化す
るために、このスパイクを利用する。
部のタングステンシリサイド層21（本例では、前工程に
よってコンタクト孔１の内側部に残されたものとして存
在している層21）と、コンタクト孔底部11との上に、重
金属層であるＷ（タングステン）層22を形成する。Ｗ層
22はシランガスを原料ガスに含む選択デポジションによ
って形成できる。選択デポジションの手段としては、LP
−CVDを採用できる。従来技術の説明において述べたと
おり、Ｗの選択デポジションには、横方向のスパイクと
いう問題があるが、この構造であると、Ｗがスパイクす
るのはシリサイドから成る層21の方である。シリサイド
であるので、このスパイクにより、導電性が付与され
る。例えばスパイクが第４図の破線22a程度まで浸透す
ることにより、良好なデバイスが得られる。また下地３
を通ってスパイクする部分も、第４図に細点を施して符
号22bで示す程度であって、スパイクｓは横方向には広
がらない。広がるとしても、サイドウォール状のタング
ステンシリサイド層21の下部におさまる程度である。こ
のように、本構成ではスパイクの問題は解決できるので
あり、むしろタングステンシリサイド層21を低抵抗化す
るために、このスパイクを利用する。
次に第５図のように、この重金属層であるＷ層22上に
配線層23を形成する。この場合、第５図のようにＷ層22
の全面に接して配線層23を形成する。このように、Ｗ層
22の全面に接して配線層23を形成することにより、1.0
〜0.25μｍルールというきわめて微細なコンタクト孔に
ついても、良好なコンタクトをとることが可能になる。
配線層23は、例えばAlにより形成できる。
配線層23を形成する。この場合、第５図のようにＷ層22
の全面に接して配線層23を形成する。このように、Ｗ層
22の全面に接して配線層23を形成することにより、1.0
〜0.25μｍルールというきわめて微細なコンタクト孔に
ついても、良好なコンタクトをとることが可能になる。
配線層23は、例えばAlにより形成できる。
その後、続けてこの配線層23上にSiO2等により層間膜
4aを形成し、コンタクト孔1aを開設して、爾後、同様に
して装置を形成して行く（第６図参照）。
4aを形成し、コンタクト孔1aを開設して、爾後、同様に
して装置を形成して行く（第６図参照）。
第５図に示した如き本例の構成によれば、配線層23が
細くなることによる抵抗の増大や、形成層相互の付着の
程度が悪いことによる抵抗の増大がなく、かつ相互関係
は安定するので、抵抗値も安定し、信頼性の高い製品を
歩留り良く得ることができる。かつ、Ｗの選択的デポジ
ションによるスパイクの問題も解決できる。なお、第２
図第３図においては導電性を付与し得るタングステンシ
リサイド層21であったものが、第５図においては、第４
図におけるスパイクによって、導電性材料即ち導電性
（が付与された）タングステンシリサイド21となってい
る。
細くなることによる抵抗の増大や、形成層相互の付着の
程度が悪いことによる抵抗の増大がなく、かつ相互関係
は安定するので、抵抗値も安定し、信頼性の高い製品を
歩留り良く得ることができる。かつ、Ｗの選択的デポジ
ションによるスパイクの問題も解決できる。なお、第２
図第３図においては導電性を付与し得るタングステンシ
リサイド層21であったものが、第５図においては、第４
図におけるスパイクによって、導電性材料即ち導電性
（が付与された）タングステンシリサイド21となってい
る。
デバイスの作動速度は殆ど溝のコンタクト抵抗で決ま
るので、本例のように抵抗値を低くすると、デバイスの
高速化が可能である。従来であると遅延時間が数100n s
ec位であったのが、本例の構造であると数10n secの高
速デバイスが得られる。なお第９図に示した従来例も高
速デバイスではあるが、その信頼性が低く、歩留りが悪
いことは前記したとおりである。
るので、本例のように抵抗値を低くすると、デバイスの
高速化が可能である。従来であると遅延時間が数100n s
ec位であったのが、本例の構造であると数10n secの高
速デバイスが得られる。なお第９図に示した従来例も高
速デバイスではあるが、その信頼性が低く、歩留りが悪
いことは前記したとおりである。
このように本実施例によると、コンタクト孔１が１〜
0.25μｍルールという小さい場合でも、実効コンタクト
抵抗を低下できることができ、デバイスの高速化が可能
であり、かつ、Ｗ選択デポジションを採用する場合の横
方向のスパイクの問題を解決し、むしろこのスパイクを
有効に利用したものである。
0.25μｍルールという小さい場合でも、実効コンタクト
抵抗を低下できることができ、デバイスの高速化が可能
であり、かつ、Ｗ選択デポジションを採用する場合の横
方向のスパイクの問題を解決し、むしろこのスパイクを
有効に利用したものである。
本実施例では、層21のタングステンシリサイドとして
LP−CVD WSixであるステップカバレージの高い材料に
よりデポジションを行い、かつ選択比の高いRIE技術を
用いかつLP−CVD Ｗの選択デポジションを採用するこ
とによって、実用的な効果を一層高めることができる。
LP−CVD WSixであるステップカバレージの高い材料に
よりデポジションを行い、かつ選択比の高いRIE技術を
用いかつLP−CVD Ｗの選択デポジションを採用するこ
とによって、実用的な効果を一層高めることができる。
上述の如く、本発明の半導体装置及びその製造方法は
コンタクト孔について実効的な低抵抗化が図り得、かつ
横方向のスパイクの問題を解決できるものである。
コンタクト孔について実効的な低抵抗化が図り得、かつ
横方向のスパイクの問題を解決できるものである。
第１図乃至第６図は、本発明の一実施例について、その
製造工程順に断面図で示したものである。第７図乃至第
９図は、それぞれ従来技術を示す。 １……コンタクト孔、21……導電性を付与し得るタング
ステンシリサイド層（導電性材料）、22……タングステ
ン層、23……配線層。
製造工程順に断面図で示したものである。第７図乃至第
９図は、それぞれ従来技術を示す。 １……コンタクト孔、21……導電性を付与し得るタング
ステンシリサイド層（導電性材料）、22……タングステ
ン層、23……配線層。
Claims (2)
- 【請求項１】シリコン基板上に形成された1.0〜0.25μ
ｍルールのコンタクト孔にデポジションによりタングス
テンシリサイドが形成され、該タングステンシリサイド
は異方性エッチングされて該コンタクト孔の内壁にサイ
ドウォール状に形成されたもので、該タングステンシリ
サイドとコンタクト孔底部とに接して選択デポジション
によりタングステン層が形成され、前記タングステンシ
リサイドは該タングステンに上記異方性エッチングによ
りもたらされたダメージに沿った拡散により導電性が付
与されたものであり、かつシリコン基板にはタングステ
ンの上記異方性エッチングによりもたらされた基板への
ダメージに沿った拡散によりタングステン拡散領域が形
成されているとともに、前記タングステン層の全面に接
して配線層が形成され、かつ該配線層上に層間膜が形成
され、この層間膜に更にコンタクト孔が形成されている
ことを特徴とする半導体装置。 - 【請求項２】シリコン基板に1.0〜0.25μｍルールのコ
ンタクト孔を形成し、少なくとも該コンタクト孔内壁に
タングステンシリサイド層をデポジションにより形成す
る工程と、該タングステンシリサイドを異方性エッチン
グすることにより、該コンタクト孔の内壁にサイドウォ
ール状に形成する工程と、該コンタクト孔内側部のタン
グステンシリサイド層とコンタクト孔底部とに接して該
タングステンシリサイド層に上記異方性エッチングによ
りもたらされたダメージに沿った拡散により導電性を付
与するタングステン層を選択デポジションにより形成す
る工程と、該タングステン層上に該タングステン層の上
面全面に接した配線層を形成し、更に該配線層上に層間
膜を形成し、この層間膜に更にコンタクト孔を形成する
工程とを備えて成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007600A JP2554043B2 (ja) | 1985-01-21 | 1985-01-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007600A JP2554043B2 (ja) | 1985-01-21 | 1985-01-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168256A JPS61168256A (ja) | 1986-07-29 |
| JP2554043B2 true JP2554043B2 (ja) | 1996-11-13 |
Family
ID=11670293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007600A Expired - Fee Related JP2554043B2 (ja) | 1985-01-21 | 1985-01-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554043B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084413A (en) * | 1986-04-15 | 1992-01-28 | Matsushita Electric Industrial Co., Ltd. | Method for filling contact hole |
| JP2534848B2 (ja) * | 1986-09-08 | 1996-09-18 | 富士通株式会社 | 高融点金属の選択成長法 |
| US5995243A (en) * | 1997-06-18 | 1999-11-30 | Hewlett-Packard Company | Illumination system with white level calibration for hand-held scanner |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893255A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-01-21 JP JP60007600A patent/JP2554043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168256A (ja) | 1986-07-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |