JPS5893255A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の属する技術分野 本発明は半導体装置の製造方法に係り，特に電極配線の
形成方法を改良した半導体装置の製造方法に関する。

（２）従来技術とその問題点 従来より半導体素子の電極及び配線材料として多結晶シ
リコン（Ｐｏｌｙ−Ｓｉ）及びアルミニウム（Ａ−ｌ）
が用いられてきた。特に配線材料としてはＡｌが広く用
いられて来ているが、近年半導体集積回路の素子の微細
化と高集積化及び回路の高速変化に供なり、新しい配線
材料が望まれている。この要望に対ｌ〜で現在注目され
ている材料が、高融点金属及びその硅化物である。高融
点金属はＭに比べ、比抵抗値はわずかに高いものの，　
Ｐｏｌｙ−Ｓｉに比べて十分に低く、しかも高温処理が
可能という利点があり、ＭＯＳ型デバイスの自己整合法
への適用多層配線構造にも利用できる。更に高融点金属
を硅素との化合物にすることに・よって、゛耐酸性化す
ることができる。すでに高融点金属硅化物は。

Ｐｏｌｙ−Ｓｔにとって代わり、実用化されてぃるりと
ころで、これらの高融点金属やその硅化物の形成方法に
は、主に蒸着法が採用されているが、最近ＣＶＤ法によ
る高融薇金属膜の選択的形成方法が開発されている。こ
の方法によると、第１図に示すように、シリコン（Ｓｉ
）ｌが露出１−ている面のみｅＣ高融点金属膜が形成さ
れる。この技術により、マスク合わせなＩ−に高融点金
属配線層を形成することが出来るとともに、この配線層
を埋め込むこともでき、半導体装１ｄの高集積化で重要
な平坦化に大きな役割を果すことができる。現在この技
術は主にコンタクトホールの段差を小さくする埋め込み
として使われ、成極配線の段切れを防止している。

このように高融点金属膜をＣＶｌ）法により形成する技
術は、上述のような特徴を持ち、有望視されているが、
まだ幾つかの問題点を残している。

１つＵｍ１図（Ａ）の部分の形状である。図のように、
高融薇金属膜５は絶縁膜２の間を埋め込むことが出来ず
、悪いことには（〜の油分のように、するどい大きな溝
を作ってしまい、次に形成される電極配線層の段切れを
引き起こす。

また、高融点金属膜５の厚さは、２０００Ａ程度しか成
長せず、今後半導体装置の高集積化に伴なうコンタクト
ホールの深さを埋め込み、電極配線層を平坦化するには
、まだ改良が必曹である。

（３）発明の目的 本発明はこのように現在ＣＶ　Ｉ）法による高融点金属
膜の形成方法が抱えている諸問題を解決するためになさ
れたもので、これによって例えばコンタクトホールＶ（
形成する高融点金属膜の形状を滑らかにし、更に膜を厚
くすることが出来、埋め込み平坦化を実現し、電極配線
層の段切れを防止し配線層の信頼性を高めるとともに、
高集積化に伴なう微細化をも可能にするものである。

（４）発明の概要 即ち、本発明ｖ′１ＣｖＤ法で形成される膜の被覆特性
と、反応性イオンエツチング（ＲＩＥ）の異方性を利用
して改善１−だものである。

ＩＩ、。

ＣＶＤ法で形成される時は、下地のどの面に対しても同
じ厚さで堆積す６という性質があシ、また反応性イオン
エツチングは異方的にエツチング行なうものである。

これらから例えば第２図（ａ）のようにシリコン基板ｌ
Ｉ上に二酸化硅素膜２を形成加工した後、、　ＣＶＤ法
によって多結晶シリコン膜（Ｐｏ１ｙ−８ｉ）　４を堆
積すると、表面（図では上方）から見た場合、二酸化硅
素膜２の側面（Ｂ）は、Ｐｏ１ｙ−８ｉ膜４が平面部（
Ｃ）の２倍の厚さに堆積していることが判る。この状態
で反応性イオンエツチングを行なうと異方性エツチング
によって二１俊化硅累膜２の側面にＰｏ１ｙ−８ｉ膜４
が第２図（ｈ）のように残り、しかもこの形状は非常に
なだらかである。この後、ＣＶＤ法により高融点金属を
形成すると、高融薇金属膜の成長が第２図（Ｃ）に示す
ように、三方向から同時に始干るため、膜の成長が速く
膜厚を厚くすることができるとともに膜厚の均一性もよ
い膜が得られるっ（５）発明の実施例 以下に本発明の実施例について述べる。

第３図（ａ）に示すようにシリコン基板１に例えば厚さ
〜１μｍの二酸化硅素膜２を形成し、その上に写真蝕刻
法によりフォトレジスト膜３のパターン形成し、これを
マスクにし弗酸系水溶液或いはＣＦ　４−Ｈ２系ガスで
エツチングを行ない、絶縁層を形成する。フォトレジス
ト膜３を除去した後、第３図（ｂ）に示すように例えば
厚さ０．５　μｍ　（７）　ＰＯ１ｙ−８ｉ膜４を形成
し、ＢＢｒ３−Ｃ１２ガスを用い反応性イオンエツチン
グを行なう。すると、第３図（Ｃ）に示すように、絶縁
層２の側面にｌ’ｏｌｙ−８ｉ　４が残る。その後ＷＦ
６を用い減圧下でタングステン（５）５を形成し第３図
（ｄ）のごとくするっその後第３図（ｅ）に示すように
、例えば厚さ１．０μｍのｋｌ−８ｉ模６を蒸着し、写
真蝕刻法によって形成されたレジスト膜をマスクにしＣ
Ｃ１４−Ｃ１２ガスによってエツチングを行ない、配線
層を形成した後、レジスト膜を除去し、素子表面を例え
ば５ｉＨ４−Ｎ２０ガスを用い厚さ１．０μｍ程度の酸
化膜７全形成し、素子保護膜とする。

（６）発明の効果 このようにして得られたタングステン膜は、絶縁層側面
に残されたｐｏｌｙ−８ｉによって膜の成長が第２図（
Ｃ）に示すように三方向から同時に起こるため、膜の成
長が速く、しかも膜厚の均一性もよく今までタングステ
／膜形成の際問題とされていた膜の厚さの問題と、第１
図（Ａ）の部分のような膜厚の減少と形状、ひいてはこ
れによって起こる配線層の段切れを解決することができ
、集積度向上による配線層の段差を少なくし、配線層の
信頼性を高めることができる。

【図面の簡単な説明】

第１図は従来の半導体装置の製造方法における問題点を
説明する為の断面図、第２図（ａ）〜（Ｃ）は本発明の
基本構成を説明するだめの工程断面図、第３図（ａ）〜
（ｅ）は本発明の一実施例における半導体装置の製造工
程を示す断面図である。 ｌ　・シリコン基板、　　２　二酸化硅素膜、３・・フ
ォトレジスト、　　４・・・Ｐｏ１ｙ−８ｉ　。 ５・・タングステン、　６・・ｋｌ−８ｉ、７・・・酸
化膜（保護膜） 代理人　弁理士　　則　近　憲　佑 （ほか１名） （力 第１図 第２図 ２７５−

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に、開孔部をもつ絶縁膜を形成する
   工程と、この絶縁膜及び開孔部上に導体膜を形成する工
   程と、その後エツチングにより開孔部絶縁膜側壁に導体
   膜を残存せしめる工程と、この絶縁膜開孔部に選択的に
   金属膜を埋め込む工程とを特徴とする半導体装置の製造
   方法。
2. （２）導体膜はシリコン、高融点金属及びその硅化物で
   あることを特徴とする特許 １項記載の半導体装置の製造方法。
3. （３）エツチングは，反応性イオンエツチングであるこ
   とを特徴とする前記特許請求の範囲．ｉ＠１項記載の半
   導体装１ｔの製造方法。
4. （４）金属膜の形成方法は、気相成長法であることを特
   徴とする前記特許請求の範囲第１項記載の半導体装置の
   製造方法。