JP2803940B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2803940B2 JP2803940B2 JP4165060A JP16506092A JP2803940B2 JP 2803940 B2 JP2803940 B2 JP 2803940B2 JP 4165060 A JP4165060 A JP 4165060A JP 16506092 A JP16506092 A JP 16506092A JP 2803940 B2 JP2803940 B2 JP 2803940B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、より
詳細には半導体基板又は導電層と金属配線との接続構造
が改良された半導体装置に関する。
詳細には半導体基板又は導電層と金属配線との接続構造
が改良された半導体装置に関する。
【０００２】
【従来の技術】例えば、従来の集積回路等の半導体装置
として形成されるＭＯＳトランジスタにおいて、半導体
基板と半導体基板上に形成される金属配線とが接続され
た場合について説明する。図５に示したように、シリコ
ン基板１上にＳｉＯ2 膜２が形成されており、ＳｉＯ2
膜２にコンタクトホール３ａが形成されている。コンタ
クトホール３ａには、Ｔｉ８／ＴｉＮ９の２層構造の膜
が形成されており、さらにタングステン５が埋設されて
いる。そして、ＳｉＯ2 膜２上に金属配線としてＡｌ配
線６が形成されており、シリコン基板１とＡｌ配線６と
が、コンタクトホール３ａ内に形成されたＴｉ８／Ｔｉ
Ｎ９／Ｗ５層により接続されている。
として形成されるＭＯＳトランジスタにおいて、半導体
基板と半導体基板上に形成される金属配線とが接続され
た場合について説明する。図５に示したように、シリコ
ン基板１上にＳｉＯ2 膜２が形成されており、ＳｉＯ2
膜２にコンタクトホール３ａが形成されている。コンタ
クトホール３ａには、Ｔｉ８／ＴｉＮ９の２層構造の膜
が形成されており、さらにタングステン５が埋設されて
いる。そして、ＳｉＯ2 膜２上に金属配線としてＡｌ配
線６が形成されており、シリコン基板１とＡｌ配線６と
が、コンタクトホール３ａ内に形成されたＴｉ８／Ｔｉ
Ｎ９／Ｗ５層により接続されている。
【０００３】また、図６に示したように、下部金属配線
と上部金属配線とを接続する場合には、下部金属配線と
してＡｌ配線７上にＳｉＯ2 膜２が形成されており、Ｓ
ｉＯ 2 膜２にスルーホール３ｂが形成されている。スル
ーホール３ｂには、Ｔｉ８／ＴｉＮ９の２層構造の膜が
形成されており、さらにタングステン５が埋設されてい
る。そして、ＳｉＯ2 膜２上に上部金属配線としてＡｌ
配線６が形成されており、Ａｌ配線７とＡｌ配線６と
が、スルーホール３ｂ内に形成されたＴｉ８／ＴｉＮ９
／Ｗ５層により接続されている。
と上部金属配線とを接続する場合には、下部金属配線と
してＡｌ配線７上にＳｉＯ2 膜２が形成されており、Ｓ
ｉＯ 2 膜２にスルーホール３ｂが形成されている。スル
ーホール３ｂには、Ｔｉ８／ＴｉＮ９の２層構造の膜が
形成されており、さらにタングステン５が埋設されてい
る。そして、ＳｉＯ2 膜２上に上部金属配線としてＡｌ
配線６が形成されており、Ａｌ配線７とＡｌ配線６と
が、スルーホール３ｂ内に形成されたＴｉ８／ＴｉＮ９
／Ｗ５層により接続されている。
【０００４】このように、コンタクトホール３ａ及びス
ルーホール３ｂを導電性材料で埋設する場合、シリコン
基板１とＡｌ配線６との間、Ａｌ配線７とＡｌ配線６と
の間にＴｉ８／ＴｉＮ９の２層構造の膜を形成してバリ
ヤメタルとして用いている。Ｔｉは酸素を還元しやすい
ため、シリコン基板やＡｌ配線上に形成される自然酸化
膜を除去するとともに、シリコンやアルミニウムとの密
着性が良いので、コンタクト抵抗の低減を図るために用
いられている。
ルーホール３ｂを導電性材料で埋設する場合、シリコン
基板１とＡｌ配線６との間、Ａｌ配線７とＡｌ配線６と
の間にＴｉ８／ＴｉＮ９の２層構造の膜を形成してバリ
ヤメタルとして用いている。Ｔｉは酸素を還元しやすい
ため、シリコン基板やＡｌ配線上に形成される自然酸化
膜を除去するとともに、シリコンやアルミニウムとの密
着性が良いので、コンタクト抵抗の低減を図るために用
いられている。
【０００５】
【発明が解決しようとする課題】上記した半導体装置に
おいては、コンタクトホール３ａ内及びスルーホール３
ｂ内に埋設された導電性材料はＴｉ８／ＴｉＮ９／Ｗ５
の３層構造となっているため、その製造工程でのエッチ
ングが困難であるという問題があった。また、コンタク
ト抵抗の増大はＴｉとＴｉＮとの界面での劣化に起因し
ており、ＴｉとＴｉＮとの各層の膜厚や抵抗値をそれぞ
れ均一に制御する必要があるが、その制御も困難である
という段差部での膜厚が薄くなることから、その配線抵
抗が増加するという問題があった。
おいては、コンタクトホール３ａ内及びスルーホール３
ｂ内に埋設された導電性材料はＴｉ８／ＴｉＮ９／Ｗ５
の３層構造となっているため、その製造工程でのエッチ
ングが困難であるという問題があった。また、コンタク
ト抵抗の増大はＴｉとＴｉＮとの界面での劣化に起因し
ており、ＴｉとＴｉＮとの各層の膜厚や抵抗値をそれぞ
れ均一に制御する必要があるが、その制御も困難である
という段差部での膜厚が薄くなることから、その配線抵
抗が増加するという問題があった。
【０００６】本発明はこのような課題に鑑みなされたも
のであり、コンタクトホール及びスルーホールでのコン
タクト抵抗の低減を図ることができる半導体装置を提供
することを目的としている。
のであり、コンタクトホール及びスルーホールでのコン
タクト抵抗の低減を図ることができる半導体装置を提供
することを目的としている。
【０００７】上記の課題を解決するために、本発明によ
れば、半導体基板あるいは半導体基板上に形成された第
１の導電層と、前記半導体基板あるいは第１の導電層上
に積層された絶縁層と、該絶縁層に形成された開口と、
少なくとも開口底部に形成された一層構造のＲｕＯ2 膜
と、該ＲｕＯ2 膜上に積層された第２の導電性物質と、
前記ＲｕＯ2 膜と前記第２の導電性物質とを介して半導
体基板あるいは前記第１の導電層と接続された第３の導
電層とからなる半導体装置が提供される。
れば、半導体基板あるいは半導体基板上に形成された第
１の導電層と、前記半導体基板あるいは第１の導電層上
に積層された絶縁層と、該絶縁層に形成された開口と、
少なくとも開口底部に形成された一層構造のＲｕＯ2 膜
と、該ＲｕＯ2 膜上に積層された第２の導電性物質と、
前記ＲｕＯ2 膜と前記第２の導電性物質とを介して半導
体基板あるいは前記第１の導電層と接続された第３の導
電層とからなる半導体装置が提供される。
【０００８】この発明において用いられる半導体基板と
しては、通常、基板として用いられるものを使用するこ
とができるが、シリコン基板が好ましい。また、半導体
基板上にトランジスタ等の他の素子が形成され、それら
の上方に第１の導電層が形成された半導体基板を用いて
もよい。その際、半導体基板上に形成される第１の導電
層としては、通常、電極材料として用いられるものであ
れば特に限定されるものではないが、アルミニウム、パ
ラジウム等が好ましい。
しては、通常、基板として用いられるものを使用するこ
とができるが、シリコン基板が好ましい。また、半導体
基板上にトランジスタ等の他の素子が形成され、それら
の上方に第１の導電層が形成された半導体基板を用いて
もよい。その際、半導体基板上に形成される第１の導電
層としては、通常、電極材料として用いられるものであ
れば特に限定されるものではないが、アルミニウム、パ
ラジウム等が好ましい。
【０００９】また、半導体基板あるいは第１の導電層上
に積層される絶縁層としては、特に限定されるものでは
ないが、ＳｉＯ2 、ＳｉＮ、ＳＯＧ又はＮＳＧ等を用い
ることが好ましい。その膜厚は任意に選択することがで
きる。また、その絶縁層には、半導体基板あるいは第１
の導電層に至る、所望の大きさを有するコンタクトホー
ルあるいはスルーホール等の開口が形成されている。
に積層される絶縁層としては、特に限定されるものでは
ないが、ＳｉＯ2 、ＳｉＮ、ＳＯＧ又はＮＳＧ等を用い
ることが好ましい。その膜厚は任意に選択することがで
きる。また、その絶縁層には、半導体基板あるいは第１
の導電層に至る、所望の大きさを有するコンタクトホー
ルあるいはスルーホール等の開口が形成されている。
【００１０】さらに、開口の少なくとも底部にはＲｕＯ
2 膜が形成されている。つまり、開口内であって、少な
くとも半導体基板あるいは第１の導電層上に 好ましく
は半導体基板あるいは第１の導電層上及び開口内側面全
面にわたって、膜厚１０００〜３０００Å程度のＲｕＯ
2 膜が形成されている。この場合のＲｕＯ2 膜の形成
は、公知の方法、例えば、Ｒｕ（Ｃ5 Ｈ5 ）2 及びＯ2
を用いたＣＶＤ法又はＲｕをターゲットとしたスパッタ
リング法等により行うことができる。さらに、このＲｕ
Ｏ2 膜上に第２の導電性物質が積層され、開口が埋設さ
れている。この場合の第２の導電性物質としては特に限
定されるものではないが、Ｗが好ましく、その際の膜厚
は、絶縁層に形成された開口を完全に埋設する程度の膜
厚が好ましい。そして、絶縁層上に第３の導電層が形成
されている。第３の導電層としては、通常、電極材料と
して用いられるものであれば特に限定されるものではな
いが、アルミニウム、パラジウム等が好ましい。そし
て、この第３の導電層は、開口に埋設された第２の導電
層及びＲｕＯ2 膜を介して第１の導電層と接続されてい
るものである。
2 膜が形成されている。つまり、開口内であって、少な
くとも半導体基板あるいは第１の導電層上に 好ましく
は半導体基板あるいは第１の導電層上及び開口内側面全
面にわたって、膜厚１０００〜３０００Å程度のＲｕＯ
2 膜が形成されている。この場合のＲｕＯ2 膜の形成
は、公知の方法、例えば、Ｒｕ（Ｃ5 Ｈ5 ）2 及びＯ2
を用いたＣＶＤ法又はＲｕをターゲットとしたスパッタ
リング法等により行うことができる。さらに、このＲｕ
Ｏ2 膜上に第２の導電性物質が積層され、開口が埋設さ
れている。この場合の第２の導電性物質としては特に限
定されるものではないが、Ｗが好ましく、その際の膜厚
は、絶縁層に形成された開口を完全に埋設する程度の膜
厚が好ましい。そして、絶縁層上に第３の導電層が形成
されている。第３の導電層としては、通常、電極材料と
して用いられるものであれば特に限定されるものではな
いが、アルミニウム、パラジウム等が好ましい。そし
て、この第３の導電層は、開口に埋設された第２の導電
層及びＲｕＯ2 膜を介して第１の導電層と接続されてい
るものである。
【００１１】
【作用】上記した構成によれば、半導体基板あるいは半
導体基板上に形成された第１の導電層と、前記半導体基
板上あるいは前記第１の導電層上に積層された絶縁層
と、該絶縁層に形成された開口と、少なくとも開口底部
にＲｕＯ2 膜が形成され、該ＲｕＯ2 膜上に積層された
第２の導電性物質と、前記ＲｕＯ2 膜と前記第２の導電
性物質とを介して半導体基板あるいは前記第１の導電層
と接続された第３の導電層とが形成されているので、半
導体基板あるいは第１の導電層と第２の導電性物質との
間に形成されるバリヤ層がＲｕＯ2 膜の単層で形成され
ることとなり、エッチング加工が２層以上の積層構造に
比べて容易となる。また、ＲｕＯ2 膜の単層であるの
で、その膜厚及び抵抗の制御が容易となり、面内での均
一性が得られることとなる。
導体基板上に形成された第１の導電層と、前記半導体基
板上あるいは前記第１の導電層上に積層された絶縁層
と、該絶縁層に形成された開口と、少なくとも開口底部
にＲｕＯ2 膜が形成され、該ＲｕＯ2 膜上に積層された
第２の導電性物質と、前記ＲｕＯ2 膜と前記第２の導電
性物質とを介して半導体基板あるいは前記第１の導電層
と接続された第３の導電層とが形成されているので、半
導体基板あるいは第１の導電層と第２の導電性物質との
間に形成されるバリヤ層がＲｕＯ2 膜の単層で形成され
ることとなり、エッチング加工が２層以上の積層構造に
比べて容易となる。また、ＲｕＯ2 膜の単層であるの
で、その膜厚及び抵抗の制御が容易となり、面内での均
一性が得られることとなる。
【００１２】
【実施例】本発明に係る半導体装置の実施例として、例
えば、ＭＯＳトランジスタにおける半導体基板と半導体
基板上に形成される金属配線とが接続された場合につい
て、図面に基づいて説明する。図１に示したように、シ
リコン基板１上にＳｉＯ2 膜２が形成されており、Ｓｉ
Ｏ2 膜２に深さ１．４μｍ程度、直径０．３５μｍ程度
のコンタクトホール３ａが形成されている。コンタクト
ホール３ａには、その底部及び側面全面にわたってＲｕ
Ｏ2 膜４が、２０００Å程度の厚さで形成されており、
さらにタングステン５が埋設されている。そして、Ｓｉ
Ｏ2 膜２上に金属配線としてＡｌ配線６が形成されてお
り、シリコン基板１とＡｌ配線６とが、コンタクトホー
ル３ａ内に形成されたＲｕＯ2 ４／Ｗ５層により接続さ
れている。
えば、ＭＯＳトランジスタにおける半導体基板と半導体
基板上に形成される金属配線とが接続された場合につい
て、図面に基づいて説明する。図１に示したように、シ
リコン基板１上にＳｉＯ2 膜２が形成されており、Ｓｉ
Ｏ2 膜２に深さ１．４μｍ程度、直径０．３５μｍ程度
のコンタクトホール３ａが形成されている。コンタクト
ホール３ａには、その底部及び側面全面にわたってＲｕ
Ｏ2 膜４が、２０００Å程度の厚さで形成されており、
さらにタングステン５が埋設されている。そして、Ｓｉ
Ｏ2 膜２上に金属配線としてＡｌ配線６が形成されてお
り、シリコン基板１とＡｌ配線６とが、コンタクトホー
ル３ａ内に形成されたＲｕＯ2 ４／Ｗ５層により接続さ
れている。
【００１３】また、図２に示したように、下部金属配線
と上部金属配線とを接続する場合には、下部金属配線と
してＡｌ配線７上にＳｉＯ2 膜２が形成されており、Ｓ
ｉＯ 2 膜２に深さ０．７μｍ程度、直径０．３５μｍ程
度のスルーホール３ｂが形成されている。スルーホール
３ｂには、その底部及び側面全面にわたってＲｕＯ2膜
４が、１０００Å程度の厚さで形成されており、さらに
タングステン５が埋設されている。そして、ＳｉＯ2 膜
２上に金属配線としてＡｌ配線６が形成されており、Ａ
ｌ配線７とＡｌ配線６とが、スルーホール３ｂ内に形成
されたＲｕＯ2４／Ｗ５層により接続されている。
と上部金属配線とを接続する場合には、下部金属配線と
してＡｌ配線７上にＳｉＯ2 膜２が形成されており、Ｓ
ｉＯ 2 膜２に深さ０．７μｍ程度、直径０．３５μｍ程
度のスルーホール３ｂが形成されている。スルーホール
３ｂには、その底部及び側面全面にわたってＲｕＯ2膜
４が、１０００Å程度の厚さで形成されており、さらに
タングステン５が埋設されている。そして、ＳｉＯ2 膜
２上に金属配線としてＡｌ配線６が形成されており、Ａ
ｌ配線７とＡｌ配線６とが、スルーホール３ｂ内に形成
されたＲｕＯ2４／Ｗ５層により接続されている。
【００１４】さらに上記と同様に、第３の導電層として
アルミニウムの代わりにパラジウムを用いてシリコン基
板１と金属配線層とが接続した半導体装置も作成した。
このような半導体装置のＡｌ／ＲｕＯ2 ／Ｓｉ構造及び
Ｐｄ／ＲｕＯ2 ／Ｓｉ構造のＲＢＳ（Rutherford back
scattering) スペクトルを測定した。その結果を図３お
よび図４に示す。
アルミニウムの代わりにパラジウムを用いてシリコン基
板１と金属配線層とが接続した半導体装置も作成した。
このような半導体装置のＡｌ／ＲｕＯ2 ／Ｓｉ構造及び
Ｐｄ／ＲｕＯ2 ／Ｓｉ構造のＲＢＳ（Rutherford back
scattering) スペクトルを測定した。その結果を図３お
よび図４に示す。
【００１５】図３より明らかなように、ＳｉのＡｌへの
拡散がＲｕＯ2 により抑制されており、ＲｕＯ2 がＡｌ
とＳｉとの間のバリヤ層として優れていることがわか
る。また、図４より明らかなように、ＰｄＳｉ2 は形成
しておらず、ＳｉのＰｄへの拡散がＲｕＯ2 により抑制
されていることがわかる。従って、ＲｕＯ2 はバリヤメ
タルとして有用であることがわかった。
拡散がＲｕＯ2 により抑制されており、ＲｕＯ2 がＡｌ
とＳｉとの間のバリヤ層として優れていることがわか
る。また、図４より明らかなように、ＰｄＳｉ2 は形成
しておらず、ＳｉのＰｄへの拡散がＲｕＯ2 により抑制
されていることがわかる。従って、ＲｕＯ2 はバリヤメ
タルとして有用であることがわかった。
【００１６】
【発明の効果】本発明に係る半導体装置によれば、半導
体基板あるいは半導体基板上に形成された第１の導電層
と、前記半導体基板上あるいは前記第１の導電層上に積
層された絶縁層と、該絶縁層に形成された開口と、少な
くとも開口底部にＲｕＯ2 膜が形成され、該ＲｕＯ2 膜
上に積層された第２の導電性物質と、前記ＲｕＯ2 膜と
前記第２の導電性物質とを介して半導体基板あるいは前
記第１の導電層と接続された第３の導電層とが形成され
ているので、半導体基板あるいは第１の導電層と第２の
導電性物質との間に形成されるバリヤ層がＲｕＯ2 膜の
単層で形成されることとなる。よって、その製造工程に
おけるエッチング加工が２層以上の積層構造に比べて容
易となる。また、ＲｕＯ2 膜の単層であるので、その膜
厚及び抵抗の制御が容易となり、面内で均一性を得るこ
とができる。
体基板あるいは半導体基板上に形成された第１の導電層
と、前記半導体基板上あるいは前記第１の導電層上に積
層された絶縁層と、該絶縁層に形成された開口と、少な
くとも開口底部にＲｕＯ2 膜が形成され、該ＲｕＯ2 膜
上に積層された第２の導電性物質と、前記ＲｕＯ2 膜と
前記第２の導電性物質とを介して半導体基板あるいは前
記第１の導電層と接続された第３の導電層とが形成され
ているので、半導体基板あるいは第１の導電層と第２の
導電性物質との間に形成されるバリヤ層がＲｕＯ2 膜の
単層で形成されることとなる。よって、その製造工程に
おけるエッチング加工が２層以上の積層構造に比べて容
易となる。また、ＲｕＯ2 膜の単層であるので、その膜
厚及び抵抗の制御が容易となり、面内で均一性を得るこ
とができる。
【００１７】従って、金属配線の接続を行う場合に、そ
のコンタクト抵抗を低減することができ、半導体装置の
歩留を向上させることができる。
のコンタクト抵抗を低減することができ、半導体装置の
歩留を向上させることができる。
【図１】本発明に係る半導体装置の実施例を示す要部の
概略断面図である。
概略断面図である。
【図２】本発明に係る半導体装置の別の実施例を示す要
部の概略断面図である。
部の概略断面図である。
【図３】本発明に係る半導体装置のＲＢＳスペクトルを
示す図である。
示す図である。
【図４】本発明に係る半導体装置のＲＢＳスペクトルを
示す図である。
示す図である。
【図５】従来の半導体装置の実施例を示す要部の概略断
面図である。
面図である。
【図６】従来の半導体装置の別の実施例を示す要部の概
略断面図である。
略断面図である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（絶縁層） ３ａ コンタクトホール（開口） ３ｂ スルーホール（開口） ４ ＲｕＯ2 膜 ５ タングステン（第２の導電性物質） ６ Ａｌ配線（第３の導電層） ７ Ａｌ配線（第１の導電層）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51
Claims (1)
- 【請求項１】 半導体基板あるいは半導体基板上に形成
された第１の導電層と、前記半導体基板あるいは第１の
導電層上に積層された絶縁層と、該絶縁層に形成された
開口と、少なくとも開口底部に形成された一層構造のＲ
ｕＯ2 膜と、該ＲｕＯ2 膜上に積層された第２の導電性
物質と、前記ＲｕＯ2 膜と前記第２の導電性物質とを介
して半導体基板あるいは前記第１の導電層と接続された
第３の導電層とからなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165060A JP2803940B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165060A JP2803940B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065718A JPH065718A (ja) | 1994-01-14 |
| JP2803940B2 true JP2803940B2 (ja) | 1998-09-24 |
Family
ID=15805095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165060A Expired - Fee Related JP2803940B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815818B2 (en) * | 2001-11-19 | 2004-11-09 | Micron Technology, Inc. | Electrode structure for use in an integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364759A (ja) * | 1991-06-12 | 1992-12-17 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-06-23 JP JP4165060A patent/JP2803940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065718A (ja) | 1994-01-14 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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