JP2803940B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2803940B2 JP2803940B2 JP4165060A JP16506092A JP2803940B2 JP 2803940 B2 JP2803940 B2 JP 2803940B2 JP 4165060 A JP4165060 A JP 4165060A JP 16506092 A JP16506092 A JP 16506092A JP 2803940 B2 JP2803940 B2 JP 2803940B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- ruo
- conductive layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、より
詳細には半導体基板又は導電層と金属配線との接続構造
が改良された半導体装置に関する。
詳細には半導体基板又は導電層と金属配線との接続構造
が改良された半導体装置に関する。
【0002】
【従来の技術】例えば、従来の集積回路等の半導体装置
として形成されるMOSトランジスタにおいて、半導体
基板と半導体基板上に形成される金属配線とが接続され
た場合について説明する。図5に示したように、シリコ
ン基板1上にSiO2 膜2が形成されており、SiO2
膜2にコンタクトホール3aが形成されている。コンタ
クトホール3aには、Ti8/TiN9の2層構造の膜
が形成されており、さらにタングステン5が埋設されて
いる。そして、SiO2 膜2上に金属配線としてAl配
線6が形成されており、シリコン基板1とAl配線6と
が、コンタクトホール3a内に形成されたTi8/Ti
N9/W5層により接続されている。
として形成されるMOSトランジスタにおいて、半導体
基板と半導体基板上に形成される金属配線とが接続され
た場合について説明する。図5に示したように、シリコ
ン基板1上にSiO2 膜2が形成されており、SiO2
膜2にコンタクトホール3aが形成されている。コンタ
クトホール3aには、Ti8/TiN9の2層構造の膜
が形成されており、さらにタングステン5が埋設されて
いる。そして、SiO2 膜2上に金属配線としてAl配
線6が形成されており、シリコン基板1とAl配線6と
が、コンタクトホール3a内に形成されたTi8/Ti
N9/W5層により接続されている。
【0003】また、図6に示したように、下部金属配線
と上部金属配線とを接続する場合には、下部金属配線と
してAl配線7上にSiO2 膜2が形成されており、S
iO 2 膜2にスルーホール3bが形成されている。スル
ーホール3bには、Ti8/TiN9の2層構造の膜が
形成されており、さらにタングステン5が埋設されてい
る。そして、SiO2 膜2上に上部金属配線としてAl
配線6が形成されており、Al配線7とAl配線6と
が、スルーホール3b内に形成されたTi8/TiN9
/W5層により接続されている。
と上部金属配線とを接続する場合には、下部金属配線と
してAl配線7上にSiO2 膜2が形成されており、S
iO 2 膜2にスルーホール3bが形成されている。スル
ーホール3bには、Ti8/TiN9の2層構造の膜が
形成されており、さらにタングステン5が埋設されてい
る。そして、SiO2 膜2上に上部金属配線としてAl
配線6が形成されており、Al配線7とAl配線6と
が、スルーホール3b内に形成されたTi8/TiN9
/W5層により接続されている。
【0004】このように、コンタクトホール3a及びス
ルーホール3bを導電性材料で埋設する場合、シリコン
基板1とAl配線6との間、Al配線7とAl配線6と
の間にTi8/TiN9の2層構造の膜を形成してバリ
ヤメタルとして用いている。Tiは酸素を還元しやすい
ため、シリコン基板やAl配線上に形成される自然酸化
膜を除去するとともに、シリコンやアルミニウムとの密
着性が良いので、コンタクト抵抗の低減を図るために用
いられている。
ルーホール3bを導電性材料で埋設する場合、シリコン
基板1とAl配線6との間、Al配線7とAl配線6と
の間にTi8/TiN9の2層構造の膜を形成してバリ
ヤメタルとして用いている。Tiは酸素を還元しやすい
ため、シリコン基板やAl配線上に形成される自然酸化
膜を除去するとともに、シリコンやアルミニウムとの密
着性が良いので、コンタクト抵抗の低減を図るために用
いられている。
【0005】
【発明が解決しようとする課題】上記した半導体装置に
おいては、コンタクトホール3a内及びスルーホール3
b内に埋設された導電性材料はTi8/TiN9/W5
の3層構造となっているため、その製造工程でのエッチ
ングが困難であるという問題があった。また、コンタク
ト抵抗の増大はTiとTiNとの界面での劣化に起因し
ており、TiとTiNとの各層の膜厚や抵抗値をそれぞ
れ均一に制御する必要があるが、その制御も困難である
という段差部での膜厚が薄くなることから、その配線抵
抗が増加するという問題があった。
おいては、コンタクトホール3a内及びスルーホール3
b内に埋設された導電性材料はTi8/TiN9/W5
の3層構造となっているため、その製造工程でのエッチ
ングが困難であるという問題があった。また、コンタク
ト抵抗の増大はTiとTiNとの界面での劣化に起因し
ており、TiとTiNとの各層の膜厚や抵抗値をそれぞ
れ均一に制御する必要があるが、その制御も困難である
という段差部での膜厚が薄くなることから、その配線抵
抗が増加するという問題があった。
【0006】本発明はこのような課題に鑑みなされたも
のであり、コンタクトホール及びスルーホールでのコン
タクト抵抗の低減を図ることができる半導体装置を提供
することを目的としている。
のであり、コンタクトホール及びスルーホールでのコン
タクト抵抗の低減を図ることができる半導体装置を提供
することを目的としている。
【0007】上記の課題を解決するために、本発明によ
れば、半導体基板あるいは半導体基板上に形成された第
1の導電層と、前記半導体基板あるいは第1の導電層上
に積層された絶縁層と、該絶縁層に形成された開口と、
少なくとも開口底部に形成された一層構造のRuO2 膜
と、該RuO2 膜上に積層された第2の導電性物質と、
前記RuO2 膜と前記第2の導電性物質とを介して半導
体基板あるいは前記第1の導電層と接続された第3の導
電層とからなる半導体装置が提供される。
れば、半導体基板あるいは半導体基板上に形成された第
1の導電層と、前記半導体基板あるいは第1の導電層上
に積層された絶縁層と、該絶縁層に形成された開口と、
少なくとも開口底部に形成された一層構造のRuO2 膜
と、該RuO2 膜上に積層された第2の導電性物質と、
前記RuO2 膜と前記第2の導電性物質とを介して半導
体基板あるいは前記第1の導電層と接続された第3の導
電層とからなる半導体装置が提供される。
【0008】この発明において用いられる半導体基板と
しては、通常、基板として用いられるものを使用するこ
とができるが、シリコン基板が好ましい。また、半導体
基板上にトランジスタ等の他の素子が形成され、それら
の上方に第1の導電層が形成された半導体基板を用いて
もよい。その際、半導体基板上に形成される第1の導電
層としては、通常、電極材料として用いられるものであ
れば特に限定されるものではないが、アルミニウム、パ
ラジウム等が好ましい。
しては、通常、基板として用いられるものを使用するこ
とができるが、シリコン基板が好ましい。また、半導体
基板上にトランジスタ等の他の素子が形成され、それら
の上方に第1の導電層が形成された半導体基板を用いて
もよい。その際、半導体基板上に形成される第1の導電
層としては、通常、電極材料として用いられるものであ
れば特に限定されるものではないが、アルミニウム、パ
ラジウム等が好ましい。
【0009】また、半導体基板あるいは第1の導電層上
に積層される絶縁層としては、特に限定されるものでは
ないが、SiO2 、SiN、SOG又はNSG等を用い
ることが好ましい。その膜厚は任意に選択することがで
きる。また、その絶縁層には、半導体基板あるいは第1
の導電層に至る、所望の大きさを有するコンタクトホー
ルあるいはスルーホール等の開口が形成されている。
に積層される絶縁層としては、特に限定されるものでは
ないが、SiO2 、SiN、SOG又はNSG等を用い
ることが好ましい。その膜厚は任意に選択することがで
きる。また、その絶縁層には、半導体基板あるいは第1
の導電層に至る、所望の大きさを有するコンタクトホー
ルあるいはスルーホール等の開口が形成されている。
【0010】さらに、開口の少なくとも底部にはRuO
2 膜が形成されている。つまり、開口内であって、少な
くとも半導体基板あるいは第1の導電層上に 好ましく
は半導体基板あるいは第1の導電層上及び開口内側面全
面にわたって、膜厚1000〜3000Å程度のRuO
2 膜が形成されている。この場合のRuO2 膜の形成
は、公知の方法、例えば、Ru(C5 H5 )2 及びO2
を用いたCVD法又はRuをターゲットとしたスパッタ
リング法等により行うことができる。さらに、このRu
O2 膜上に第2の導電性物質が積層され、開口が埋設さ
れている。この場合の第2の導電性物質としては特に限
定されるものではないが、Wが好ましく、その際の膜厚
は、絶縁層に形成された開口を完全に埋設する程度の膜
厚が好ましい。そして、絶縁層上に第3の導電層が形成
されている。第3の導電層としては、通常、電極材料と
して用いられるものであれば特に限定されるものではな
いが、アルミニウム、パラジウム等が好ましい。そし
て、この第3の導電層は、開口に埋設された第2の導電
層及びRuO2 膜を介して第1の導電層と接続されてい
るものである。
2 膜が形成されている。つまり、開口内であって、少な
くとも半導体基板あるいは第1の導電層上に 好ましく
は半導体基板あるいは第1の導電層上及び開口内側面全
面にわたって、膜厚1000〜3000Å程度のRuO
2 膜が形成されている。この場合のRuO2 膜の形成
は、公知の方法、例えば、Ru(C5 H5 )2 及びO2
を用いたCVD法又はRuをターゲットとしたスパッタ
リング法等により行うことができる。さらに、このRu
O2 膜上に第2の導電性物質が積層され、開口が埋設さ
れている。この場合の第2の導電性物質としては特に限
定されるものではないが、Wが好ましく、その際の膜厚
は、絶縁層に形成された開口を完全に埋設する程度の膜
厚が好ましい。そして、絶縁層上に第3の導電層が形成
されている。第3の導電層としては、通常、電極材料と
して用いられるものであれば特に限定されるものではな
いが、アルミニウム、パラジウム等が好ましい。そし
て、この第3の導電層は、開口に埋設された第2の導電
層及びRuO2 膜を介して第1の導電層と接続されてい
るものである。
【0011】
【作用】上記した構成によれば、半導体基板あるいは半
導体基板上に形成された第1の導電層と、前記半導体基
板上あるいは前記第1の導電層上に積層された絶縁層
と、該絶縁層に形成された開口と、少なくとも開口底部
にRuO2 膜が形成され、該RuO2 膜上に積層された
第2の導電性物質と、前記RuO2 膜と前記第2の導電
性物質とを介して半導体基板あるいは前記第1の導電層
と接続された第3の導電層とが形成されているので、半
導体基板あるいは第1の導電層と第2の導電性物質との
間に形成されるバリヤ層がRuO2 膜の単層で形成され
ることとなり、エッチング加工が2層以上の積層構造に
比べて容易となる。また、RuO2 膜の単層であるの
で、その膜厚及び抵抗の制御が容易となり、面内での均
一性が得られることとなる。
導体基板上に形成された第1の導電層と、前記半導体基
板上あるいは前記第1の導電層上に積層された絶縁層
と、該絶縁層に形成された開口と、少なくとも開口底部
にRuO2 膜が形成され、該RuO2 膜上に積層された
第2の導電性物質と、前記RuO2 膜と前記第2の導電
性物質とを介して半導体基板あるいは前記第1の導電層
と接続された第3の導電層とが形成されているので、半
導体基板あるいは第1の導電層と第2の導電性物質との
間に形成されるバリヤ層がRuO2 膜の単層で形成され
ることとなり、エッチング加工が2層以上の積層構造に
比べて容易となる。また、RuO2 膜の単層であるの
で、その膜厚及び抵抗の制御が容易となり、面内での均
一性が得られることとなる。
【0012】
【実施例】本発明に係る半導体装置の実施例として、例
えば、MOSトランジスタにおける半導体基板と半導体
基板上に形成される金属配線とが接続された場合につい
て、図面に基づいて説明する。図1に示したように、シ
リコン基板1上にSiO2 膜2が形成されており、Si
O2 膜2に深さ1.4μm程度、直径0.35μm程度
のコンタクトホール3aが形成されている。コンタクト
ホール3aには、その底部及び側面全面にわたってRu
O2 膜4が、2000Å程度の厚さで形成されており、
さらにタングステン5が埋設されている。そして、Si
O2 膜2上に金属配線としてAl配線6が形成されてお
り、シリコン基板1とAl配線6とが、コンタクトホー
ル3a内に形成されたRuO2 4/W5層により接続さ
れている。
えば、MOSトランジスタにおける半導体基板と半導体
基板上に形成される金属配線とが接続された場合につい
て、図面に基づいて説明する。図1に示したように、シ
リコン基板1上にSiO2 膜2が形成されており、Si
O2 膜2に深さ1.4μm程度、直径0.35μm程度
のコンタクトホール3aが形成されている。コンタクト
ホール3aには、その底部及び側面全面にわたってRu
O2 膜4が、2000Å程度の厚さで形成されており、
さらにタングステン5が埋設されている。そして、Si
O2 膜2上に金属配線としてAl配線6が形成されてお
り、シリコン基板1とAl配線6とが、コンタクトホー
ル3a内に形成されたRuO2 4/W5層により接続さ
れている。
【0013】また、図2に示したように、下部金属配線
と上部金属配線とを接続する場合には、下部金属配線と
してAl配線7上にSiO2 膜2が形成されており、S
iO 2 膜2に深さ0.7μm程度、直径0.35μm程
度のスルーホール3bが形成されている。スルーホール
3bには、その底部及び側面全面にわたってRuO2膜
4が、1000Å程度の厚さで形成されており、さらに
タングステン5が埋設されている。そして、SiO2 膜
2上に金属配線としてAl配線6が形成されており、A
l配線7とAl配線6とが、スルーホール3b内に形成
されたRuO24/W5層により接続されている。
と上部金属配線とを接続する場合には、下部金属配線と
してAl配線7上にSiO2 膜2が形成されており、S
iO 2 膜2に深さ0.7μm程度、直径0.35μm程
度のスルーホール3bが形成されている。スルーホール
3bには、その底部及び側面全面にわたってRuO2膜
4が、1000Å程度の厚さで形成されており、さらに
タングステン5が埋設されている。そして、SiO2 膜
2上に金属配線としてAl配線6が形成されており、A
l配線7とAl配線6とが、スルーホール3b内に形成
されたRuO24/W5層により接続されている。
【0014】さらに上記と同様に、第3の導電層として
アルミニウムの代わりにパラジウムを用いてシリコン基
板1と金属配線層とが接続した半導体装置も作成した。
このような半導体装置のAl/RuO2 /Si構造及び
Pd/RuO2 /Si構造のRBS(Rutherford back
scattering) スペクトルを測定した。その結果を図3お
よび図4に示す。
アルミニウムの代わりにパラジウムを用いてシリコン基
板1と金属配線層とが接続した半導体装置も作成した。
このような半導体装置のAl/RuO2 /Si構造及び
Pd/RuO2 /Si構造のRBS(Rutherford back
scattering) スペクトルを測定した。その結果を図3お
よび図4に示す。
【0015】図3より明らかなように、SiのAlへの
拡散がRuO2 により抑制されており、RuO2 がAl
とSiとの間のバリヤ層として優れていることがわか
る。また、図4より明らかなように、PdSi2 は形成
しておらず、SiのPdへの拡散がRuO2 により抑制
されていることがわかる。従って、RuO2 はバリヤメ
タルとして有用であることがわかった。
拡散がRuO2 により抑制されており、RuO2 がAl
とSiとの間のバリヤ層として優れていることがわか
る。また、図4より明らかなように、PdSi2 は形成
しておらず、SiのPdへの拡散がRuO2 により抑制
されていることがわかる。従って、RuO2 はバリヤメ
タルとして有用であることがわかった。
【0016】
【発明の効果】本発明に係る半導体装置によれば、半導
体基板あるいは半導体基板上に形成された第1の導電層
と、前記半導体基板上あるいは前記第1の導電層上に積
層された絶縁層と、該絶縁層に形成された開口と、少な
くとも開口底部にRuO2 膜が形成され、該RuO2 膜
上に積層された第2の導電性物質と、前記RuO2 膜と
前記第2の導電性物質とを介して半導体基板あるいは前
記第1の導電層と接続された第3の導電層とが形成され
ているので、半導体基板あるいは第1の導電層と第2の
導電性物質との間に形成されるバリヤ層がRuO2 膜の
単層で形成されることとなる。よって、その製造工程に
おけるエッチング加工が2層以上の積層構造に比べて容
易となる。また、RuO2 膜の単層であるので、その膜
厚及び抵抗の制御が容易となり、面内で均一性を得るこ
とができる。
体基板あるいは半導体基板上に形成された第1の導電層
と、前記半導体基板上あるいは前記第1の導電層上に積
層された絶縁層と、該絶縁層に形成された開口と、少な
くとも開口底部にRuO2 膜が形成され、該RuO2 膜
上に積層された第2の導電性物質と、前記RuO2 膜と
前記第2の導電性物質とを介して半導体基板あるいは前
記第1の導電層と接続された第3の導電層とが形成され
ているので、半導体基板あるいは第1の導電層と第2の
導電性物質との間に形成されるバリヤ層がRuO2 膜の
単層で形成されることとなる。よって、その製造工程に
おけるエッチング加工が2層以上の積層構造に比べて容
易となる。また、RuO2 膜の単層であるので、その膜
厚及び抵抗の制御が容易となり、面内で均一性を得るこ
とができる。
【0017】従って、金属配線の接続を行う場合に、そ
のコンタクト抵抗を低減することができ、半導体装置の
歩留を向上させることができる。
のコンタクト抵抗を低減することができ、半導体装置の
歩留を向上させることができる。
【図1】本発明に係る半導体装置の実施例を示す要部の
概略断面図である。
概略断面図である。
【図2】本発明に係る半導体装置の別の実施例を示す要
部の概略断面図である。
部の概略断面図である。
【図3】本発明に係る半導体装置のRBSスペクトルを
示す図である。
示す図である。
【図4】本発明に係る半導体装置のRBSスペクトルを
示す図である。
示す図である。
【図5】従来の半導体装置の実施例を示す要部の概略断
面図である。
面図である。
【図6】従来の半導体装置の別の実施例を示す要部の概
略断面図である。
略断面図である。
1 シリコン基板(半導体基板) 2 SiO2 膜(絶縁層) 3a コンタクトホール(開口) 3b スルーホール(開口) 4 RuO2 膜 5 タングステン(第2の導電性物質) 6 Al配線(第3の導電層) 7 Al配線(第1の導電層)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/3205 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51
Claims (1)
- 【請求項1】 半導体基板あるいは半導体基板上に形成
された第1の導電層と、前記半導体基板あるいは第1の
導電層上に積層された絶縁層と、該絶縁層に形成された
開口と、少なくとも開口底部に形成された一層構造のR
uO2 膜と、該RuO2 膜上に積層された第2の導電性
物質と、前記RuO2 膜と前記第2の導電性物質とを介
して半導体基板あるいは前記第1の導電層と接続された
第3の導電層とからなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4165060A JP2803940B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4165060A JP2803940B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH065718A JPH065718A (ja) | 1994-01-14 |
JP2803940B2 true JP2803940B2 (ja) | 1998-09-24 |
Family
ID=15805095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4165060A Expired - Fee Related JP2803940B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2803940B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6815818B2 (en) * | 2001-11-19 | 2004-11-09 | Micron Technology, Inc. | Electrode structure for use in an integrated circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04364759A (ja) * | 1991-06-12 | 1992-12-17 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-06-23 JP JP4165060A patent/JP2803940B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH065718A (ja) | 1994-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6313037B1 (en) | Semiconductor device and method for manufacturing the same | |
JP2803940B2 (ja) | 半導体装置 | |
JP3049733B2 (ja) | 半導体装置 | |
JP2560639B2 (ja) | Mimキャパシタ | |
JP3189399B2 (ja) | 半導体装置の製造方法 | |
JP2758729B2 (ja) | 半導体装置 | |
JPS62155537A (ja) | 半導体装置の製造方法 | |
JPH0611044B2 (ja) | 半導体装置の製造方法 | |
JPH11260967A (ja) | 半導体装置及びその製造方法 | |
JP2000182989A (ja) | 半導体装置 | |
JPH0786209A (ja) | 半導体装置の製造方法 | |
JP2602007B2 (ja) | 薄膜半導体装置の製造方法 | |
JP2000068274A (ja) | 配線構造、及びその形成方法 | |
JPH0555203A (ja) | 半導体装置 | |
JP2000340652A (ja) | 薄膜半導体装置及びその製造方法 | |
JPH03209823A (ja) | 樹脂封止型半導体装置 | |
JP3256977B2 (ja) | 半導体装置 | |
JPH1145936A (ja) | 半導体装置およびその製造方法 | |
JPH07153849A (ja) | 半導体装置及びダイナミック形ランダムアクセスメモリ | |
JP2900477B2 (ja) | 半導体装置の製造方法 | |
JPS60136335A (ja) | 多層配線構造 | |
JPH11214513A (ja) | 集積回路の配線構造と配線形成法 | |
KR970030393A (ko) | 반도체 장치의 제조방법 | |
JPH05343531A (ja) | 半導体装置及びその製造方法 | |
JPH04196466A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070717 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080717 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |