JP3127253B2 - Ｓｏｉ型半導体装置およびその製造方法 - Google Patents
Ｓｏｉ型半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、高速動作を行うＳＯＩ
型半導体装置およびその製造方法に関するものである。
型半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】図１２は従来のＳＯＩ型半導体装置の構
成を示す断面図である。同図において、２１は単結晶半
導体基板、２２は第１の導電形として例えばｐ形の能動
層２３と半導体基板２１とを電気的に絶縁するための絶
縁膜、３５は第２の導電形として例えばｎ形のソース領
域、３６は第２の導電形として例えばｎ形のドレイン領
域、３０はゲート電極、３４はゲート電極３０側壁の絶
縁膜、３７は配線間を電気的に絶縁するための絶縁膜、
３８はソース電極、３９はドレイン電極である。
成を示す断面図である。同図において、２１は単結晶半
導体基板、２２は第１の導電形として例えばｐ形の能動
層２３と半導体基板２１とを電気的に絶縁するための絶
縁膜、３５は第２の導電形として例えばｎ形のソース領
域、３６は第２の導電形として例えばｎ形のドレイン領
域、３０はゲート電極、３４はゲート電極３０側壁の絶
縁膜、３７は配線間を電気的に絶縁するための絶縁膜、
３８はソース電極、３９はドレイン電極である。
【０００３】この種の半導体装置においては、ゲート電
極３０側から広がりうる空乏層の厚さが能動層２３の厚
さｔ1 よりも厚くなるように能動層２３の不純物濃度を
設計し、ＳＯＩ型半導体装置の動作時に能動層２３の全
領域が空乏化するように構成する。
極３０側から広がりうる空乏層の厚さが能動層２３の厚
さｔ1 よりも厚くなるように能動層２３の不純物濃度を
設計し、ＳＯＩ型半導体装置の動作時に能動層２３の全
領域が空乏化するように構成する。
【０００４】このように構成する理由は、能動層２３内
の実効的な電界強度を低減することによるゲート絶縁膜
２８直下の反転層キャリアの移動度劣化の抑制とこれに
よるドレイン電流の増大と、能動層２３内の空乏層の電
荷量の減少に対応する反転層キャリアの増大によるドレ
イン電流の増大とを実現できるからである。
の実効的な電界強度を低減することによるゲート絶縁膜
２８直下の反転層キャリアの移動度劣化の抑制とこれに
よるドレイン電流の増大と、能動層２３内の空乏層の電
荷量の減少に対応する反転層キャリアの増大によるドレ
イン電流の増大とを実現できるからである。
【０００５】また、この構成によるＳＯＩ型半導体装置
では、能動層２３内がゲート電界により空乏化されてい
るため、ドレイン接合から能動層２３へのドレイン電界
の侵入を抑制でき、閾値電圧の短チャネル効果を抑制で
きる。さらにドレイン領域３６直下の埋め込み絶縁膜２
２の厚さｔ3 を厚くすれば、寄生容量を低減できる。し
たがってこの種のＳＯＩ型半導体装置は、寸法の微細化
によるＳＯＩ型半導体装置の高集積化と高速動作との双
方を期待でき、近年、その将来性が注目されている。
では、能動層２３内がゲート電界により空乏化されてい
るため、ドレイン接合から能動層２３へのドレイン電界
の侵入を抑制でき、閾値電圧の短チャネル効果を抑制で
きる。さらにドレイン領域３６直下の埋め込み絶縁膜２
２の厚さｔ3 を厚くすれば、寄生容量を低減できる。し
たがってこの種のＳＯＩ型半導体装置は、寸法の微細化
によるＳＯＩ型半導体装置の高集積化と高速動作との双
方を期待でき、近年、その将来性が注目されている。
【０００６】なお、図１２においては、能動層２３の厚
さｔ1 に比べてソース領域３５およびドレイン領域３６
のシリコン層の厚さｔ2 を厚くしている。これは、能動
層２３の薄層化に併せてソース領域３５およびドレイン
領域３６を薄層化すると、ソース領域３５およびドレイ
ン領域３６の寄生抵抗が増大してＳＯＩ型半導体装置の
駆動電流が減少するため、これを避けるべく能動層２３
のみを薄くしている。
さｔ1 に比べてソース領域３５およびドレイン領域３６
のシリコン層の厚さｔ2 を厚くしている。これは、能動
層２３の薄層化に併せてソース領域３５およびドレイン
領域３６を薄層化すると、ソース領域３５およびドレイ
ン領域３６の寄生抵抗が増大してＳＯＩ型半導体装置の
駆動電流が減少するため、これを避けるべく能動層２３
のみを薄くしている。
【０００７】また、前述した従来のＳＯＩ型半導体装置
の構成では、図１２のＸ1−Ｘ2線の断面を見ると、これ
までの製造方法によれば、図１３（ａ）に示すように形
成される。ここで、まず、シリコン能動層２３の側面が
埋め込み絶縁膜２２の上面とほぼ垂直になるべく構成さ
れている理由を図１４を用いて説明する。図１４におい
て、２１ａは半導体基板、２２ａは絶縁膜、２３ａはシ
リコン能動層、２８ａはゲート絶縁膜、３０ａはゲート
電極である。同図では、シリコン能動層２３ａの端部側
面が絶縁膜２２ａとなす角度がシリコン能動層２３ａ側
から見ると、９０度以下の鋭角となっている。この場
合、シリコン能動層２３ａの角部Ｂ2 では、角部Ｂ1 お
よび平坦部Ｂ3 よりもゲート電極３０ａによる電界強度
が強くなり、シリコン能動層２３ａのうち、本来電流を
導通させる平坦部Ｂ3よりも先に導通してしまい、半導
体装置の漏れ電流として観測されることが良く知られて
いる。
の構成では、図１２のＸ1−Ｘ2線の断面を見ると、これ
までの製造方法によれば、図１３（ａ）に示すように形
成される。ここで、まず、シリコン能動層２３の側面が
埋め込み絶縁膜２２の上面とほぼ垂直になるべく構成さ
れている理由を図１４を用いて説明する。図１４におい
て、２１ａは半導体基板、２２ａは絶縁膜、２３ａはシ
リコン能動層、２８ａはゲート絶縁膜、３０ａはゲート
電極である。同図では、シリコン能動層２３ａの端部側
面が絶縁膜２２ａとなす角度がシリコン能動層２３ａ側
から見ると、９０度以下の鋭角となっている。この場
合、シリコン能動層２３ａの角部Ｂ2 では、角部Ｂ1 お
よび平坦部Ｂ3 よりもゲート電極３０ａによる電界強度
が強くなり、シリコン能動層２３ａのうち、本来電流を
導通させる平坦部Ｂ3よりも先に導通してしまい、半導
体装置の漏れ電流として観測されることが良く知られて
いる。
【０００８】これに対して図１３（ｂ）では、角部Ａ1
と角部Ａ2 とではゲート電界強度がほぼ等しく、さらに
平坦部Ａ3 と比較しても著しく電界強度が高くなること
はないことが知られている。したがって図１３（ａ）の
構造では、漏れ電流の発生を防止しやすい。
と角部Ａ2 とではゲート電界強度がほぼ等しく、さらに
平坦部Ａ3 と比較しても著しく電界強度が高くなること
はないことが知られている。したがって図１３（ａ）の
構造では、漏れ電流の発生を防止しやすい。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うに構成されたＳＯＩ型半導体装置は、図１３（ｂ）の
拡大図に示したようにシリコン能動層２３の端部ではシ
リコン能動層２３と絶縁膜２２との境界となる領域Ｐの
ゲート絶縁膜２８が薄くなる。このため、この部分の絶
縁膜の耐圧が低下し、歩留まりも低下するという問題が
あった。また、素子間分離を行うためにシリコン層を図
１２に示すように絶縁膜に垂直にエッチングすると、シ
リコン層の厚さｔ2 が厚い場合、絶縁膜３７がこの段差
を平坦化させることができず、金属配線を形成する場合
に段差部にエッチング残を発生させ、配線間短絡や断線
の原因になりやすいという問題があった。このようにこ
の種のＳＯＩ型半導体装置は、幾つかの大きな特徴を持
ちながらも同時に前述したような問題をもっていた。
うに構成されたＳＯＩ型半導体装置は、図１３（ｂ）の
拡大図に示したようにシリコン能動層２３の端部ではシ
リコン能動層２３と絶縁膜２２との境界となる領域Ｐの
ゲート絶縁膜２８が薄くなる。このため、この部分の絶
縁膜の耐圧が低下し、歩留まりも低下するという問題が
あった。また、素子間分離を行うためにシリコン層を図
１２に示すように絶縁膜に垂直にエッチングすると、シ
リコン層の厚さｔ2 が厚い場合、絶縁膜３７がこの段差
を平坦化させることができず、金属配線を形成する場合
に段差部にエッチング残を発生させ、配線間短絡や断線
の原因になりやすいという問題があった。このようにこ
の種のＳＯＩ型半導体装置は、幾つかの大きな特徴を持
ちながらも同時に前述したような問題をもっていた。
【００１０】したがって本発明は、前述した従来の問題
を解決するためになされたものであり、その目的は、ゲ
ート絶縁膜の耐圧低下，歩留まり低下，配線間短絡，断
線などの致命的な問題を解決し、大規模集積回路を高歩
留まりで実現できるＳＯＩ型半導体装置およびその製造
方法を提供することにある。
を解決するためになされたものであり、その目的は、ゲ
ート絶縁膜の耐圧低下，歩留まり低下，配線間短絡，断
線などの致命的な問題を解決し、大規模集積回路を高歩
留まりで実現できるＳＯＩ型半導体装置およびその製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明に係るＳＯＩ型半導体装置は、第１の絶
縁膜と、この第１の絶縁膜（２）上に形成され、かつ、
ソース領域（１５）およびドレイン領域（１６）とこれ
ら二領域によって挟まれるとともにこれら二領域よりも
厚さの薄い能動層（３）とを有し、かつ、周縁部に前記
第１の絶縁膜（２）と直交する側壁を有する半導体アイ
ランド（１５，３，１６）と、この半導体アイランド
（１５，３，１６）を被覆する第２の絶縁膜（８）と、
前記半導体アイランド（１５，３，１６）の側壁に形成
された第３の絶縁膜（９）と、前記能動層（３）と対向
して前記第２の絶縁膜（８）上に形成されたゲート電極
（１０）と、前記ゲート電極（１０）の側壁に形成され
た第４の絶縁膜（１４）と、前記第３の絶縁膜（９）上
に前記ゲート電極（１３）の形成時に付着した残さ（１
２）と、前記残さ（１２）を覆うようにして形成された
第５の絶縁膜（１４）と、前記半導体アイランド（１
５，３，１６）および前記絶縁膜からなる構成を被覆す
る第６の絶縁膜（１７）と、前記第６および第２の絶縁
膜（１７，８）に開口されたコンタクトホールを介し
て、前記ソース領域（１５）に電気的に接続されたソー
ス電極（１８）と、前記第６および第２の絶縁膜（１
７，８）に開口されたコンタクトホールを介して、前記
ドレイン領域（１６）に電気的に接続されたドレイン電
極（１９）とを備えたものであるまた、本発明に係るＳ
ＯＩ型半導体装置の製造方法は、第１の絶縁膜（２）上
に半導体層（３）を形成する工程と、前記半導体層
（３）に凹部を形成する工程と、前記凹部の形成された
半導体層（３）を異方性エッチングすることにより、周
縁部に前記第１の絶縁膜（２）と直交する側壁を有した
半導体アイランド（１５，３，１６）を形成する工程
と、この半導体アイランド（１５，３，１６）の表面に
第２の絶縁膜（２０）を形成する工程と、前記半導体ア
イランド（１５，３，１６）の側壁に第３の絶縁膜
（９）を形成する工程と、前記凹部内の前記第２の絶縁
膜（２０）上にゲート電極（１０）を形成する工程と、
前記ゲート電極（１０）の側壁に第４の絶縁膜（１４）
を形成するとともに、前記第３の絶縁膜（９）上に第５
の絶縁膜（１４）を形成する工程と、前記ゲート電極
（１０）を マスクとして前記半導体アイランド（１５，
３，１６）に不純物を導入する工程と、前記半導体アイ
ランド（１５，３，１６）および前記絶縁膜からなる構
成を第６の絶縁膜（１７）で被覆する工程と、前記第６
および第２の絶縁膜（１７，２０）に、前記ソース領域
（１５）および前記ドレイン領域（１６）と対向してそ
れぞれコンタクトホールを開口する工程と、前記各コン
タクトホール内にソース電極（１８）およびドレイン電
極（１９）を形成する工程とを有するものである。
るために本発明に係るＳＯＩ型半導体装置は、第１の絶
縁膜と、この第１の絶縁膜（２）上に形成され、かつ、
ソース領域（１５）およびドレイン領域（１６）とこれ
ら二領域によって挟まれるとともにこれら二領域よりも
厚さの薄い能動層（３）とを有し、かつ、周縁部に前記
第１の絶縁膜（２）と直交する側壁を有する半導体アイ
ランド（１５，３，１６）と、この半導体アイランド
（１５，３，１６）を被覆する第２の絶縁膜（８）と、
前記半導体アイランド（１５，３，１６）の側壁に形成
された第３の絶縁膜（９）と、前記能動層（３）と対向
して前記第２の絶縁膜（８）上に形成されたゲート電極
（１０）と、前記ゲート電極（１０）の側壁に形成され
た第４の絶縁膜（１４）と、前記第３の絶縁膜（９）上
に前記ゲート電極（１３）の形成時に付着した残さ（１
２）と、前記残さ（１２）を覆うようにして形成された
第５の絶縁膜（１４）と、前記半導体アイランド（１
５，３，１６）および前記絶縁膜からなる構成を被覆す
る第６の絶縁膜（１７）と、前記第６および第２の絶縁
膜（１７，８）に開口されたコンタクトホールを介し
て、前記ソース領域（１５）に電気的に接続されたソー
ス電極（１８）と、前記第６および第２の絶縁膜（１
７，８）に開口されたコンタクトホールを介して、前記
ドレイン領域（１６）に電気的に接続されたドレイン電
極（１９）とを備えたものであるまた、本発明に係るＳ
ＯＩ型半導体装置の製造方法は、第１の絶縁膜（２）上
に半導体層（３）を形成する工程と、前記半導体層
（３）に凹部を形成する工程と、前記凹部の形成された
半導体層（３）を異方性エッチングすることにより、周
縁部に前記第１の絶縁膜（２）と直交する側壁を有した
半導体アイランド（１５，３，１６）を形成する工程
と、この半導体アイランド（１５，３，１６）の表面に
第２の絶縁膜（２０）を形成する工程と、前記半導体ア
イランド（１５，３，１６）の側壁に第３の絶縁膜
（９）を形成する工程と、前記凹部内の前記第２の絶縁
膜（２０）上にゲート電極（１０）を形成する工程と、
前記ゲート電極（１０）の側壁に第４の絶縁膜（１４）
を形成するとともに、前記第３の絶縁膜（９）上に第５
の絶縁膜（１４）を形成する工程と、前記ゲート電極
（１０）を マスクとして前記半導体アイランド（１５，
３，１６）に不純物を導入する工程と、前記半導体アイ
ランド（１５，３，１６）および前記絶縁膜からなる構
成を第６の絶縁膜（１７）で被覆する工程と、前記第６
および第２の絶縁膜（１７，２０）に、前記ソース領域
（１５）および前記ドレイン領域（１６）と対向してそ
れぞれコンタクトホールを開口する工程と、前記各コン
タクトホール内にソース電極（１８）およびドレイン電
極（１９）を形成する工程とを有するものである。
【００１２】
【作用】本発明においては、能動層側壁のゲート酸化膜
の薄い部分を被覆することによってゲート耐圧劣化を防
止できるだけでなく、能動層の側面の傾きを緩和するこ
とによって半導体装置上の平坦化を容易にし、よって配
線形成が容易になるような構成をとることが可能である
ので、集積回路の大規模化と歩留まりの改善とをともに
実現できる。
の薄い部分を被覆することによってゲート耐圧劣化を防
止できるだけでなく、能動層の側面の傾きを緩和するこ
とによって半導体装置上の平坦化を容易にし、よって配
線形成が容易になるような構成をとることが可能である
ので、集積回路の大規模化と歩留まりの改善とをともに
実現できる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は本発明によるＳＯＩ型半導体装置の一
実施例としてｎチャネル型半導体装置の構成を示す断面
図である。同図において、１は例えばシリコンからなる
単結晶半導体基板、２は第１の導電形として例えばｐ形
の能動層３と半導体基板１とを電気的に絶縁するための
例えばシリコン酸化膜からなる絶縁膜、８は例えばシリ
コン酸化膜からなるゲート絶縁膜、９はシリコン酸化膜
とは性質の異なる例えばシリコン窒化膜からなる絶縁
膜、１０は多結晶シリコンからなるゲート電極、１２は
シリコン層、１３はゲート電極１０上のシリコン酸化
膜、１４は例えばシリコン酸化膜とは性質が異なるシリ
コン窒化膜からなる絶縁膜、１５はｎ形のソース領域、
１６はｎ形のドレイン領域、１７は配線間を絶縁するた
めの絶縁膜、１８はソース電極、１９はドレイン電極で
ある。この場合、能動層３の厚さｔ3 はゲート絶縁膜８
直下から広がりうる空乏層の厚さより薄く設計する。
説明する。図１は本発明によるＳＯＩ型半導体装置の一
実施例としてｎチャネル型半導体装置の構成を示す断面
図である。同図において、１は例えばシリコンからなる
単結晶半導体基板、２は第１の導電形として例えばｐ形
の能動層３と半導体基板１とを電気的に絶縁するための
例えばシリコン酸化膜からなる絶縁膜、８は例えばシリ
コン酸化膜からなるゲート絶縁膜、９はシリコン酸化膜
とは性質の異なる例えばシリコン窒化膜からなる絶縁
膜、１０は多結晶シリコンからなるゲート電極、１２は
シリコン層、１３はゲート電極１０上のシリコン酸化
膜、１４は例えばシリコン酸化膜とは性質が異なるシリ
コン窒化膜からなる絶縁膜、１５はｎ形のソース領域、
１６はｎ形のドレイン領域、１７は配線間を絶縁するた
めの絶縁膜、１８はソース電極、１９はドレイン電極で
ある。この場合、能動層３の厚さｔ3 はゲート絶縁膜８
直下から広がりうる空乏層の厚さより薄く設計する。
【００１４】次にこのように構成されたＳＯＩ半導体装
置の動作を図２を用いて説明する。図２に示すように能
動層３上にゲート酸化膜８を有し、能動層３の側壁にシ
リコン窒化膜からなる絶縁膜９を設けた構成となってお
り、ゲート電極１０は、図１３（ｂ）に示されるような
ゲート絶縁膜８の薄くなる領域Ｐに直接接触しない。こ
のため、ゲート電極１０に高い電圧が印加されても局所
的に電界強度が高くなることがなく、半導体装置のゲー
ト耐圧を飛躍的に改善できる。絶縁膜９および絶縁膜１
４は能動層３の端部の段差を大幅に緩和し、絶縁膜１７
を設けた後の電極配線の形成の難易度を飛躍的に改善す
る。
置の動作を図２を用いて説明する。図２に示すように能
動層３上にゲート酸化膜８を有し、能動層３の側壁にシ
リコン窒化膜からなる絶縁膜９を設けた構成となってお
り、ゲート電極１０は、図１３（ｂ）に示されるような
ゲート絶縁膜８の薄くなる領域Ｐに直接接触しない。こ
のため、ゲート電極１０に高い電圧が印加されても局所
的に電界強度が高くなることがなく、半導体装置のゲー
ト耐圧を飛躍的に改善できる。絶縁膜９および絶縁膜１
４は能動層３の端部の段差を大幅に緩和し、絶縁膜１７
を設けた後の電極配線の形成の難易度を飛躍的に改善す
る。
【００１５】図３〜図１１は本発明によるＳＯＩ半導体
装置の製造方法の一実施例を説明する工程の断面図であ
る。これらの図において、まず、図３に示すようにシリ
コンからなる単結晶半導体基板１中に例えばシリコン酸
化膜が埋め込まれた絶縁膜２上にシリコン能動層３を有
する半導体基板を用意する。
装置の製造方法の一実施例を説明する工程の断面図であ
る。これらの図において、まず、図３に示すようにシリ
コンからなる単結晶半導体基板１中に例えばシリコン酸
化膜が埋め込まれた絶縁膜２上にシリコン能動層３を有
する半導体基板を用意する。
【００１６】次に図４に示すように半導体基板の主面側
に例えばシリコン酸化膜４を形成し、引き続きこのシリ
コン酸化膜４上に例えばシリコン窒化膜による耐酸化性
の絶縁膜５を堆積する。
に例えばシリコン酸化膜４を形成し、引き続きこのシリ
コン酸化膜４上に例えばシリコン窒化膜による耐酸化性
の絶縁膜５を堆積する。
【００１７】次に図５に示すようにこの半導体基板の主
面側にレジストを塗布した後に露光して所定の寸法のレ
ジストの溝パタンを形成する。その後、このレジストを
マスクとして絶縁膜５を例えばＥＣＲストリームエッチ
ング法などの異方性プラズマエッチングによりエッチン
グし、さらにシリコン酸化膜４を例えば弗化水素酸によ
りエッチングしてシリコン能動層３を露出させ、その
後、この半導体基板を酸化性雰囲気に晒して所定の厚さ
のシリコン酸化膜６を形成する。
面側にレジストを塗布した後に露光して所定の寸法のレ
ジストの溝パタンを形成する。その後、このレジストを
マスクとして絶縁膜５を例えばＥＣＲストリームエッチ
ング法などの異方性プラズマエッチングによりエッチン
グし、さらにシリコン酸化膜４を例えば弗化水素酸によ
りエッチングしてシリコン能動層３を露出させ、その
後、この半導体基板を酸化性雰囲気に晒して所定の厚さ
のシリコン酸化膜６を形成する。
【００１８】次に図６に示すように例えば燐酸により絶
縁膜５を除去し、引き続きシリコン酸化膜６およびシリ
コン酸化膜４を例えば弗化水素酸などで除去して能動層
３を露出させる。その後、能動層３の表面に例えばシリ
コン酸化膜７を形成してこのシリコン酸化膜７上にレジ
ストを塗布して露光し、半導体装置の所定に寸法に合わ
せてシリコン酸化膜７を例えば弗化水素酸でエッチング
し、引き続きシリコン能動層３を異方性プラズマエッチ
ング法でエッチングして半導体素子領域を形成する。引
き続き能動層３中に閾値電圧を設定するための所定量の
第１導電形の不純物を例えばイオン注入法などにより、
導入する。
縁膜５を除去し、引き続きシリコン酸化膜６およびシリ
コン酸化膜４を例えば弗化水素酸などで除去して能動層
３を露出させる。その後、能動層３の表面に例えばシリ
コン酸化膜７を形成してこのシリコン酸化膜７上にレジ
ストを塗布して露光し、半導体装置の所定に寸法に合わ
せてシリコン酸化膜７を例えば弗化水素酸でエッチング
し、引き続きシリコン能動層３を異方性プラズマエッチ
ング法でエッチングして半導体素子領域を形成する。引
き続き能動層３中に閾値電圧を設定するための所定量の
第１導電形の不純物を例えばイオン注入法などにより、
導入する。
【００１９】次に図７に示すようにシリコン酸化膜７を
除去した後、この半導体基板を酸化して能動層３上にゲ
ート酸化膜２０を形成する。引き続きこの半導体基板の
主面側にシリコン酸化膜と異なる性質の例えばシリコン
窒化膜からなる絶縁膜９を堆積する。
除去した後、この半導体基板を酸化して能動層３上にゲ
ート酸化膜２０を形成する。引き続きこの半導体基板の
主面側にシリコン酸化膜と異なる性質の例えばシリコン
窒化膜からなる絶縁膜９を堆積する。
【００２０】次に図８に示すように異方性プラズマエッ
チング法によりこの半導体基板の主面側の絶縁膜９をエ
ッチングして能動層３の側壁にのみ絶縁膜９を残す。そ
の後、この半導体基板の主面側にゲート電極として使用
するシリコン層１０ａを堆積する。
チング法によりこの半導体基板の主面側の絶縁膜９をエ
ッチングして能動層３の側壁にのみ絶縁膜９を残す。そ
の後、この半導体基板の主面側にゲート電極として使用
するシリコン層１０ａを堆積する。
【００２１】次に図９に示すように異方性プラズマエッ
チング法によりシリコン層１０ａを所定寸法に加工して
ゲート電極１０を形成する。この場合、能動層３の側壁
にシリコン層１０ａの残さがシリコン層１２として残っ
ても構わない。その後、ゲート電極１０の側面を酸化し
てシリコン酸化膜１３を形成し、その後、例えばシリコ
ン酸化膜とは異なる性質の例えばシリコン窒化膜からな
る絶縁膜１４を半導体基板の主面側に堆積する。
チング法によりシリコン層１０ａを所定寸法に加工して
ゲート電極１０を形成する。この場合、能動層３の側壁
にシリコン層１０ａの残さがシリコン層１２として残っ
ても構わない。その後、ゲート電極１０の側面を酸化し
てシリコン酸化膜１３を形成し、その後、例えばシリコ
ン酸化膜とは異なる性質の例えばシリコン窒化膜からな
る絶縁膜１４を半導体基板の主面側に堆積する。
【００２２】次に図１０に示すように異方性プラズマエ
ッチング法により絶縁膜１４をエッチングしてゲート電
極１０の側壁に絶縁膜１４として残す。このとき、能動
層３の側壁に存在するシリコン層１２の上部にも絶縁膜
１４として残す。その後、ソース領域およびドレイン領
域を形成するため、例えばイオン注入法により、ｎ形の
不純物を導入し、ソース領域１５およびドレイン領域１
６を形成する。
ッチング法により絶縁膜１４をエッチングしてゲート電
極１０の側壁に絶縁膜１４として残す。このとき、能動
層３の側壁に存在するシリコン層１２の上部にも絶縁膜
１４として残す。その後、ソース領域およびドレイン領
域を形成するため、例えばイオン注入法により、ｎ形の
不純物を導入し、ソース領域１５およびドレイン領域１
６を形成する。
【００２３】最後に図１１に示すようにこの半導体基板
の主面側に絶縁膜１７を堆積した後、コンタクトホール
を開口してソース電極１８およびドレイン電極１９を形
成する。
の主面側に絶縁膜１７を堆積した後、コンタクトホール
を開口してソース電極１８およびドレイン電極１９を形
成する。
【００２４】なお、図６の工程においては、酸化膜７は
用いなくても良い。また、閾値電圧を設定する不純物の
イオン注入は、図８の工程において、絶縁膜９を形成し
た直後に行っても良い。この場合、ゲート酸化膜２０を
除去した後、改めて能動層３上にゲート酸化膜を形成す
る。
用いなくても良い。また、閾値電圧を設定する不純物の
イオン注入は、図８の工程において、絶縁膜９を形成し
た直後に行っても良い。この場合、ゲート酸化膜２０を
除去した後、改めて能動層３上にゲート酸化膜を形成す
る。
【００２５】
【発明の効果】以上、説明したように本発明によれば、
以下のような極めて優れた効果が得られる。 半導体装置間を電気的に分離するために能動層側面が
埋め込み酸化膜とほぼ垂直になるように構成することに
よって生じた段差をゲート酸化膜と比べて厚い絶縁膜で
覆うため、能動層端部でのゲート耐圧劣化を防止でき
る。半導体装置間を電気的に分離するために能動層側
面が埋め込み酸化膜とほぼ垂直になるようにエッチング
することによって生じた段差をまず第１に絶縁膜で覆
い、この段差領域に後に発生するゲートシリコンのエッ
チング残さをゲート電極側面に絶縁膜を形成する工程で
自動的に絶縁膜を覆うため、シリコン残さが他の導電体
と接触することを防止できる。 半導体装置間を電気的に分離するために能動層側面が
埋め込み酸化膜とほぼ垂直になるようにエッチングする
ことによって生じた段差を厚い絶縁膜を用いて緩い角度
で覆うため、電極配線の加工時に問題となる断線などを
防止できる。
以下のような極めて優れた効果が得られる。 半導体装置間を電気的に分離するために能動層側面が
埋め込み酸化膜とほぼ垂直になるように構成することに
よって生じた段差をゲート酸化膜と比べて厚い絶縁膜で
覆うため、能動層端部でのゲート耐圧劣化を防止でき
る。半導体装置間を電気的に分離するために能動層側
面が埋め込み酸化膜とほぼ垂直になるようにエッチング
することによって生じた段差をまず第１に絶縁膜で覆
い、この段差領域に後に発生するゲートシリコンのエッ
チング残さをゲート電極側面に絶縁膜を形成する工程で
自動的に絶縁膜を覆うため、シリコン残さが他の導電体
と接触することを防止できる。 半導体装置間を電気的に分離するために能動層側面が
埋め込み酸化膜とほぼ垂直になるようにエッチングする
ことによって生じた段差を厚い絶縁膜を用いて緩い角度
で覆うため、電極配線の加工時に問題となる断線などを
防止できる。
【図１】本発明によるＳＯＩ型半導体装置の一実施例に
よる構成を示す断面図である。
よる構成を示す断面図である。
【図２】図１に示すＳＯＩ型半導体装置のＹ1−Ｙ2線の
断面図である。
断面図である。
【図３】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図４】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図５】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図６】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図７】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図８】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図９】本発明によるＳＯＩ型半導体装置の製造方法の
一実施例を説明する工程の一断面図である。
一実施例を説明する工程の一断面図である。
【図１０】本発明によるＳＯＩ型半導体装置の製造方法
の一実施例を説明する工程の一断面図である。
の一実施例を説明する工程の一断面図である。
【図１１】本発明によるＳＯＩ型半導体装置の製造方法
の一実施例を説明する工程の一断面図である。
の一実施例を説明する工程の一断面図である。
【図１２】従来のＳＯＩ型半導体装置の構成を示す断面
図である。
図である。
【図１３】（ａ）は図１２のＸ1−Ｘ2線の断面図、
（ｂ）は（ａ）のＢ部の拡大断面図である。
（ｂ）は（ａ）のＢ部の拡大断面図である。
【図１４】従来のＳＯＩ型半導体装置の断面構造の一例
を示す図である。
を示す図である。
１ 単結晶半導体基板 ２ 絶縁膜 ３ 能動層 ４ 絶縁膜 ５ 絶縁膜 ６ シリコン酸化膜 ７ シリコン酸化膜 ８ ゲート絶縁膜 ９ 絶縁膜 １０ ゲート電極 １０ａ シリコン層 １２ シリコン層 １３ シリコン酸化膜 １４ 絶縁膜 １５ ｎ形ソース領域 １６ ｎ形ドレイン領域 １７ 絶縁膜 １８ ソース電極 １９ ドレイン電極 ２０ ゲート酸化膜
Claims (2)
- 【請求項１】 第１の絶縁膜と、 この第１の絶縁膜上に形成され、かつ、ソース領域およ
びドレイン領域とこれら二領域によって挟まれるととも
にこれら二領域よりも厚さの薄い能動層とを有し、か
つ、周縁部に前記第１の絶縁膜と直交する側壁を有する
半導体アイランドと、 この半導体アイランドを被覆する第２の絶縁膜と、 前記半導体アイランドの側壁に形成された第３の絶縁膜
と、 前記能動層と対向して前記第２の絶縁膜上に形成された
ゲート電極と、 前記ゲート電極の側壁に形成された第４の絶縁膜と、 前記第３の絶縁膜上に前記ゲート電極の作製時に付着し
た残さと、 前記残さを覆うようにして形成された第５の絶縁膜と、 前記半導体アイランドおよび前記絶縁膜からなる構成を
被覆する第６の絶縁膜と、 前記第６および第２の絶縁膜に開口されたコンタクトホ
ールを介して、前記ソース領域に電気的に接続されたソ
ース電極と、 前記第６および第２の絶縁膜に開口されたコンタクトホ
ールを介して、前記ドレイン領域に電気的に接続された
ドレイン電極とを備えた ことを特徴とするＳＯＩ型半導
体装置。 - 【請求項２】 第１の絶縁膜上に半導体層を形成する工
程と、 前記半導体層に凹部を形成する工程と、 前記凹部の形成された半導体層を異方性エッチングする
ことにより、周縁部に前記第１の絶縁膜と直交する側壁
を有した半導体アイランドを形成する工程と、 この半導体アイランドの表面に第２の絶縁膜を形成する
工程と、 前記半導体アイランドの側壁に第３の絶縁膜を形成する
工程と、 前記凹部内の前記第２の絶縁膜上にゲート電極を形成す
る工程と、 前記ゲート電極の側壁に第４の絶縁膜を形成するととも
に、前記第３の絶縁膜上に第５の絶縁膜を形成する工程
と、 前記ゲート電極をマスクとして前記半導体アイランドに
不純物を導入する工程 と、 前記半導体アイランドおよび前記絶縁膜からなる構成を
第６の絶縁膜で被覆する工程と、 前記第６および第２の絶縁膜に、前記ソース領域および
前記ドレイン領域と対向してそれぞれコンタクトホール
を開口する工程と、 前記各コンタクトホール内にソース電極およびドレイン
電極を形成する工程とを有する ことを特徴とするＳＯＩ
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03262648A JP3127253B2 (ja) | 1991-09-17 | 1991-09-17 | Ｓｏｉ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03262648A JP3127253B2 (ja) | 1991-09-17 | 1991-09-17 | Ｓｏｉ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575114A JPH0575114A (ja) | 1993-03-26 |
| JP3127253B2 true JP3127253B2 (ja) | 2001-01-22 |
Family
ID=17378701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03262648A Expired - Fee Related JP3127253B2 (ja) | 1991-09-17 | 1991-09-17 | Ｓｏｉ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127253B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5337380B2 (ja) * | 2007-01-26 | 2013-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| JP5337346B2 (ja) * | 2007-01-26 | 2013-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| JP6139952B2 (ja) * | 2012-04-13 | 2017-05-31 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5674747B2 (ja) * | 2012-11-12 | 2015-02-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1991
- 1991-09-17 JP JP03262648A patent/JP3127253B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575114A (ja) | 1993-03-26 |
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