JPH0431446B2 - - Google Patents
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- JPH0431446B2 JPH0431446B2 JP60502783A JP50278385A JPH0431446B2 JP H0431446 B2 JPH0431446 B2 JP H0431446B2 JP 60502783 A JP60502783 A JP 60502783A JP 50278385 A JP50278385 A JP 50278385A JP H0431446 B2 JPH0431446 B2 JP H0431446B2
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- input
- drivers
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Non-Volatile Memory (AREA)
Description
請求の範囲
1 入力信号を受ける複数の入力端子を備え;
入力信号を受け、出力信号を送るための複数の
I/O端子を備え; アドレス可能な行と列に配置された複数の第1
のメモリセルを有していてプログラム可能な、少
なくとも第1のANDアレイにして、前記メモリ
セルそれぞれが、その状態に対応した論理的デー
タの保持のために個別にプログラム可能になつて
いる第1のANDアレイと、この第1のANDアレ
イに結合され、所定の入力信号に応じて前記メモ
リセルと1つ以上についてその状態を検出し、対
応した第1のデータ信号を発生する第1のセンス
手段と、第1の信号格納手段と、第1の帰還手段
と、前記第1のデータ信号を、前記I/O端子の
1つ、前記信号格納手段、または、前記帰還手段
へ、選択的に結合される第1のマルチプレツクス
手段とを含んでいる、複数の第1のマクロセルを
備え; 前記マクロセルそれぞれのANDアレイにおけ
るメモリセルの第1グループに対して前記入力端
子からの入力信号を結合する全面的入力信号バス
と、前記マクロセルの少なくとも幾つかのメモリ
セルの第2グループに対して、前記マクロセルの
少なくとも幾つかのメモリセルの前記帰還手段に
与えられる信号を結合する局部的帰還バスと、前
記マクロセルのすべての前記ANDアレイのメモ
リセルの第3グループに対して、前記帰還手段の
幾つかに与えられる信号を結合する全面的帰還バ
スとを含んでいる、複数のデータバスを備えるプ
ログラマブル集積回路論理アレイ装置。
I/O端子を備え; アドレス可能な行と列に配置された複数の第1
のメモリセルを有していてプログラム可能な、少
なくとも第1のANDアレイにして、前記メモリ
セルそれぞれが、その状態に対応した論理的デー
タの保持のために個別にプログラム可能になつて
いる第1のANDアレイと、この第1のANDアレ
イに結合され、所定の入力信号に応じて前記メモ
リセルと1つ以上についてその状態を検出し、対
応した第1のデータ信号を発生する第1のセンス
手段と、第1の信号格納手段と、第1の帰還手段
と、前記第1のデータ信号を、前記I/O端子の
1つ、前記信号格納手段、または、前記帰還手段
へ、選択的に結合される第1のマルチプレツクス
手段とを含んでいる、複数の第1のマクロセルを
備え; 前記マクロセルそれぞれのANDアレイにおけ
るメモリセルの第1グループに対して前記入力端
子からの入力信号を結合する全面的入力信号バス
と、前記マクロセルの少なくとも幾つかのメモリ
セルの第2グループに対して、前記マクロセルの
少なくとも幾つかのメモリセルの前記帰還手段に
与えられる信号を結合する局部的帰還バスと、前
記マクロセルのすべての前記ANDアレイのメモ
リセルの第3グループに対して、前記帰還手段の
幾つかに与えられる信号を結合する全面的帰還バ
スとを含んでいる、複数のデータバスを備えるプ
ログラマブル集積回路論理アレイ装置。
2 請求の範囲第1項記載のプログラマブル集積
回路論理アレイ装置であつて、アドレス可能な行
と列に配置された複数のメモリセルを有していて
プログラム可能な、ANDアレイにして、前記メ
モリセルそれぞれが、その状態に対応した論理的
データの保持のために個別にプログラム可能にな
つているANDアレイと、所定の入力信号に応じ
て前記メモリセルの1つ以上の状態を検出し、対
応した第2のデータ信号を発生する第2のセンス
手段と、第2の信号格納手段と、第2の帰還手段
と、前記第2のデータ信号を、前記第2の信号格
納手段、または、前記第2の帰還手段へ、結合さ
せる第2のマルチプレツクス手段とを含んでい
る、複数の第2のマクロセルを備えるプログラマ
ブル集積回路論理アレイ装置。
回路論理アレイ装置であつて、アドレス可能な行
と列に配置された複数のメモリセルを有していて
プログラム可能な、ANDアレイにして、前記メ
モリセルそれぞれが、その状態に対応した論理的
データの保持のために個別にプログラム可能にな
つているANDアレイと、所定の入力信号に応じ
て前記メモリセルの1つ以上の状態を検出し、対
応した第2のデータ信号を発生する第2のセンス
手段と、第2の信号格納手段と、第2の帰還手段
と、前記第2のデータ信号を、前記第2の信号格
納手段、または、前記第2の帰還手段へ、結合さ
せる第2のマルチプレツクス手段とを含んでい
る、複数の第2のマクロセルを備えるプログラマ
ブル集積回路論理アレイ装置。
3 請求の範囲第2項記載のプログラマブル集積
回路論理アレイ装置であつて、プログラム可能
な、複数の第3のANDアレイを備え、それらの
種々のものを、前記第1のマクロセルの幾つかの
前記第1のマクロセル対が共用し、そのように前
記第3のANDアレイを共用している第1のマク
ロセルの前記センス手段も、その共用されている
ANDアレイのメモリセルの状態を検出するよう
にされている、プログラマブル集積回路論理アレ
イ装置。
回路論理アレイ装置であつて、プログラム可能
な、複数の第3のANDアレイを備え、それらの
種々のものを、前記第1のマクロセルの幾つかの
前記第1のマクロセル対が共用し、そのように前
記第3のANDアレイを共用している第1のマク
ロセルの前記センス手段も、その共用されている
ANDアレイのメモリセルの状態を検出するよう
にされている、プログラマブル集積回路論理アレ
イ装置。
4 請求の範囲第3項記載のプログラマブル集積
回路論理アレイ装置であつて、前記入力端子の1
つを前記入力信号バスへ結合し、当該入力端子へ
与えられた入力信号をある期間中安定に保つ入力
ラツチ回路を複数備えているプログラマブル集積
回路論理アレイ装置。
回路論理アレイ装置であつて、前記入力端子の1
つを前記入力信号バスへ結合し、当該入力端子へ
与えられた入力信号をある期間中安定に保つ入力
ラツチ回路を複数備えているプログラマブル集積
回路論理アレイ装置。
5 請求の範囲第4項記載のプログラマブル集積
回路論理アレイ装置であつて、前記入力ラツチ回
路は入力レベル変換用インバータ段と、ドライバ
素子と、前記インバータ段を前記ドライバ素子へ
結合する切換え可能なパスゲートおよびラツチと
を含むプログラマブル集積回路論理アレイ装置。
回路論理アレイ装置であつて、前記入力ラツチ回
路は入力レベル変換用インバータ段と、ドライバ
素子と、前記インバータ段を前記ドライバ素子へ
結合する切換え可能なパスゲートおよびラツチと
を含むプログラマブル集積回路論理アレイ装置。
6 請求の範囲第5項記載のプログラマブル集積
回路論理アレイ装置であつて、前記メモリセルは
EPROM技術を用いて形成されているプログラマ
ブル集積回路論理アレイ装置。
回路論理アレイ装置であつて、前記メモリセルは
EPROM技術を用いて形成されているプログラマ
ブル集積回路論理アレイ装置。
7 請求の範囲第6項記載のプログラマブル集積
回路論理アレイ装置であつて、前記センス手段は
少くとも1つのORゲートを含み、そのORゲー
トは対応するANDアレイの複数のメモリセルに
結合され、前記各ANDアレイはORゲートごとに
選択可能な数の積項を有するプログラマブル集積
回路論理アレイ装置。
回路論理アレイ装置であつて、前記センス手段は
少くとも1つのORゲートを含み、そのORゲー
トは対応するANDアレイの複数のメモリセルに
結合され、前記各ANDアレイはORゲートごとに
選択可能な数の積項を有するプログラマブル集積
回路論理アレイ装置。
8 請求の範囲第1項記載のプログラマブル集積
回路論理アレイ装置であつて、プログラム可能
な、複数の第2のANDアレイを備え、それらの
種々のものを、前記第1のマクロセルの幾つかの
前記第1のマクロセル対が共用し、そのように前
記第2のANDアレイを共用している第1のマク
ロセルの前記センス手段も、その共用されている
ANDアレイのメモリセルの状態を検出するよう
にされている、プログラマブル集積回路論理アレ
イ装置。
回路論理アレイ装置であつて、プログラム可能
な、複数の第2のANDアレイを備え、それらの
種々のものを、前記第1のマクロセルの幾つかの
前記第1のマクロセル対が共用し、そのように前
記第2のANDアレイを共用している第1のマク
ロセルの前記センス手段も、その共用されている
ANDアレイのメモリセルの状態を検出するよう
にされている、プログラマブル集積回路論理アレ
イ装置。
9 請求の範囲第1項記載のプログラマブル集積
回路論理アレイ装置であつて、前記入力端子の1
つを前記入力信号バスへ結合し、当該入力端子へ
与えられた入力信号をある期間安定に保つ入力ラ
ツチ回路を複数備えているプログラマブル集積回
路論理アレイ装置。
回路論理アレイ装置であつて、前記入力端子の1
つを前記入力信号バスへ結合し、当該入力端子へ
与えられた入力信号をある期間安定に保つ入力ラ
ツチ回路を複数備えているプログラマブル集積回
路論理アレイ装置。
10 請求の範囲第9項記載のプログラマブル集
積回路論理アレイ装置であつて、前記入力ラツチ
回路は入力レベル変換用インバータ段と、ドライ
バ素子と、前記インバータ段を前記ドライバ素子
へ結合する切換え可能なパスゲートおよびラツチ
とを含むプログラマブル集積回路論理アレイ装
置。
積回路論理アレイ装置であつて、前記入力ラツチ
回路は入力レベル変換用インバータ段と、ドライ
バ素子と、前記インバータ段を前記ドライバ素子
へ結合する切換え可能なパスゲートおよびラツチ
とを含むプログラマブル集積回路論理アレイ装
置。
11 請求の範囲第1項記載のプログラマブル集
積回路論理アレイ装置であつて、前記メモリセル
はEPROM技術を用いて形成されているプログラ
マブル集積回路論理アレイ装置。
積回路論理アレイ装置であつて、前記メモリセル
はEPROM技術を用いて形成されているプログラ
マブル集積回路論理アレイ装置。
12 請求の範囲第2項記載のプログラマブル集
積回路論理アレイ装置であつて、前記メモリセル
はEPROM技術を用いて形成されているプログラ
マブル集積回路論理アレイ装置。
積回路論理アレイ装置であつて、前記メモリセル
はEPROM技術を用いて形成されているプログラ
マブル集積回路論理アレイ装置。
13 請求の範囲第1項記載のプログラマブル集
積回路論理アレイ装置であつて、前記センス手段
は少くとも1つのORゲートを含み、そのORゲ
ートは対応するANDアレイの複数のメモリセル
に結合され、前記各ANDアレイはORゲートごと
に選択可能な数の積項を有するプログラマブル集
積回路論理アレイ装置。
積回路論理アレイ装置であつて、前記センス手段
は少くとも1つのORゲートを含み、そのORゲ
ートは対応するANDアレイの複数のメモリセル
に結合され、前記各ANDアレイはORゲートごと
に選択可能な数の積項を有するプログラマブル集
積回路論理アレイ装置。
14 請求の範囲第2項記載のプログラマブル集
積回路論理アレイ装置であつて、前記センス手段
は少くとも1つのORゲートを含み、そのORゲ
ートは対応するANDアレイの複数のメモリセル
に結合され、前記各ANDアレイはORゲートごと
に選択可能な数の積項を有するプログラマブル集
積回路論理アレイ装置。
積回路論理アレイ装置であつて、前記センス手段
は少くとも1つのORゲートを含み、そのORゲ
ートは対応するANDアレイの複数のメモリセル
に結合され、前記各ANDアレイはORゲートごと
に選択可能な数の積項を有するプログラマブル集
積回路論理アレイ装置。
15 請求の範囲第1項記載のプログラマブル集
積回路論理アレイ装置であつて、前記第1のマル
チプレツクス手段は、前記第1のセンス手段の出
力または前記第1の信号格納手段の出力を前記
I/O端子の1つに接続する第1のスイツチング
手段を含むプログラマブル集積回路論理アレイ装
置。
積回路論理アレイ装置であつて、前記第1のマル
チプレツクス手段は、前記第1のセンス手段の出
力または前記第1の信号格納手段の出力を前記
I/O端子の1つに接続する第1のスイツチング
手段を含むプログラマブル集積回路論理アレイ装
置。
16 請求の範囲第15項記載のプログラマブル
集積回路論理アレイ装置であつて、前記第1のマ
ルチプレツクス手段は、前記第1のセンス手段の
出力または前記I/O端子の1つを前記第1の帰
還手段へ結合するように動作する第2のスイツチ
ング手段を更に含むプログラマブル集積回路論理
アレイ装置。
集積回路論理アレイ装置であつて、前記第1のマ
ルチプレツクス手段は、前記第1のセンス手段の
出力または前記I/O端子の1つを前記第1の帰
還手段へ結合するように動作する第2のスイツチ
ング手段を更に含むプログラマブル集積回路論理
アレイ装置。
17 請求の範囲第7項記載のプログラマブル集
積回路論理アレイ装置であつて、前記マルチプレ
ツクス手段それぞれは、対応する前記センス手段
の出力または対応する前記信号格納手段の出力
を、前記I/O端子の1つに接続する第1の手段
を含むプログラマブル集積回路論理アレイ装置。
積回路論理アレイ装置であつて、前記マルチプレ
ツクス手段それぞれは、対応する前記センス手段
の出力または対応する前記信号格納手段の出力
を、前記I/O端子の1つに接続する第1の手段
を含むプログラマブル集積回路論理アレイ装置。
18 請求の範囲第17項記載のプログラマブル
集積回路論理アレイ装置であつて、前のマルチプ
レツクス手段それぞれは、対応する前記センス手
段の出力または前記I/O端子の1つを前記帰還
手段へ結合するように動作する第2のスイツチン
グ手段を更に含むプログラマブル集積回路論理ア
レイ装置。
集積回路論理アレイ装置であつて、前のマルチプ
レツクス手段それぞれは、対応する前記センス手
段の出力または前記I/O端子の1つを前記帰還
手段へ結合するように動作する第2のスイツチン
グ手段を更に含むプログラマブル集積回路論理ア
レイ装置。
発明の背景
発明の分野
本発明は全体としてプログラマブル論理アレイ
装置に関するものであり、更に詳しくいえば、
CMOSフローテイングゲート技術を用いて作ら
れた改良した、消去可能な電気的にプログラマブ
ルな論理アレイ装置に関するものである。
装置に関するものであり、更に詳しくいえば、
CMOSフローテイングゲート技術を用いて作ら
れた改良した、消去可能な電気的にプログラマブ
ルな論理アレイ装置に関するものである。
関連する出願
本発明の主題は、1984年5月3日付に出願され
た「EPROM技術を用いるプログラマブル論理ア
レイ装置(Programmable Logic Array
Device Using EPROM Technology)」と題す
るわれわれの未決の米国特許出願第607018号に関
連するものである。プログラマブル論理アレイ
(PLA)を構成するためにEPROMトランジスタ
を使用する方法の基礎的な説明を与えるために、
その出願の開示を参考までにここにとくに含め
た。
た「EPROM技術を用いるプログラマブル論理ア
レイ装置(Programmable Logic Array
Device Using EPROM Technology)」と題す
るわれわれの未決の米国特許出願第607018号に関
連するものである。プログラマブル論理アレイ
(PLA)を構成するためにEPROMトランジスタ
を使用する方法の基礎的な説明を与えるために、
その出願の開示を参考までにここにとくに含め
た。
技術および従来技術についての説明
本発明の製造に用いられる集積回路技術は
CMOSフローテイングゲート(CMOS EPROM)
である。フローテイングゲート技術により、正常
な動作電圧(0〜5ボルト)が加えらてた時に
「プログラムされた」トランジスタが開回路に類
似して機能するように、あるトランジスタを「プ
ログラミング」できる。プログラムされない状態
においては、それらの同じトランジスタのゲート
端子に5ボルトが加えられるとそれらのトランジ
スタが導通し、0ボルトがゲート端子に加えられ
ると開回路を呈する。
CMOSフローテイングゲート(CMOS EPROM)
である。フローテイングゲート技術により、正常
な動作電圧(0〜5ボルト)が加えらてた時に
「プログラムされた」トランジスタが開回路に類
似して機能するように、あるトランジスタを「プ
ログラミング」できる。プログラムされない状態
においては、それらの同じトランジスタのゲート
端子に5ボルトが加えられるとそれらのトランジ
スタが導通し、0ボルトがゲート端子に加えられ
ると開回路を呈する。
過去におけるこの技術の通常の用途は、電気的
にプログラマブルな読取専用メモリ(EPROM)
を製造することであつた。EPROM技術における
プログラマブル素子は二層ポリシリコンMOSト
ランジスタである。プログラマブル素子のアレイ
へのアクセス回路を変更することにより、プログ
ラマブル論理アレイ(PLA)を実現できる。従
来の米国特許には、カーン(Kahng)、第
3500142号、フローマン−ベンツコフスキー
(Frohman−Bentchkowsky)、第3600819;フロ
ーマン−ベンツコフスキー(Frohman−
Bentchkowsky)、第3728695号;フローマン−ベ
ンツコフスキー(Frohman−Bentchkowsky)、
第3744036号;フローマン−ベンツコフスキー
(Frohman−Bentchkowsky)、第3755721号;フ
ローマン−ベンツコフスキー(Frohman−
Bentchkowsky)、第3825946号;シムコ
(Simko)他の第3984822号;およびローストロー
(Lohstroh)他、第4019197号がある。
にプログラマブルな読取専用メモリ(EPROM)
を製造することであつた。EPROM技術における
プログラマブル素子は二層ポリシリコンMOSト
ランジスタである。プログラマブル素子のアレイ
へのアクセス回路を変更することにより、プログ
ラマブル論理アレイ(PLA)を実現できる。従
来の米国特許には、カーン(Kahng)、第
3500142号、フローマン−ベンツコフスキー
(Frohman−Bentchkowsky)、第3600819;フロ
ーマン−ベンツコフスキー(Frohman−
Bentchkowsky)、第3728695号;フローマン−ベ
ンツコフスキー(Frohman−Bentchkowsky)、
第3744036号;フローマン−ベンツコフスキー
(Frohman−Bentchkowsky)、第3755721号;フ
ローマン−ベンツコフスキー(Frohman−
Bentchkowsky)、第3825946号;シムコ
(Simko)他の第3984822号;およびローストロー
(Lohstroh)他、第4019197号がある。
プログラマブル論理アレイ、およびプログラマ
ブル・アレイ論理(PAL)のような類似の回路
素子はかなり以前から存在していた。たとえば、
クロウフオード(Crawford)他に付与された米
国特許第3541543号、スペンサ・ジユニア
(Spenser、Jr.)へ付与された米国特許第3566153
号、プローブステイング(Proebsting)へ付与さ
れた米国特許第3702985号、グリーヤ(Greer)
へ付与された米国特許第3816725号、第3818452
号、第3849638号を参照されたい。最初に実現さ
れたものは、マスクでプログラムするものであつ
た。一例が1968〜1970年中にテキサス・インスツ
ルメンツ(Texas Instruments)により製造され
たPチヤネルMOS装置である。
ブル・アレイ論理(PAL)のような類似の回路
素子はかなり以前から存在していた。たとえば、
クロウフオード(Crawford)他に付与された米
国特許第3541543号、スペンサ・ジユニア
(Spenser、Jr.)へ付与された米国特許第3566153
号、プローブステイング(Proebsting)へ付与さ
れた米国特許第3702985号、グリーヤ(Greer)
へ付与された米国特許第3816725号、第3818452
号、第3849638号を参照されたい。最初に実現さ
れたものは、マスクでプログラムするものであつ
た。一例が1968〜1970年中にテキサス・インスツ
ルメンツ(Texas Instruments)により製造され
たPチヤネルMOS装置である。
最近採用の技術は、シグネチツクス
(Signetics)、モノリシツク・メモリーズ社
(Monolithic Memories、Inc.)、アドバンスド・
マイクロ・デバイセズ(Advanced Micro
Devices)、ハリス・セミコンダクタ(Harris
Semiconductor)等のような製造者により行われ
たヒユーズ・プログラマブル・バイポーラ技術で
ある。
(Signetics)、モノリシツク・メモリーズ社
(Monolithic Memories、Inc.)、アドバンスド・
マイクロ・デバイセズ(Advanced Micro
Devices)、ハリス・セミコンダクタ(Harris
Semiconductor)等のような製造者により行われ
たヒユーズ・プログラマブル・バイポーラ技術で
ある。
PLAとPALが複雑となるのは下記の理由によ
るのである。
るのである。
(a) 入力端子の数;
(b) ANDアレイ中の積項の数;
(c) ORアレイ中の和項の数;
(d) 蓄積素子(フリツプフロツプ)の数;
(e) ORアレイ(またはフリツプフロツプ)の出
力端子からANDアレイへの帰還線の数; (f) 出力端子の数。
力端子からANDアレイへの帰還線の数; (f) 出力端子の数。
本発明の概要
本発明は、論理的な複雑さがNANDゲート
(2入力)約1200個である電気的にプログラム可
能な集積回路に関するものである。好適な実施例
はALTERAEP1200と名づけられ、入力、出力、
および帰還の多くの組合せを構成できるように、
十分な数の付加回路を有するプログラマブル論理
アレイ(PLA)として一般に分類できる。
(2入力)約1200個である電気的にプログラム可
能な集積回路に関するものである。好適な実施例
はALTERAEP1200と名づけられ、入力、出力、
および帰還の多くの組合せを構成できるように、
十分な数の付加回路を有するプログラマブル論理
アレイ(PLA)として一般に分類できる。
EP1200は下記のような特性を有する。
(a) (オフチツプから)ANDアレイへの36個の
入力端子; (b) 236個の積項(P項); (c) 28個の和項(それぞれ4〜16個のP項を有す
る固定OR構造); (d) 28個のD型フリツプフロツプ; (e) 56本の帰還線;および (f) 24個の出力端子。
入力端子; (b) 236個の積項(P項); (c) 28個の和項(それぞれ4〜16個のP項を有す
る固定OR構造); (d) 28個のD型フリツプフロツプ; (e) 56本の帰還線;および (f) 24個の出力端子。
上記に加えて、EP1200にはいくつかの別の特
徴もある。それらは下記の通りである。
徴もある。それらは下記の通りである。
(a) ANDアレイの入力の1つ(ピン#38)は、
Dフリツプフロツプへのクロツクとしても機能
する; (b) P項は下記のようにして群ごとにまとめられ
る: (1) それぞれ4個を有する4個の固定OR/
NORゲート(16個のP項); (2) それぞれ6個を有する4個の固定OR/
NORゲート(24個のP項); (3) それぞれ8個を有する8個の固定OR/
NORゲート(64個のP項); (4) それぞれ10個を有する4個の固定OR/
NORゲート(40個のP項); (5) 出力ドライバの1つの群の出力イネイブル
(OE)へそれぞれ1つ(4個を含む6つの
群)(6個のP項); (6) Dフリツプフロツプへ非同期リセツト信号
のための6個のP項; (c) OR/NORゲートからの各和項は「能動高」
または「能動低」とすることができる; (d) I/Oピンは、Dフリツプフロツプからの組
合せデータ(能動高または能動低)または登録
されているデータ(能動高または能動低)を出
力できる; (e) 帰還は、I/Oピン、レジスタの出力端子、
ORゲートの出力端子(後述するA−4セルと
B−4セルから)の3つのデータ源の1つから
帰還を行うことができる; (f) 出力データと帰還データの選択はアーキテク
チヤ特徴選択部中のEPROMトランジスタをプ
ラグラミングすることにより行われる; (g) EPROMトランジスタは全てのプログラム可
能な素子のために使用される。したがつて、こ
の装置は電気的にプログラム可能で、紫外線で
消去できる。
Dフリツプフロツプへのクロツクとしても機能
する; (b) P項は下記のようにして群ごとにまとめられ
る: (1) それぞれ4個を有する4個の固定OR/
NORゲート(16個のP項); (2) それぞれ6個を有する4個の固定OR/
NORゲート(24個のP項); (3) それぞれ8個を有する8個の固定OR/
NORゲート(64個のP項); (4) それぞれ10個を有する4個の固定OR/
NORゲート(40個のP項); (5) 出力ドライバの1つの群の出力イネイブル
(OE)へそれぞれ1つ(4個を含む6つの
群)(6個のP項); (6) Dフリツプフロツプへ非同期リセツト信号
のための6個のP項; (c) OR/NORゲートからの各和項は「能動高」
または「能動低」とすることができる; (d) I/Oピンは、Dフリツプフロツプからの組
合せデータ(能動高または能動低)または登録
されているデータ(能動高または能動低)を出
力できる; (e) 帰還は、I/Oピン、レジスタの出力端子、
ORゲートの出力端子(後述するA−4セルと
B−4セルから)の3つのデータ源の1つから
帰還を行うことができる; (f) 出力データと帰還データの選択はアーキテク
チヤ特徴選択部中のEPROMトランジスタをプ
ラグラミングすることにより行われる; (g) EPROMトランジスタは全てのプログラム可
能な素子のために使用される。したがつて、こ
の装置は電気的にプログラム可能で、紫外線で
消去できる。
EP1200は、74LSxxシリーズおよび最近は
74HCxxおよび74HCTxx(CMOS)のシリーズの
ような標準のフアミリー論理部品のための交換部
品として使用しようとするものである。論理交換
部品としては、1個のEP1200は20〜50個の標準
的なフアミリー論理部品に交換されるのが代表的
なものである。そのように交換できる理由は: (a) 論理密度が高いこと(狭いボード面積内に多
くの論理素子); (b) 装置のパワーが少ないことにある。
74HCxxおよび74HCTxx(CMOS)のシリーズの
ような標準のフアミリー論理部品のための交換部
品として使用しようとするものである。論理交換
部品としては、1個のEP1200は20〜50個の標準
的なフアミリー論理部品に交換されるのが代表的
なものである。そのように交換できる理由は: (a) 論理密度が高いこと(狭いボード面積内に多
くの論理素子); (b) 装置のパワーが少ないことにある。
本発明の究極の目的は、より低い全システムコ
ストで一層強力なシステムを得ることである。
ストで一層強力なシステムを得ることである。
EP1200の典型的な用途はデコーダ、比較器、
およびマルチプレクサのようなランダムな論理交
換のため、および状態マシンのためである。論理
交換の用途はEP1200の組合せ特徴を使用し、状
態マシンは登録された帰還特徴を使用する。
およびマルチプレクサのようなランダムな論理交
換のため、および状態マシンのためである。論理
交換の用途はEP1200の組合せ特徴を使用し、状
態マシンは登録された帰還特徴を使用する。
本発明のそれらの特徴およびその他の特徴は、
図面に示されている好適な実施例について下記の
説明を読むことにより、当業者には明らかとなる
であろう。
図面に示されている好適な実施例について下記の
説明を読むことにより、当業者には明らかとなる
であろう。
図面の説明
第1図(第1a図および第1b図)は本発明に
よる改良したプログラマブル論理アレイ装置を概
略的に表す線図、 第2図は第1図に示す装置に組込まれる第1の
種類のマクロセルを概略的に示す線図、 第3図は第1図に示す装置に組込まれる第2の
種類のマクロセルを概略的に示す線図、 第4図は第1図に示す装置に組込まれる第3の
種類のマクロセルを概略的に示す線図、 第5図は第1図に示す部品のマクロセルおよび
バスの機能的な特徴および相互関係を示すブロツ
ク図、 第6図は第1図に示す実施例で利用される種類
の入口回路およびラツチを概略的に示す線図であ
る。
よる改良したプログラマブル論理アレイ装置を概
略的に表す線図、 第2図は第1図に示す装置に組込まれる第1の
種類のマクロセルを概略的に示す線図、 第3図は第1図に示す装置に組込まれる第2の
種類のマクロセルを概略的に示す線図、 第4図は第1図に示す装置に組込まれる第3の
種類のマクロセルを概略的に示す線図、 第5図は第1図に示す部品のマクロセルおよび
バスの機能的な特徴および相互関係を示すブロツ
ク図、 第6図は第1図に示す実施例で利用される種類
の入口回路およびラツチを概略的に示す線図であ
る。
好適な実施例の説明
ここで図面を参照する。いくつかの図におい
て、同じ番号は同じ素子まは類似する素子を示す
ものである。第1図は本発明のモノリシツク集積
回路を示すブロツク図である。全体として50で
示されている図示の装置は40ピン装置であつて、
それらのピンには1〜40の番号がつけられてい
る。この装置はアルテラ(ALTERA)EP1200と
名づけられ、本願の譲受人により製造されてい
る。主な回路素子は、ピン33〜38と2〜7に
それぞれ接続される入力ラツチ52,54と、プ
ログラム可能なANDアレイ群A,Bと、行ドラ
イバ56,58と、ORゲート60〜74と、D
フリツプフロツプ76〜90と、マルチプレクサ
(MUX)92〜106と、まとめて群で示され
ている出力ドライバ108〜118と、I/Oピ
ン21〜32と8〜19にそれぞれ接続される入
力ラツチ120,122とである。この最初の説
明自体は、ブロツクおよび素子についての詳しい
説明ではなくて、種々のブロツクの間の相互接続
に主として関するものである。種々の回路部品の
詳細が上記のわれわれの未決の出願に開示されて
いない範囲まで、第2図〜第6図には含まれてい
る。
て、同じ番号は同じ素子まは類似する素子を示す
ものである。第1図は本発明のモノリシツク集積
回路を示すブロツク図である。全体として50で
示されている図示の装置は40ピン装置であつて、
それらのピンには1〜40の番号がつけられてい
る。この装置はアルテラ(ALTERA)EP1200と
名づけられ、本願の譲受人により製造されてい
る。主な回路素子は、ピン33〜38と2〜7に
それぞれ接続される入力ラツチ52,54と、プ
ログラム可能なANDアレイ群A,Bと、行ドラ
イバ56,58と、ORゲート60〜74と、D
フリツプフロツプ76〜90と、マルチプレクサ
(MUX)92〜106と、まとめて群で示され
ている出力ドライバ108〜118と、I/Oピ
ン21〜32と8〜19にそれぞれ接続される入
力ラツチ120,122とである。この最初の説
明自体は、ブロツクおよび素子についての詳しい
説明ではなくて、種々のブロツクの間の相互接続
に主として関するものである。種々の回路部品の
詳細が上記のわれわれの未決の出願に開示されて
いない範囲まで、第2図〜第6図には含まれてい
る。
図をみると気がつくように、この回路は破線1
24に関して対称的である。ANDアレイの入力
は、入力ピン33〜38(I1〜I6)と2〜7
(I7〜I12)を通じ、入力ラツチ52,54
と行ドライバ56,58をそれぞれ介して与えら
れ、そして、MUX回路92〜106から全面的
な帰還および局部的な帰還としても与えられる。
ANDアレイは物理的に2つの群(A,Bで示さ
れている)に分けられる。各群の全部で64個の入
力端子と118個の積項(1項)を有する。ANDア
レイは、A側では4つの副群A−1、A−2、A
−3、A−4と、B側では4つの副群B−1、B
−2、B−3、B−4に更に分けられる。A側と
B側は互いに鏡像関係にあるから、下記の説明の
ほとんどはA側だけについてのものであり、B側
についての説明はそれに含まれているものとす
る。また、副群A−2、A−3は同一であるから
A−2について詳しく説明する。
24に関して対称的である。ANDアレイの入力
は、入力ピン33〜38(I1〜I6)と2〜7
(I7〜I12)を通じ、入力ラツチ52,54
と行ドライバ56,58をそれぞれ介して与えら
れ、そして、MUX回路92〜106から全面的
な帰還および局部的な帰還としても与えられる。
ANDアレイは物理的に2つの群(A,Bで示さ
れている)に分けられる。各群の全部で64個の入
力端子と118個の積項(1項)を有する。ANDア
レイは、A側では4つの副群A−1、A−2、A
−3、A−4と、B側では4つの副群B−1、B
−2、B−3、B−4に更に分けられる。A側と
B側は互いに鏡像関係にあるから、下記の説明の
ほとんどはA側だけについてのものであり、B側
についての説明はそれに含まれているものとす
る。また、副群A−2、A−3は同一であるから
A−2について詳しく説明する。
各副群A−1、A−2、A−3は、積項の数以
外は全ての面で同一である4個のマクロセルより
成る。群A−4は4つの面で異なる。第1に、群
A−4中のマクロセルに関連するI/Oセルがな
い。第2に、群A−4は2個のマクロセルを含ん
でいるだけである。第3に、MUX98は登録さ
れた帰還または組合せ帰還を与えるように構成で
きる。群A−4のマクロセルのことを「埋込まれ
た」マクロセル(すなわち、I/Oピンへの直接
接続が行われない)と呼ぶ。
外は全ての面で同一である4個のマクロセルより
成る。群A−4は4つの面で異なる。第1に、群
A−4中のマクロセルに関連するI/Oセルがな
い。第2に、群A−4は2個のマクロセルを含ん
でいるだけである。第3に、MUX98は登録さ
れた帰還または組合せ帰還を与えるように構成で
きる。群A−4のマクロセルのことを「埋込まれ
た」マクロセル(すなわち、I/Oピンへの直接
接続が行われない)と呼ぶ。
群A−1とA−2は群A−3と2つの面で異な
る。第1は、群A−1とA−2が「局部的帰還」
のみを行う、すなわち、帰還がパス線130,1
32を介してチツプのA半分のみをドライブする
ことである。これとは対照的に、群A−3は「全
面的帰還」を与える、すなわち、帰還がバス線1
34を介してチツプAとBの半分の両方へ与えら
れることである。群A−4もバス線136を介し
て全面的帰還を与えることに注意されたい。第2
に、群A−3は個々のマクロセルの間で積項を共
用させることである。これが第4図に概略的に示
されている。
る。第1は、群A−1とA−2が「局部的帰還」
のみを行う、すなわち、帰還がパス線130,1
32を介してチツプのA半分のみをドライブする
ことである。これとは対照的に、群A−3は「全
面的帰還」を与える、すなわち、帰還がバス線1
34を介してチツプAとBの半分の両方へ与えら
れることである。群A−4もバス線136を介し
て全面的帰還を与えることに注意されたい。第2
に、群A−3は個々のマクロセルの間で積項を共
用させることである。これが第4図に概略的に示
されている。
埋込まれたレジスタ、全面的な帰還。
次に、A−4(B−4)マクロセルの簡略化し
た回路図と論理図が示されている第2図を参照し
て、埋込まれたレジスタおよび全面的帰還につい
て説明する。この回路は、われわれの前記未決の
出願に記述されているように、EPROMトランジ
スタで作られたプログラム可能な「AND」アレ
イ140より成る。ANDアレイ140の単一の
積項の回路の詳細が参照のために67で示されて
いる。好適な実施例においては、A−4マクロセ
ルのためのANDアレイは8個の積項を有する。
各積項は64個の入力を有して、ORゲート及びセ
ンス増幅器66へ信号を供給する。ANDアレイ
140へは入力ラツチ52,54(第1図)と、
帰還マルチプレクサ(MUX)98(第2図)
と、他の帰還マルチプレクサ(MUX)92,9
4,96,100および102(第1図)から入
力が与えられる。入力ラツチ52,54へは入力
ピンI1〜I12からデータが与えられた、帰還
マルチプレクサ98へDフリツプフロツプ82ま
たはORゲート66の出力端子からデータが与え
られる。信号は真および相補信号対としてAND
アレイ140へ与えられる。これは第1図および
第2図に56で示されている記号により示されて
いる。
た回路図と論理図が示されている第2図を参照し
て、埋込まれたレジスタおよび全面的帰還につい
て説明する。この回路は、われわれの前記未決の
出願に記述されているように、EPROMトランジ
スタで作られたプログラム可能な「AND」アレ
イ140より成る。ANDアレイ140の単一の
積項の回路の詳細が参照のために67で示されて
いる。好適な実施例においては、A−4マクロセ
ルのためのANDアレイは8個の積項を有する。
各積項は64個の入力を有して、ORゲート及びセ
ンス増幅器66へ信号を供給する。ANDアレイ
140へは入力ラツチ52,54(第1図)と、
帰還マルチプレクサ(MUX)98(第2図)
と、他の帰還マルチプレクサ(MUX)92,9
4,96,100および102(第1図)から入
力が与えられる。入力ラツチ52,54へは入力
ピンI1〜I12からデータが与えられた、帰還
マルチプレクサ98へDフリツプフロツプ82ま
たはORゲート66の出力端子からデータが与え
られる。信号は真および相補信号対としてAND
アレイ140へ与えられる。これは第1図および
第2図に56で示されている記号により示されて
いる。
図示のように、ORゲート66の出力がDフリ
ツプフロツプ82のD入力端子と帰還マルチプレ
クサ(FMUX)98の1つの入力端子へ与えら
れる。FMUX98の出力は、99で示されてい
るように、ANDアレイへ帰還される。FMUXは
フリツプフロツプ82の出力端子からのデータま
たはORゲートからのデータ(帰還すべき)を選
択する。その選択は、われわれの前記未決の米国
特許出願に説明されているように、EPROMトラ
ンジスタの状態により制御される。消去された状
態においては、フリツプフロツプの出力がデータ
ソースとして選択される。プログラムされた状態
においては、ORゲートの出力が選択される。こ
れにより、状態マシンの用途において有用である
登録された帰還、または「組合せ」帰還を行うこ
とができる。その場合には複雑な論理が実現され
る。A−4マクロセル(同様にB−4)からの帰
還は「全面的」である、すなわち、帰還がバス1
36(第1図)を介してA,Bの全てのマクロセ
ルに対して行われる。
ツプフロツプ82のD入力端子と帰還マルチプレ
クサ(FMUX)98の1つの入力端子へ与えら
れる。FMUX98の出力は、99で示されてい
るように、ANDアレイへ帰還される。FMUXは
フリツプフロツプ82の出力端子からのデータま
たはORゲートからのデータ(帰還すべき)を選
択する。その選択は、われわれの前記未決の米国
特許出願に説明されているように、EPROMトラ
ンジスタの状態により制御される。消去された状
態においては、フリツプフロツプの出力がデータ
ソースとして選択される。プログラムされた状態
においては、ORゲートの出力が選択される。こ
れにより、状態マシンの用途において有用である
登録された帰還、または「組合せ」帰還を行うこ
とができる。その場合には複雑な論理が実現され
る。A−4マクロセル(同様にB−4)からの帰
還は「全面的」である、すなわち、帰還がバス1
36(第1図)を介してA,Bの全てのマクロセ
ルに対して行われる。
Dフリツプフロツプ82の他の全てのDフリツ
プフロツプに共通のクロツク信号FFCKを有す
る。リセツト信号は信号RESNで示され、他のマ
クロセルA−3とA−4にも共通である。
プフロツプに共通のクロツク信号FFCKを有す
る。リセツト信号は信号RESNで示され、他のマ
クロセルA−3とA−4にも共通である。
I/Oマクロセル、局部的帰還。
第3図には、A−1またはA−2(B−1また
はB−2)マクロセルの簡略化した回路図と論理
図が示されている。そのような各マクロセルは、
ORゲート・センス増幅器59へデータを与える
プログラム可能なANDアレイ142より成る。
(前記A−4に類似する)。ORゲート59は、反
転制御回路61を通つた後で、Dフリツプフロツ
プ76と、出力マルチプレクサ(OMUX)91
と、FMUX93とへ与えられる。反転制御回路
61はEPROMビツト(図示せず)により制御さ
れる二位置スイツチ63である。そのビツトは5
9からのOR出力をインバータ65を通つて送ら
せたり、そのインバータを迂回させたりする。こ
のようにしてOR出力は選択的に反転できる。
はB−2)マクロセルの簡略化した回路図と論理
図が示されている。そのような各マクロセルは、
ORゲート・センス増幅器59へデータを与える
プログラム可能なANDアレイ142より成る。
(前記A−4に類似する)。ORゲート59は、反
転制御回路61を通つた後で、Dフリツプフロツ
プ76と、出力マルチプレクサ(OMUX)91
と、FMUX93とへ与えられる。反転制御回路
61はEPROMビツト(図示せず)により制御さ
れる二位置スイツチ63である。そのビツトは5
9からのOR出力をインバータ65を通つて送ら
せたり、そのインバータを迂回させたりする。こ
のようにしてOR出力は選択的に反転できる。
OMUX91はDフリツプフロツプ76からの
データまたは反転制御回路の出力を受け、そのデ
ータを出力ドライバ95を通つてI/Oパツド9
7へ送る。出力ドライバ95は出力イネイブルを
有する。この出力イネイブルはANDアレイ14
2からのP項(OE)により制御される。このOE
出力は、ANDアレイ142に関連する4個の出
力ドライバ(他の3個は示されていない)を制御
する。A−2マクロセル出力ドライバを制御する
別のOE信号もある。FMUX92はDフリツプフ
ロツプ76の出力またはI/Oパツド97の出力
端子からのデータを入力回路およびラツチ120
を介して受ける。FMUX92の出力は行ドライ
バ57を介してANDアレイへ帰還される。A−
1とA−2(B−1とB−2)からの帰還はバス
130と132(第1図)を介する局部的帰還の
みである。このことは、A−1とA−2(B−1
とB−2マクロセルからの帰還は、1つの側、す
なわち、A(B)側におけるANDアレイのみに行わ
れることを意味する。この構成は部品の有用性を
多少損じるが、チツプの中央(第1図参照)の、
群AとBの間のストツプからの(A−1、A−2
と、B−1、B−2の)行線により同じ水平バス
を使用できるから、シリコンチツプの面積が大幅
に節約される。正味の節約は16本の行線により占
められる面積である。そのために、アレイの面積
が20%節約されることによりアレイの行線が80本
から64本に減少する。
データまたは反転制御回路の出力を受け、そのデ
ータを出力ドライバ95を通つてI/Oパツド9
7へ送る。出力ドライバ95は出力イネイブルを
有する。この出力イネイブルはANDアレイ14
2からのP項(OE)により制御される。このOE
出力は、ANDアレイ142に関連する4個の出
力ドライバ(他の3個は示されていない)を制御
する。A−2マクロセル出力ドライバを制御する
別のOE信号もある。FMUX92はDフリツプフ
ロツプ76の出力またはI/Oパツド97の出力
端子からのデータを入力回路およびラツチ120
を介して受ける。FMUX92の出力は行ドライ
バ57を介してANDアレイへ帰還される。A−
1とA−2(B−1とB−2)からの帰還はバス
130と132(第1図)を介する局部的帰還の
みである。このことは、A−1とA−2(B−1
とB−2マクロセルからの帰還は、1つの側、す
なわち、A(B)側におけるANDアレイのみに行わ
れることを意味する。この構成は部品の有用性を
多少損じるが、チツプの中央(第1図参照)の、
群AとBの間のストツプからの(A−1、A−2
と、B−1、B−2の)行線により同じ水平バス
を使用できるから、シリコンチツプの面積が大幅
に節約される。正味の節約は16本の行線により占
められる面積である。そのために、アレイの面積
が20%節約されることによりアレイの行線が80本
から64本に減少する。
第3図において、ORゲートにデータを与える
積項の数を示すために変数「N」が用いられる。
群A−1内の項の数は変化する。A−1、A−
2、B−1、B−2中の4個の各マクロセルはP
項を10個、4個、6個および8個有する。これが
第1図にOR当りの積項として示されている。可
変積項(P項)はチツプ面積を再び節約する。と
いうのは、いくつかの論理機能が少数の積項を必
要とするのに対して、他の論理機能が多くの積項
を必要とするからである。そうすると、論理機能
はほとんどの適切なマクロセルに「適合」でき
る。あるいは、全てのマクロセルに予測される最
も多くのP項を与えることができる。そうする
と、代表的な用途ではかなりのP項が無駄にな
る。たとえば、あらゆるマクロセルに最大で16個
のP項が用いられたとすると、合計のP項の数は
460個であるが、この実施例の構成においてはP
項の総数は236個である。アレイの面積はほとん
ど100%増す。
積項の数を示すために変数「N」が用いられる。
群A−1内の項の数は変化する。A−1、A−
2、B−1、B−2中の4個の各マクロセルはP
項を10個、4個、6個および8個有する。これが
第1図にOR当りの積項として示されている。可
変積項(P項)はチツプ面積を再び節約する。と
いうのは、いくつかの論理機能が少数の積項を必
要とするのに対して、他の論理機能が多くの積項
を必要とするからである。そうすると、論理機能
はほとんどの適切なマクロセルに「適合」でき
る。あるいは、全てのマクロセルに予測される最
も多くのP項を与えることができる。そうする
と、代表的な用途ではかなりのP項が無駄にな
る。たとえば、あらゆるマクロセルに最大で16個
のP項が用いられたとすると、合計のP項の数は
460個であるが、この実施例の構成においてはP
項の総数は236個である。アレイの面積はほとん
ど100%増す。
I/Oマクロセル、P項共用、全面的帰還。
第4図に示すように、A−3マクロセルはほと
んどの面で、前記A−1とA−2のマクロセルに
類似する。それらのマクロセルはプログラム可能
なANDアレイと、ORゲートおよびセンス増幅器
59と、反転制御回路61と、Dフリツプフロツ
プ76と、OMUX91と、出力ドライバ95と、
I/Oパツド97と、入力回路およびラツチ9
9,101と、FMUX92とで構成される。反
転制御回路およびOMUXのためのデータソース
およびデータ宛先は、A−1のそれに類似する。
んどの面で、前記A−1とA−2のマクロセルに
類似する。それらのマクロセルはプログラム可能
なANDアレイと、ORゲートおよびセンス増幅器
59と、反転制御回路61と、Dフリツプフロツ
プ76と、OMUX91と、出力ドライバ95と、
I/Oパツド97と、入力回路およびラツチ9
9,101と、FMUX92とで構成される。反
転制御回路およびOMUXのためのデータソース
およびデータ宛先は、A−1のそれに類似する。
共用されるP項。
A−3マクロセルの1つの大きな特徴は共用さ
れるP項を使用することである。第4図に隣接す
る2個のA−3マクロセルが示されている。3個
のANDアレイ146,148,150が示され
ている。第1のアレイ146は、ORゲートOR
1にデータを与える「N1」個の積項を有するも
のとして示され、第2のアレイ150はORゲー
トOR2にデータを与える積項を「N2」個有する
もをとして示されている。第3のANDアレイ1
48は、OR1とOR2の両方にデータを与える
「N3」個の積項を有するものとして示されてい
る。それらはOR1およびOR2により共用され
る。
れるP項を使用することである。第4図に隣接す
る2個のA−3マクロセルが示されている。3個
のANDアレイ146,148,150が示され
ている。第1のアレイ146は、ORゲートOR
1にデータを与える「N1」個の積項を有するも
のとして示され、第2のアレイ150はORゲー
トOR2にデータを与える積項を「N2」個有する
もをとして示されている。第3のANDアレイ1
48は、OR1とOR2の両方にデータを与える
「N3」個の積項を有するものとして示されてい
る。それらはOR1およびOR2により共用され
る。
項の数N−1、N−2、N−3はセルごとに変
えることができる。ORゲート当りの専用および
共用の積項の数が第1図に、OR当りの積項と共
用される項として示されている。EP1200の設計
においては、群A−3の4個のマクロセルは、12
個と4個の専用積項を有する2個のマクロセルの
間に4個の共用積項を有し、かつ、8個と8個の
専用積項を有する2個のマクロセルの間に4個の
共用積項を有する。したがつて、4個より少く、
16個までの積項を必要とする論理機能は最少の無
駄で受け容れることができる。
えることができる。ORゲート当りの専用および
共用の積項の数が第1図に、OR当りの積項と共
用される項として示されている。EP1200の設計
においては、群A−3の4個のマクロセルは、12
個と4個の専用積項を有する2個のマクロセルの
間に4個の共用積項を有し、かつ、8個と8個の
専用積項を有する2個のマクロセルの間に4個の
共用積項を有する。したがつて、4個より少く、
16個までの積項を必要とする論理機能は最少の無
駄で受け容れることができる。
全面帰還。
バス134を介してのA−3(B−3)のマク
ロセルからの帰還は全面的である。すなわち、A
側とB側の両方において全てのANDアレイが帰
還信号を利用できる。
ロセルからの帰還は全面的である。すなわち、A
側とB側の両方において全てのANDアレイが帰
還信号を利用できる。
第5図は全体の回路を簡略化したブロツク図で
示すブロツク図である。装置50の各側に現われ
る3つの種類のマクロセルが、それぞれの種々の
相互接続データ路とともに152,154,15
6で示されている。4本の信号バス160〜16
6が示されている。それらの信号バスは次の通り
である。
示すブロツク図である。装置50の各側に現われ
る3つの種類のマクロセルが、それぞれの種々の
相互接続データ路とともに152,154,15
6で示されている。4本の信号バス160〜16
6が示されている。それらの信号バスは次の通り
である。
(a) 全面的入力信号バス160…このバスは入力
パツド161から信号をとり、それらの信号を
装置の両側の全てのアンドアレイへ与える。
パツド161から信号をとり、それらの信号を
装置の両側の全てのアンドアレイへ与える。
(b) 全面的帰還バス162…このバスはマクロセ
ルA−3、A−4、B−3、B−4の全てから
の帰還信号を含む。このバスはA側とB側の全
てのANDアレイへ信号を与える。
ルA−3、A−4、B−3、B−4の全てから
の帰還信号を含む。このバスはA側とB側の全
てのANDアレイへ信号を与える。
(c) A側局部帰還バス164…このバスはマクロ
セルA−1、A−2からの帰還信号を含む。そ
のバスはA側のANDアレイのみに信号を与え
る。
セルA−1、A−2からの帰還信号を含む。そ
のバスはA側のANDアレイのみに信号を与え
る。
(d) B側職部帰還バス166…このバスはマクロ
セルB−1、B−2からの帰還信号を含む。こ
のバスはB側のアンドアレイのみに信号を与え
る。
セルB−1、B−2からの帰還信号を含む。こ
のバスはB側のアンドアレイのみに信号を与え
る。
この回路図の目的は、装置の各構成部品の機能
的な相互関係と、それらの部品が4本の主なバス
を介して互いに通信する方法を簡略化して示すも
のである。たとえば、ピン33における信号I1
は入力回路およびラツチ52と、行ドライバ56
と、バス160を通つてANDアレイ142へ流
れ、そのANDアレイ142においては、それの
先に行われていたプログラミングのために、特定
の出力が発生される。その出力はセンス増幅器お
よびOR/NORゲート60により検出される。ゲ
ート60の出力はDフリツプフロツプ76と
OMUX92へ送られる。そうすると、OMUX9
2は、センス増幅器60の出力またはDフリツプ
フロツプ76とドライバ108とを交信させる。
ドライバ108は信号をI/Oピン31へ与え
る。同様に、FMUX93は、Dフリツプフロツ
プ76の出力、またはI/Oの入力回路およびラ
ツチ120に格納されている信号を行ドライバ5
7に結合するように構成できる。そうすると、行
ドライバ57はその信号をANDアレイ142、
またはA側の他の任意のアレイへバス164を介
して戻すことができる。その信号がANDアレイ
164に入つたとすると、その信号はI/O99
へ送られ、または図示の代りの経路を経てバス1
62に結合できる。
的な相互関係と、それらの部品が4本の主なバス
を介して互いに通信する方法を簡略化して示すも
のである。たとえば、ピン33における信号I1
は入力回路およびラツチ52と、行ドライバ56
と、バス160を通つてANDアレイ142へ流
れ、そのANDアレイ142においては、それの
先に行われていたプログラミングのために、特定
の出力が発生される。その出力はセンス増幅器お
よびOR/NORゲート60により検出される。ゲ
ート60の出力はDフリツプフロツプ76と
OMUX92へ送られる。そうすると、OMUX9
2は、センス増幅器60の出力またはDフリツプ
フロツプ76とドライバ108とを交信させる。
ドライバ108は信号をI/Oピン31へ与え
る。同様に、FMUX93は、Dフリツプフロツ
プ76の出力、またはI/Oの入力回路およびラ
ツチ120に格納されている信号を行ドライバ5
7に結合するように構成できる。そうすると、行
ドライバ57はその信号をANDアレイ142、
またはA側の他の任意のアレイへバス164を介
して戻すことができる。その信号がANDアレイ
164に入つたとすると、その信号はI/O99
へ送られ、または図示の代りの経路を経てバス1
62に結合できる。
あるいは、信号がANDアレイ148へ入力さ
れたとすると、I/Oポート99と101の一方
または両方を通り、または全面的帰還バス162
を通つて、装置のいずれかの側のANDアレイへ
入力される。また、その信号がANDアレイ14
0へ入力されると、その信号は、センス増幅器お
よびORゲートから直接循環させる(組合せ帰
還)か、Dフリツプフロツプによりクロツクされ
た後でバス162へ送る(登録された帰還)こと
ができる。
れたとすると、I/Oポート99と101の一方
または両方を通り、または全面的帰還バス162
を通つて、装置のいずれかの側のANDアレイへ
入力される。また、その信号がANDアレイ14
0へ入力されると、その信号は、センス増幅器お
よびORゲートから直接循環させる(組合せ帰
還)か、Dフリツプフロツプによりクロツクされ
た後でバス162へ送る(登録された帰還)こと
ができる。
したがつて、本発明では、ユーザーが選択でき
るプログラミングの選択範囲が大幅に広いことが
明らかであろう。
るプログラミングの選択範囲が大幅に広いことが
明らかであろう。
第6図は入力回路および入力ラツチ52の回路
図および論理図である。入力回路はレベル変換器
でもある。チツプに来た信号は入力パツドを介し
て入力レベル変換インバータ163へ与えられ
る。このインバータはTTLレベルの入力信号を
CMOSレベルの信号に変える。レベル変換イン
バータ163からの信号は、Pチヤネルトランジ
スタおよびNチヤネルトランジスタで構成された
伝送ゲート165を通じて送られる。それらのト
ランジスタは信号ILEとによりそれぞれ制御
される。ILEが論理0の時は、信号は、ラツチお
よびドライバをそれぞれ構成している3個のイン
バータ167,169,170を介して行ドライ
バへ与えられる。ILEが論理1になると、それら
のトランジスタはターンオフされて、入力レベル
変換器をラツチおよびドライバ167〜170か
ら分離する。ラツチおよびドライバは、ILEが0
から1に変つた時の入力の状態を「記憶」してお
り、したがつて入力データは保持されているとい
われる。
図および論理図である。入力回路はレベル変換器
でもある。チツプに来た信号は入力パツドを介し
て入力レベル変換インバータ163へ与えられ
る。このインバータはTTLレベルの入力信号を
CMOSレベルの信号に変える。レベル変換イン
バータ163からの信号は、Pチヤネルトランジ
スタおよびNチヤネルトランジスタで構成された
伝送ゲート165を通じて送られる。それらのト
ランジスタは信号ILEとによりそれぞれ制御
される。ILEが論理0の時は、信号は、ラツチお
よびドライバをそれぞれ構成している3個のイン
バータ167,169,170を介して行ドライ
バへ与えられる。ILEが論理1になると、それら
のトランジスタはターンオフされて、入力レベル
変換器をラツチおよびドライバ167〜170か
ら分離する。ラツチおよびドライバは、ILEが0
から1に変つた時の入力の状態を「記憶」してお
り、したがつて入力データは保持されているとい
われる。
EP1200の全ての入力部はラツチを有する。こ
れにより、EP1200はILEを適切な時刻にスイツ
チングすることにより、それの入力端子における
信号を捕えることができる。このことは、それの
入力端子におけるデータを、ある期間中にのみ安
定であることを保証できる時に、とくに有用であ
る。この入力ラツチがないと、この目的のために
外部回路を設けねばならない。
れにより、EP1200はILEを適切な時刻にスイツ
チングすることにより、それの入力端子における
信号を捕えることができる。このことは、それの
入力端子におけるデータを、ある期間中にのみ安
定であることを保証できる時に、とくに有用であ
る。この入力ラツチがないと、この目的のために
外部回路を設けねばならない。
以上、本発明を好適な実施例について説明した
が、当業者にとつては他の変更および修正は明ら
かであろう。したがつて、下記の請求の範囲は、
それら全ての変更および修正が本発明の要旨に含
まれるものと解すべきであることを意図するもの
である。
が、当業者にとつては他の変更および修正は明ら
かであろう。したがつて、下記の請求の範囲は、
それら全ての変更および修正が本発明の要旨に含
まれるものと解すべきであることを意図するもの
である。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US620451 | 1984-06-14 | ||
US06/620,451 US4609986A (en) | 1984-06-14 | 1984-06-14 | Programmable logic array device using EPROM technology |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61502650A JPS61502650A (ja) | 1986-11-13 |
JPH0431446B2 true JPH0431446B2 (ja) | 1992-05-26 |
Family
ID=24486007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60502783A Granted JPS61502650A (ja) | 1984-06-14 | 1985-06-12 | プログラマブル集積回路論理アレイ装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4609986A (ja) |
EP (1) | EP0183828B1 (ja) |
JP (1) | JPS61502650A (ja) |
AT (1) | ATE73958T1 (ja) |
AU (1) | AU4439785A (ja) |
DE (1) | DE3585669D1 (ja) |
WO (1) | WO1986000165A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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