JP2543224B2 - 半導体装置とその製造方法 - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラトランジスタの微細化・高速化を
図った半導体装置とその製造方法に関する。
図った半導体装置とその製造方法に関する。
従来の技術 近年バイポーラトランジスタは例えば特公昭55-27469
号公報、特開昭56-1556号公報、特公昭57-32511号公
報、特開昭60-164356号公報等に記述されているような
自己整合技術によりフォトリソグラフィ技術の限界を超
えた微細化が図られ、極めて高速・高性能の特性を実現
している。
号公報、特開昭56-1556号公報、特公昭57-32511号公
報、特開昭60-164356号公報等に記述されているような
自己整合技術によりフォトリソグラフィ技術の限界を超
えた微細化が図られ、極めて高速・高性能の特性を実現
している。
従来の技術による半導体装置とその製造方法を説明す
るため第３図（ａ）〜（ｄ）にNPNトランジスタの製造
方法の一例を示す。
るため第３図（ａ）〜（ｄ）にNPNトランジスタの製造
方法の一例を示す。
まず、第３図（ａ）に示すように、Ｐ型シリコン基板
18の表面にＮ型コレクタ埋め込み層19を形成した後、Ｎ
型コレクタ埋め込み層19の表面にＮ型エピタキシャル層
20を成長させる。次に素子分離用のLOCOS膜21をＮ型エ
ピタキシャル層20の表面からＮ型エピタキシャル層20を
貫通して所定領域に形成した後、ベース引出し電極とな
るP+型ポリシリコン膜22と続いてCVD酸化膜23を、Ｎ型
エピタキシャル層20及びLOCOS膜21の全表面に順次成長
させる。次にCVD酸化膜23と続いてP+型ポリシリコン膜2
2をフォトリソグラフィによるレジストをマスクにして
選択的にエッチング除去して開口部24を形成し、Ｎ型エ
ピタキシャル層20の表面の一部分を露出させる。
18の表面にＮ型コレクタ埋め込み層19を形成した後、Ｎ
型コレクタ埋め込み層19の表面にＮ型エピタキシャル層
20を成長させる。次に素子分離用のLOCOS膜21をＮ型エ
ピタキシャル層20の表面からＮ型エピタキシャル層20を
貫通して所定領域に形成した後、ベース引出し電極とな
るP+型ポリシリコン膜22と続いてCVD酸化膜23を、Ｎ型
エピタキシャル層20及びLOCOS膜21の全表面に順次成長
させる。次にCVD酸化膜23と続いてP+型ポリシリコン膜2
2をフォトリソグラフィによるレジストをマスクにして
選択的にエッチング除去して開口部24を形成し、Ｎ型エ
ピタキシャル層20の表面の一部分を露出させる。
さらに第３図（ｂ）のように、酸化膜25を、CVD酸化
膜23と開口部24の全表面に成長させた後、熱処理により
P+型ポリシリコン膜22から不純物をＮ型エピタキシャル
層20に導入し、Ｐ型外部ベース層26を形成する。その後
P+型ポリシリコン膜22およびCVD酸化膜23をマスクにし
てイオン注入によりＰ型の不純物をＮ型エピタキシャル
層20に導入し、Ｐ型真性ベース層27を形成する。
膜23と開口部24の全表面に成長させた後、熱処理により
P+型ポリシリコン膜22から不純物をＮ型エピタキシャル
層20に導入し、Ｐ型外部ベース層26を形成する。その後
P+型ポリシリコン膜22およびCVD酸化膜23をマスクにし
てイオン注入によりＰ型の不純物をＮ型エピタキシャル
層20に導入し、Ｐ型真性ベース層27を形成する。
次に第３図（ｃ）に示すように、酸化膜25の全表面に
ポリシリコン膜を成長させたのち、ポリシリコン膜を異
方性エッチングを行い、開口部24の側面にポリシリコン
サイドウォール28を形成する。このポリシリコンサイド
ウォール28をマスクにしてCVD酸化膜23上と開口部24の
底部の酸化膜25をエッチングし、P+型ポリシリコン膜22
によるベース引出し電極と自己整合的にエミッタ引出し
用の開口部30を形成する。
ポリシリコン膜を成長させたのち、ポリシリコン膜を異
方性エッチングを行い、開口部24の側面にポリシリコン
サイドウォール28を形成する。このポリシリコンサイド
ウォール28をマスクにしてCVD酸化膜23上と開口部24の
底部の酸化膜25をエッチングし、P+型ポリシリコン膜22
によるベース引出し電極と自己整合的にエミッタ引出し
用の開口部30を形成する。
最後に第３図（ｄ）のように、エミッタ引出し用開口
部30とCVD酸化膜23の表面に成長させたN+型ポリシリコ
ン膜をフォトリソグラフィによるレジストをマスクにし
て選択的にエッチングし、エミッタ電極31を形成した
後、熱処理によりエミッタ引出し用の開口部30を通して
N+型ポリシリコン膜のエミッタ電極31からＮ型不純物を
Ｐ型真性ベース層27に導入し、Ｎ型エミッタ層32を形成
する。
部30とCVD酸化膜23の表面に成長させたN+型ポリシリコ
ン膜をフォトリソグラフィによるレジストをマスクにし
て選択的にエッチングし、エミッタ電極31を形成した
後、熱処理によりエミッタ引出し用の開口部30を通して
N+型ポリシリコン膜のエミッタ電極31からＮ型不純物を
Ｐ型真性ベース層27に導入し、Ｎ型エミッタ層32を形成
する。
以上の半導体装置の製造方法によると、外部ベース層
26、エミッタ層32、ポリシリコン膜22によるベース電
極、エミッタ電極31をすべて自己整合的に形成でき、バ
イポーラトランジスタの微細化・高速化を図ることがで
きる。
26、エミッタ層32、ポリシリコン膜22によるベース電
極、エミッタ電極31をすべて自己整合的に形成でき、バ
イポーラトランジスタの微細化・高速化を図ることがで
きる。
発明が解決しようとする課題 上記従来の技術では、P+型ポリシリコン膜22のベース
電極をマスクにイオン注入によりＰ型の不純物を直接Ｎ
型エピタキシャル層20中に注入し、Ｐ型真性ベース層27
を形成している。イオン注入により真性ベース層27を形
成する場合、イオンを基板に対して垂直に注入する際の
チャネリングが原因で真性ベース層27の深さは0.2μｍ
程度より浅くできない。真性ベース層27が深いとトラン
ジスタのカットオフ周波数の低下を招き、バイポーラト
ランジスタ高速化の妨げとなる。このため、従来の技術
では、イオン注入時に半導体基板に対し７度程度注入角
度を傾けチャネリングを抑えているが、このように注入
角度を傾けると、第３図（ｂ）に示されているようにCV
D酸化膜23とP+型ポリシリコン膜22のベース引出し電極
が影となり、真性ベース層27の外縁部と真性ベース層27
を取り囲む外部ベース層26の内縁部とのオーバーラップ
量が均一でなくなる。その結果、オーバーラップが不十
分な部分が発生しやすくなり、この部分ではコレクタエ
ミッタ間のリーク電流が増加したり、ベース抵抗が大き
くなり高周波特性の低下をひきおこす。
電極をマスクにイオン注入によりＰ型の不純物を直接Ｎ
型エピタキシャル層20中に注入し、Ｐ型真性ベース層27
を形成している。イオン注入により真性ベース層27を形
成する場合、イオンを基板に対して垂直に注入する際の
チャネリングが原因で真性ベース層27の深さは0.2μｍ
程度より浅くできない。真性ベース層27が深いとトラン
ジスタのカットオフ周波数の低下を招き、バイポーラト
ランジスタ高速化の妨げとなる。このため、従来の技術
では、イオン注入時に半導体基板に対し７度程度注入角
度を傾けチャネリングを抑えているが、このように注入
角度を傾けると、第３図（ｂ）に示されているようにCV
D酸化膜23とP+型ポリシリコン膜22のベース引出し電極
が影となり、真性ベース層27の外縁部と真性ベース層27
を取り囲む外部ベース層26の内縁部とのオーバーラップ
量が均一でなくなる。その結果、オーバーラップが不十
分な部分が発生しやすくなり、この部分ではコレクタエ
ミッタ間のリーク電流が増加したり、ベース抵抗が大き
くなり高周波特性の低下をひきおこす。
またP+型ポリシリコン膜22のベース引出し電極および
外部ベース層26を形成する工程の前にベース領域全体に
真性ベース層27を形成した場合、外部ベース層26と真性
ベース層27のオーバーラップが不十分となるのは避ける
ことができる。しかしこの場合、外部ベース層26を形成
する工程の熱処理により真性ベース層27も深くなり、や
はり高周波特性の低下をひきおこす。
外部ベース層26を形成する工程の前にベース領域全体に
真性ベース層27を形成した場合、外部ベース層26と真性
ベース層27のオーバーラップが不十分となるのは避ける
ことができる。しかしこの場合、外部ベース層26を形成
する工程の熱処理により真性ベース層27も深くなり、や
はり高周波特性の低下をひきおこす。
本発明の目的は、真性ベース層27の外縁部と、真性ベ
ース層27を取り囲む外部ベース層26の内縁部とのオーバ
ーラップ量を均一化することにより、リーク電流の増加
や高周波特性の低下を防止する半導体装置及びその製造
方法を提供することにある。また、極めて薄い真性ベー
ス層27を形成することにより高周波特性の向上を図った
半導体装置およびその製造方法を提供することにある。
ース層27を取り囲む外部ベース層26の内縁部とのオーバ
ーラップ量を均一化することにより、リーク電流の増加
や高周波特性の低下を防止する半導体装置及びその製造
方法を提供することにある。また、極めて薄い真性ベー
ス層27を形成することにより高周波特性の向上を図った
半導体装置およびその製造方法を提供することにある。
課題を解決するための手段 以上のような課題を解決するために本発明は、半導体
基板上に形成されたエピタキシャル層が同エピタキシャ
ル層を貫通する第１の絶縁膜により包囲されて形成され
た前記エピタキシャル層の島領域と、同エピタキシャル
層の島領域中に前記第１の絶縁膜に接して形成された第
１の不純物を含んだ外部ベース層と、前記外部ベース層
と前記第１の絶縁膜上に直接被着されたベース引出し電
極を構成する第１の半導体膜と、同第１の半導体膜上に
形成された酸化膜と、前記第１の半導体膜と前記酸化膜
の側面により前記エピタキシャル層上に形成された開口
部の側面、並びに前記エピタキシャル層の前記開口部の
周囲に形成された窒化膜と、同窒化膜に隣接して形成さ
れた第２の半導体膜と、前記窒化膜と前記第２の半導体
膜により画定されたエミッタ引出し開口部に形成された
エミッタ引出し電極を形成する第３の半導体膜と、同第
３の半導体膜の下方の前記エピタキシャル層内に前記第
３の半導体膜に注入された第２の不純物を拡散すること
により形成された真性ベース層と、同真性ベース層内に
前記第３の半導体膜に注入された第３の不純物を拡散す
ることにより形成されたエミッタ層とを備えるととも
に、前記外部ベース層の内縁部と前記真性ベース層の外
縁部とが、実質的に対称的に一様にオーバーラップして
いることを特徴とする半導体装置と、半導体基板上にエ
ピタキシャル層を形成する工程と、同エピタキシャル層
に選択的に溝を形成し、同溝内に前記エピタキシャル層
を貫通する第１の絶縁膜を形成することにより、前記エ
ピタキシャル層が前記第１の絶縁膜に包囲される前記エ
ピタキシャル層の島領域を形成する工程と、前記第１の
絶縁膜と前記エピタキシャル層上に直接被着される第１
の半導体膜とこの上に酸化膜を形成する工程と、前記酸
化膜と前記第１の半導体膜を選択的に除去して前記エピ
タキシャル層の一部分を露出させる開口部を形成すると
ともに、前記第１の半導体膜によりベース引出し電極の
パターンを形成する工程と、前記開口部の表面を含むす
べての表面に窒化膜を形成し、同窒化膜の上にさらに第
２の半導体膜を形成する工程と、熱処理により前記ベー
ス引出し電極から前記エピタキシャル層に第１の不純物
を導入し、外部ベース層を形成する工程と、前記第２の
半導体膜と前記窒化膜を異方性エッチングで除去して前
記開口部の側面に前記窒化膜と前記第２の半導体膜によ
るサイドウォールを形成するとともに前記エピタキシャ
ル層が露出したエミッタ引出し用開口部を形成する工程
と、同エミッタ引出し用開口部に第３の半導体膜を形成
してエミッタ引出し電極を形成する工程と、同エミッタ
引出し電極に第２の不純物を注入し、さらに前記エピタ
キシャル層内に前記第２の不純物を拡散させて真性ベー
ス層を形成する工程と、前記エミッタ引出し電極に第３
の不純物を注入し、さらに前記真性ベース層内に前記第
３の不純物を拡散させてエミッタ層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法を備える
ものである。
基板上に形成されたエピタキシャル層が同エピタキシャ
ル層を貫通する第１の絶縁膜により包囲されて形成され
た前記エピタキシャル層の島領域と、同エピタキシャル
層の島領域中に前記第１の絶縁膜に接して形成された第
１の不純物を含んだ外部ベース層と、前記外部ベース層
と前記第１の絶縁膜上に直接被着されたベース引出し電
極を構成する第１の半導体膜と、同第１の半導体膜上に
形成された酸化膜と、前記第１の半導体膜と前記酸化膜
の側面により前記エピタキシャル層上に形成された開口
部の側面、並びに前記エピタキシャル層の前記開口部の
周囲に形成された窒化膜と、同窒化膜に隣接して形成さ
れた第２の半導体膜と、前記窒化膜と前記第２の半導体
膜により画定されたエミッタ引出し開口部に形成された
エミッタ引出し電極を形成する第３の半導体膜と、同第
３の半導体膜の下方の前記エピタキシャル層内に前記第
３の半導体膜に注入された第２の不純物を拡散すること
により形成された真性ベース層と、同真性ベース層内に
前記第３の半導体膜に注入された第３の不純物を拡散す
ることにより形成されたエミッタ層とを備えるととも
に、前記外部ベース層の内縁部と前記真性ベース層の外
縁部とが、実質的に対称的に一様にオーバーラップして
いることを特徴とする半導体装置と、半導体基板上にエ
ピタキシャル層を形成する工程と、同エピタキシャル層
に選択的に溝を形成し、同溝内に前記エピタキシャル層
を貫通する第１の絶縁膜を形成することにより、前記エ
ピタキシャル層が前記第１の絶縁膜に包囲される前記エ
ピタキシャル層の島領域を形成する工程と、前記第１の
絶縁膜と前記エピタキシャル層上に直接被着される第１
の半導体膜とこの上に酸化膜を形成する工程と、前記酸
化膜と前記第１の半導体膜を選択的に除去して前記エピ
タキシャル層の一部分を露出させる開口部を形成すると
ともに、前記第１の半導体膜によりベース引出し電極の
パターンを形成する工程と、前記開口部の表面を含むす
べての表面に窒化膜を形成し、同窒化膜の上にさらに第
２の半導体膜を形成する工程と、熱処理により前記ベー
ス引出し電極から前記エピタキシャル層に第１の不純物
を導入し、外部ベース層を形成する工程と、前記第２の
半導体膜と前記窒化膜を異方性エッチングで除去して前
記開口部の側面に前記窒化膜と前記第２の半導体膜によ
るサイドウォールを形成するとともに前記エピタキシャ
ル層が露出したエミッタ引出し用開口部を形成する工程
と、同エミッタ引出し用開口部に第３の半導体膜を形成
してエミッタ引出し電極を形成する工程と、同エミッタ
引出し電極に第２の不純物を注入し、さらに前記エピタ
キシャル層内に前記第２の不純物を拡散させて真性ベー
ス層を形成する工程と、前記エミッタ引出し電極に第３
の不純物を注入し、さらに前記真性ベース層内に前記第
３の不純物を拡散させてエミッタ層を形成する工程とを
備えたことを特徴とする半導体装置の製造方法を備える
ものである。
作用 本発明の半導体装置とその製造方法によると、ベース
引出し開口部とエミッタ引出し開口部との間の基板表面
の窒化膜下において真性ベース層の外縁部と外部ベース
層の内縁部が一様の幅でオーバーラップすることができ
る。しかも熱処理による不純物の拡散がシリコン基板中
に比較してポリシリコンエミッタ電極中で非常に速いの
で、極めて浅い真性ベース層を形成することができる。
引出し開口部とエミッタ引出し開口部との間の基板表面
の窒化膜下において真性ベース層の外縁部と外部ベース
層の内縁部が一様の幅でオーバーラップすることができ
る。しかも熱処理による不純物の拡散がシリコン基板中
に比較してポリシリコンエミッタ電極中で非常に速いの
で、極めて浅い真性ベース層を形成することができる。
実施例 第１図（ａ）〜（ｅ）は本発明の実施例を工程順断面
図で示したものである。NPNトランジスタの例で説明す
る。
図で示したものである。NPNトランジスタの例で説明す
る。
まず第１図（ａ）に示すように、ボロン濃度が１×10
14〜２×1015cm-3程度の（111）面のＰ型シリコン基板
１の表面にフォトリソグラフィを用いてレジストの所定
領域に窓を開ける。次にこのレジストパターンをマスク
にしてアンチモンを１〜４×1015cm-2のドーズ量で40〜
100KeVの加速エネルギーによりＰ型シリコン基板１にイ
オン注入する。その後1200℃、30分程度酸素雰囲気中で
熱処理することにより、接合深さ約１〜２μｍ、表面濃
度１〜３×1019cm-3程度のＮ型埋め込みコレクタ層２を
形成する。窒素雰囲気中ではなく酸素雰囲気中で熱処理
するのはシリコン基板１表面の窒化を防ぐためであり、
窒化は結晶欠陥の原因となり素子特性の劣化を招く。な
おここでは（111）面の基板を使用したが、Ｐ型シリコ
ン基板１の結晶方向は特に限定するものではない。そし
て熱処理の際形成されたＰ型シリコン基板１表面の酸化
膜をフッ化アンモニウム（NH4F）とフッ化水素（HF）の
混合液でエッチング除去した後、1000〜1100℃、10〜10
0Torr程度の条件でジクロルシラン（SiH2Cl2）とアルシ
ン（AsH3）のガスを用い、砒素濃度が５×1015〜３×10
16cm-3のエピタキシャル層３を約0.8〜1.5μｍの厚さに
成長させる。
14〜２×1015cm-3程度の（111）面のＰ型シリコン基板
１の表面にフォトリソグラフィを用いてレジストの所定
領域に窓を開ける。次にこのレジストパターンをマスク
にしてアンチモンを１〜４×1015cm-2のドーズ量で40〜
100KeVの加速エネルギーによりＰ型シリコン基板１にイ
オン注入する。その後1200℃、30分程度酸素雰囲気中で
熱処理することにより、接合深さ約１〜２μｍ、表面濃
度１〜３×1019cm-3程度のＮ型埋め込みコレクタ層２を
形成する。窒素雰囲気中ではなく酸素雰囲気中で熱処理
するのはシリコン基板１表面の窒化を防ぐためであり、
窒化は結晶欠陥の原因となり素子特性の劣化を招く。な
おここでは（111）面の基板を使用したが、Ｐ型シリコ
ン基板１の結晶方向は特に限定するものではない。そし
て熱処理の際形成されたＰ型シリコン基板１表面の酸化
膜をフッ化アンモニウム（NH4F）とフッ化水素（HF）の
混合液でエッチング除去した後、1000〜1100℃、10〜10
0Torr程度の条件でジクロルシラン（SiH2Cl2）とアルシ
ン（AsH3）のガスを用い、砒素濃度が５×1015〜３×10
16cm-3のエピタキシャル層３を約0.8〜1.5μｍの厚さに
成長させる。
拡散係数が砒素より小さいアンチモンを用い、1100℃
程度以下と比較的低温かつ100Torr程度以下の減圧CVD法
でエピタキシャル成長させることにより、表面濃度が１
〜３×1019cm-3と高濃度のＮ型埋め込みコレクタ層２の
エピタキシャル層３へのエピタキシャル成長時およびそ
れ以降の工程での熱処理に伴うせり上がり拡散を0.3μ
ｍ程度以下に抑えることができる。エピタキシャル層３
の低不純物濃度部分の厚みは素子の耐圧を決定する要因
となるが、せり上がりを抑えることにより、7V以上のコ
レクタエミッタ間やコレクタベース間耐圧を保つのに十
分なエピタキシャル層３の低不純物濃度部分の厚みを保
ちながら、エピタキシャル層３を薄くすることができ
る。エピタキシャル層３の膜厚は素子の動作速度を決定
する要因のひとつであり、エピタキシャル層３を1.5μ
ｍ以下と薄くすることにより、トランジスタ動作時のキ
ャリアのコレクタ走行時間を短くでき高速動作が可能な
素子を形成できる。さらにエピタキシャル層３を1.5μ
ｍ以下と薄くすることにより、後の工程で形成する素子
分離用のLOCOS膜６も薄くでき、LOCOS膜６形成時の酸化
時間を短くできる。またシリコンが酸化される際は体積
が膨張するため、素子分離用のLOCOS膜６形成時のよう
に選択的に酸化する際はシリコン基板１表面に凸凹が形
成されるので、素子分離用のLOCOS膜６を薄くすること
ができるとLOCOS膜６の凸凹に伴う段差も低減できる。
程度以下と比較的低温かつ100Torr程度以下の減圧CVD法
でエピタキシャル成長させることにより、表面濃度が１
〜３×1019cm-3と高濃度のＮ型埋め込みコレクタ層２の
エピタキシャル層３へのエピタキシャル成長時およびそ
れ以降の工程での熱処理に伴うせり上がり拡散を0.3μ
ｍ程度以下に抑えることができる。エピタキシャル層３
の低不純物濃度部分の厚みは素子の耐圧を決定する要因
となるが、せり上がりを抑えることにより、7V以上のコ
レクタエミッタ間やコレクタベース間耐圧を保つのに十
分なエピタキシャル層３の低不純物濃度部分の厚みを保
ちながら、エピタキシャル層３を薄くすることができ
る。エピタキシャル層３の膜厚は素子の動作速度を決定
する要因のひとつであり、エピタキシャル層３を1.5μ
ｍ以下と薄くすることにより、トランジスタ動作時のキ
ャリアのコレクタ走行時間を短くでき高速動作が可能な
素子を形成できる。さらにエピタキシャル層３を1.5μ
ｍ以下と薄くすることにより、後の工程で形成する素子
分離用のLOCOS膜６も薄くでき、LOCOS膜６形成時の酸化
時間を短くできる。またシリコンが酸化される際は体積
が膨張するため、素子分離用のLOCOS膜６形成時のよう
に選択的に酸化する際はシリコン基板１表面に凸凹が形
成されるので、素子分離用のLOCOS膜６を薄くすること
ができるとLOCOS膜６の凸凹に伴う段差も低減できる。
アンチモンのドーズ量を上述の条件よりも増やすと、
Ｎ型埋め込みコレクタ層２のエピタキシャル層３への熱
処理に伴うせり上がり拡散により、前述のように素子耐
圧の低下を招く。逆にアンチモンのドーズ量の上述の条
件より減らすと、Ｎ型埋め込みコレクタ層２のシート抵
抗の増加に伴うコレクタ抵抗の増大により、トランジス
タ特性の低下をひきおこす。エピタキシャル層３の不純
物濃度はトランジスタ耐圧およびコレクタベース接合の
空乏層幅に伴う容量を決定する要因である。またトラン
ジスタが高電流密度で動作する際のベース領域中の過剰
なキャリアに伴い実効的なベース幅が拡がることをカー
ク効果と言うが、エピタキシャル層３の不純物濃度はこ
のベース拡がりを決定する要因のひとつでもある。エピ
タキシャル層３の砒素濃度を５×1015〜３×1016cm-3と
したのは、十分なトランジスタ耐圧を保ち、コレクタベ
ース間接合容量の低減を図ると同時に、トランジスタが
高電流密度で動作する際のカーク効果に伴う高周波特性
の低下を避けるためである。
Ｎ型埋め込みコレクタ層２のエピタキシャル層３への熱
処理に伴うせり上がり拡散により、前述のように素子耐
圧の低下を招く。逆にアンチモンのドーズ量の上述の条
件より減らすと、Ｎ型埋め込みコレクタ層２のシート抵
抗の増加に伴うコレクタ抵抗の増大により、トランジス
タ特性の低下をひきおこす。エピタキシャル層３の不純
物濃度はトランジスタ耐圧およびコレクタベース接合の
空乏層幅に伴う容量を決定する要因である。またトラン
ジスタが高電流密度で動作する際のベース領域中の過剰
なキャリアに伴い実効的なベース幅が拡がることをカー
ク効果と言うが、エピタキシャル層３の不純物濃度はこ
のベース拡がりを決定する要因のひとつでもある。エピ
タキシャル層３の砒素濃度を５×1015〜３×1016cm-3と
したのは、十分なトランジスタ耐圧を保ち、コレクタベ
ース間接合容量の低減を図ると同時に、トランジスタが
高電流密度で動作する際のカーク効果に伴う高周波特性
の低下を避けるためである。
なおＮ型埋め込みコレクタ層２の形成に不純物として
アンチモンを用いた利点をいくつか述べたが、アンチモ
ンに限定する必要はなく砒素を用いてもアンチモンの場
合に近い特性を有する素子は形成できる。ただしＮ型埋
め込みコレクタ層２の不純物濃度、エピタキシャル層３
の不純物濃度や膜厚等の最適条件は異なる。またここで
は集積回路の場合を考えて素子分離のためにＰ型シリコ
ン基板１中にＮ型埋め込みコレクタ層２を形成したが、
個別半導体素子等で素子分離が必要ない場合は埋め込み
コレクタ層２を形成せずに、３×1017〜３×1019cm-3程
度の不純物濃度のＮ型シリコン基板上にエピタキシャル
層３を成長させてもよい。
アンチモンを用いた利点をいくつか述べたが、アンチモ
ンに限定する必要はなく砒素を用いてもアンチモンの場
合に近い特性を有する素子は形成できる。ただしＮ型埋
め込みコレクタ層２の不純物濃度、エピタキシャル層３
の不純物濃度や膜厚等の最適条件は異なる。またここで
は集積回路の場合を考えて素子分離のためにＰ型シリコ
ン基板１中にＮ型埋め込みコレクタ層２を形成したが、
個別半導体素子等で素子分離が必要ない場合は埋め込み
コレクタ層２を形成せずに、３×1017〜３×1019cm-3程
度の不純物濃度のＮ型シリコン基板上にエピタキシャル
層３を成長させてもよい。
次にジクロルシラン（SiH2Cl2）、アンモニア（NH3）
を用いた減圧CVD法によりエピタキシャル層３の表面全
域にシリコン窒化膜４を70〜150nmの厚さに成長させた
後、素子分離領域を開口するように露光現像したレジス
トパターン（図示せず）をマスクにして素子分離領域の
窒化膜４を四フッ化メタン（CF4）、CH3Br、酸素（O2）
の混合ガス中でのRFドライエッチングにより除去する。
さらにＮ型エピタキシャル層３を六フッ化イオウ（S
F6）ガスを用いてRFドライエッチングにより深さ0.4〜
0.8μｍ程度除去し、エピタキシャル層３の膜厚の半分
程度の深さのシリコン溝５を形成した後、O2プラズマア
ッシングによりレジストを除去する。
を用いた減圧CVD法によりエピタキシャル層３の表面全
域にシリコン窒化膜４を70〜150nmの厚さに成長させた
後、素子分離領域を開口するように露光現像したレジス
トパターン（図示せず）をマスクにして素子分離領域の
窒化膜４を四フッ化メタン（CF4）、CH3Br、酸素（O2）
の混合ガス中でのRFドライエッチングにより除去する。
さらにＮ型エピタキシャル層３を六フッ化イオウ（S
F6）ガスを用いてRFドライエッチングにより深さ0.4〜
0.8μｍ程度除去し、エピタキシャル層３の膜厚の半分
程度の深さのシリコン溝５を形成した後、O2プラズマア
ッシングによりレジストを除去する。
次に第１図（ｂ）に示すように、窒化膜４をマスクに
して950〜1050℃で５〜10気圧の高圧パイロ酸化法を用
い、選択酸化により第１の絶縁膜となる１〜1.8μｍ厚
の素子分離用のLOCOS膜６を形成する。このように素子
分離用のLOCOS膜６の厚さの半分程度の深さのシリコン
溝５をLOCOS膜６を形成する前に形成するのは、エピタ
キシャル層３を貫通するLOCOS膜６の膜厚をシリコン溝
５のない場合よりも半分程度の厚さに低減できること
と、また酸化されたシリコンが膨張しエピタキシャル層
３の主面とほぼ一致するようなLOCOS膜６がシリコン溝
５内に充填され、素子分離用のLOCOS膜６形成によって
表面に発生する凸凹を低減することを目的としている。
またここで５〜10気圧の高圧パイロ酸化法を用いること
により、1200℃程度の高温と同程度以上の酸化速度が実
現でき、1050℃以下の低温でかつ酸化時間を短くするこ
とによりＮ型埋め込みコレクタ層２のエピタキシャル層
３への酸化の熱処理に伴うせり上がり拡散を抑えること
ができる。
して950〜1050℃で５〜10気圧の高圧パイロ酸化法を用
い、選択酸化により第１の絶縁膜となる１〜1.8μｍ厚
の素子分離用のLOCOS膜６を形成する。このように素子
分離用のLOCOS膜６の厚さの半分程度の深さのシリコン
溝５をLOCOS膜６を形成する前に形成するのは、エピタ
キシャル層３を貫通するLOCOS膜６の膜厚をシリコン溝
５のない場合よりも半分程度の厚さに低減できること
と、また酸化されたシリコンが膨張しエピタキシャル層
３の主面とほぼ一致するようなLOCOS膜６がシリコン溝
５内に充填され、素子分離用のLOCOS膜６形成によって
表面に発生する凸凹を低減することを目的としている。
またここで５〜10気圧の高圧パイロ酸化法を用いること
により、1200℃程度の高温と同程度以上の酸化速度が実
現でき、1050℃以下の低温でかつ酸化時間を短くするこ
とによりＮ型埋め込みコレクタ層２のエピタキシャル層
３への酸化の熱処理に伴うせり上がり拡散を抑えること
ができる。
次にリン酸液により窒化膜４をエッチング除去した
後、ベース引出し電極となるポリシリコン膜７をシラン
（SiH4）ガスでの減圧CVD法により300〜500nm程度の厚
さに形成し、続いて酸化膜８をジクロルシラン（SiH2Cl
2）、一酸化窒素（N2O）の減圧CVD法により150〜300nm
程度の厚さでポリシリコン膜７の全表面に成長させる。
ベース引出し電極となるポリシリコン膜７の抵抗値を低
くする目的で、イオン注入により第１の不純物となるＰ
型不純物のボロンを注入エネルギー40〜80KeVでドーズ
量５×1015〜２×1016cm-2の条件でポリシリコン膜７に
導入する。次にレジストをマスクにして三フッ化メタン
（CHF3）、NH3、O2混合ガス中でのRFドライエッチによ
り酸化膜８を除去する。続いてSF6、モノクロロペンタ
フルオロエタン（以下C2ClF5と記す）ガスでの異方性ド
ライエッチによりポリシリコン膜７を除去して開口部９
を形成する。酸化膜８及びポリシリコン膜７の除去は、
いずれもベースポリシリコン電極形成領域を除き開口す
るように露光現像した1.0〜1.5μｍ程度の幅のレジスト
パターンをマスクに用いて実施し、Ｎ型エピタキシャル
層３表面を露出させる。その後、レジストをO2プラズマ
アッシングにより除去する。
後、ベース引出し電極となるポリシリコン膜７をシラン
（SiH4）ガスでの減圧CVD法により300〜500nm程度の厚
さに形成し、続いて酸化膜８をジクロルシラン（SiH2Cl
2）、一酸化窒素（N2O）の減圧CVD法により150〜300nm
程度の厚さでポリシリコン膜７の全表面に成長させる。
ベース引出し電極となるポリシリコン膜７の抵抗値を低
くする目的で、イオン注入により第１の不純物となるＰ
型不純物のボロンを注入エネルギー40〜80KeVでドーズ
量５×1015〜２×1016cm-2の条件でポリシリコン膜７に
導入する。次にレジストをマスクにして三フッ化メタン
（CHF3）、NH3、O2混合ガス中でのRFドライエッチによ
り酸化膜８を除去する。続いてSF6、モノクロロペンタ
フルオロエタン（以下C2ClF5と記す）ガスでの異方性ド
ライエッチによりポリシリコン膜７を除去して開口部９
を形成する。酸化膜８及びポリシリコン膜７の除去は、
いずれもベースポリシリコン電極形成領域を除き開口す
るように露光現像した1.0〜1.5μｍ程度の幅のレジスト
パターンをマスクに用いて実施し、Ｎ型エピタキシャル
層３表面を露出させる。その後、レジストをO2プラズマ
アッシングにより除去する。
ここでベース引出し電極となるポリシリコン膜７の膜
厚を300〜500nm、酸化膜８の膜厚を150〜300nm程度、ボ
ロンの注入エネルギーを40〜80KeVとしたのは、酸化膜
８越しのイオン注入においてもボロンを十分ポリシリコ
ン膜７中に導入すると同時に、ボロンイオンがポリシリ
コン膜７を突き抜けＮ型エピタキシャル層３表面開口部
９の形成領域に到達することがないようにするためであ
る。ボロンがポリシリコン膜７を突き抜けエピタキシャ
ル層３の表面の開口部９の形成領域に到達すれば、トラ
ンジスタの電流増幅率や動作周波数の低下等素子特性の
劣化につながる。またイオン注入後に酸化膜８を成長さ
せないのは、酸化膜８の減圧CVD成長時の熱処理、通常
は800℃程度であるが、これによりポリシリコン膜７の
ボロン不純物が固相拡散され、Ｎ型エピタキシャル層３
表面にボロンが導入されないようにするためである。ド
ーズ量が５×1015〜２×1016cm-2のボロンイオン注入で
シート抵抗60〜120Ω／□程度のポリシリコンベース引
出し電極が形成できる。この条件よりもドーズ量が多い
と、後述するＰ型外部ベース層11が深くなり、ベースコ
レクタ接合容量の増加に伴いトランジスタの高周波特性
の劣化につながる。またこの条件よりもドーズ量が少な
いとベース抵抗が増大し、さらにＰ型外部ベース層11と
真性ベース層16のオーバーラップが不十分となりやはり
特性が低下する。
厚を300〜500nm、酸化膜８の膜厚を150〜300nm程度、ボ
ロンの注入エネルギーを40〜80KeVとしたのは、酸化膜
８越しのイオン注入においてもボロンを十分ポリシリコ
ン膜７中に導入すると同時に、ボロンイオンがポリシリ
コン膜７を突き抜けＮ型エピタキシャル層３表面開口部
９の形成領域に到達することがないようにするためであ
る。ボロンがポリシリコン膜７を突き抜けエピタキシャ
ル層３の表面の開口部９の形成領域に到達すれば、トラ
ンジスタの電流増幅率や動作周波数の低下等素子特性の
劣化につながる。またイオン注入後に酸化膜８を成長さ
せないのは、酸化膜８の減圧CVD成長時の熱処理、通常
は800℃程度であるが、これによりポリシリコン膜７の
ボロン不純物が固相拡散され、Ｎ型エピタキシャル層３
表面にボロンが導入されないようにするためである。ド
ーズ量が５×1015〜２×1016cm-2のボロンイオン注入で
シート抵抗60〜120Ω／□程度のポリシリコンベース引
出し電極が形成できる。この条件よりもドーズ量が多い
と、後述するＰ型外部ベース層11が深くなり、ベースコ
レクタ接合容量の増加に伴いトランジスタの高周波特性
の劣化につながる。またこの条件よりもドーズ量が少な
いとベース抵抗が増大し、さらにＰ型外部ベース層11と
真性ベース層16のオーバーラップが不十分となりやはり
特性が低下する。
次に第１図（ｃ）のように、窒化膜10をSiH2Cl2、NH3
での減圧CVD法により50〜120nmの厚さで、酸化膜８上お
よび開口部９の全表面に成長させた後、熱処理によりP+
型のポリシリコン膜７からボロンをＮ型エピタキシャル
層３に拡散させることによって、Ｐ型外部ベース層11を
形成する。この際熱処理条件をN2雰囲気中の1000℃程度
で約30〜60分にすると、ボロンによる外部ベース層11は
0.25〜0.35μｍ程度の接合深さで１〜３×1020cm-3程度
の表面濃度となる。また開口部９での窒化膜10はベース
引出し電極となるポリシリコン膜７やＰ型外部ベース層
11とエミッタ電極間の電気的な絶縁膜となるものであ
る。したがって絶縁膜として十分な信頼性を有する窒化
膜10が必要である。また、窒化膜10が厚過ぎると窒化膜
10の応力に伴うトランジスタの特性劣化が予想される。
したがって窒化膜10の厚さは50〜120nm程度が妥当であ
る。
での減圧CVD法により50〜120nmの厚さで、酸化膜８上お
よび開口部９の全表面に成長させた後、熱処理によりP+
型のポリシリコン膜７からボロンをＮ型エピタキシャル
層３に拡散させることによって、Ｐ型外部ベース層11を
形成する。この際熱処理条件をN2雰囲気中の1000℃程度
で約30〜60分にすると、ボロンによる外部ベース層11は
0.25〜0.35μｍ程度の接合深さで１〜３×1020cm-3程度
の表面濃度となる。また開口部９での窒化膜10はベース
引出し電極となるポリシリコン膜７やＰ型外部ベース層
11とエミッタ電極間の電気的な絶縁膜となるものであ
る。したがって絶縁膜として十分な信頼性を有する窒化
膜10が必要である。また、窒化膜10が厚過ぎると窒化膜
10の応力に伴うトランジスタの特性劣化が予想される。
したがって窒化膜10の厚さは50〜120nm程度が妥当であ
る。
次に第１図（ｄ）に示すように、SiH4の減圧CVD法に
より250〜350nm程度の厚さで、窒化膜10の全表面に成長
させたポリシリコン膜を、極めて異方性の高いエッチン
グが可能なガス条件である六フッ化硫黄（SF6）と四塩
化炭素（CCl4）の混合ガス中で異方性エッチングを行う
ことにより、開口部９の側面にポリシリコンサイドウォ
ール12を形成する。このポリシリコンサイドウォール12
をマスクにして開口部９の側面および開口部９の底面の
周辺部以外の窒化膜10をCF4、CHBr3、O2ガス中でRFエッ
チングすることにより、ベース引出し電極となるポリシ
リコン膜７の端部と等距離になるようにエミッタ引出し
開口部14を自己整合的に形成する。このようにポリシリ
コン膜７のベース引出し電極とエミッタ引出し開口部14
を自己整合的に形成することは、フォトリソグラフィ技
術の限界を超えた微細なエミッタ引出し部を開口し、ま
たフォトリソグラフィでのマスク合わせ余裕等を考慮す
る必要なしに、素子の高速動作の妨げとなる寄生領域で
ある外部ベース層11を極めて微細に形成するためであ
る。
より250〜350nm程度の厚さで、窒化膜10の全表面に成長
させたポリシリコン膜を、極めて異方性の高いエッチン
グが可能なガス条件である六フッ化硫黄（SF6）と四塩
化炭素（CCl4）の混合ガス中で異方性エッチングを行う
ことにより、開口部９の側面にポリシリコンサイドウォ
ール12を形成する。このポリシリコンサイドウォール12
をマスクにして開口部９の側面および開口部９の底面の
周辺部以外の窒化膜10をCF4、CHBr3、O2ガス中でRFエッ
チングすることにより、ベース引出し電極となるポリシ
リコン膜７の端部と等距離になるようにエミッタ引出し
開口部14を自己整合的に形成する。このようにポリシリ
コン膜７のベース引出し電極とエミッタ引出し開口部14
を自己整合的に形成することは、フォトリソグラフィ技
術の限界を超えた微細なエミッタ引出し部を開口し、ま
たフォトリソグラフィでのマスク合わせ余裕等を考慮す
る必要なしに、素子の高速動作の妨げとなる寄生領域で
ある外部ベース層11を極めて微細に形成するためであ
る。
最後に第１図（ｅ）のように、エミッタ引出し開口部
14を含む表面にSiH4の減圧CVD法により200〜300nmの厚
さに成長させたポリシリコンを、ポリシリコンエミッタ
電極形成領域のみをマスクするように露光現像したレジ
ストパターン（図示せず）を形成して選択的にSF6、C2C
lF5がスでRFエッチングし、ポリシリコンエミッタ電極1
5を形成する。その後、O2プラズマアッシングによりレ
ジストを除去する。その後このポリシリコンエミッタ電
極15に第２の不純物となるＰ型不純物のボロンをポリシ
リコンエミッタ電極15の領域を開口するように露光現像
したレジストパターンをマスクにして選択的にイオン注
入し、O2プラズマアッシングによりレジストを除去後、
N2雰囲気中の熱処理によりエミッタ引出し開口部14を通
してポリシリコンエミッタ電極15からボロンをエピタキ
シャル層３に導入し、Ｐ型真性ベース層16を形成する。
さらにポリシリコンエミッタ電極15に第３の不純物とな
るＮ型不純物の砒素を、40〜80KeVのエネルギーでドー
ズ量が５×1015〜２×1016cm-2程度の条件で、ポリシリ
コンエミッタ電極15の領域を開口するように露光現像し
たレジストパターンをマスクにして選択的にイオン注入
し、O2プラズマアッシングによりレジストを除去後、N2
雰囲気中熱処理によりエミッタ引出し開口部14を通して
ポリシリコンエミッタ電極15から砒素をＰ型真性ベース
層16中に導入し、Ｎ型エミッタ層17を形成する。以上の
工程を経ることにより本発明の半導体装置が得られる。
14を含む表面にSiH4の減圧CVD法により200〜300nmの厚
さに成長させたポリシリコンを、ポリシリコンエミッタ
電極形成領域のみをマスクするように露光現像したレジ
ストパターン（図示せず）を形成して選択的にSF6、C2C
lF5がスでRFエッチングし、ポリシリコンエミッタ電極1
5を形成する。その後、O2プラズマアッシングによりレ
ジストを除去する。その後このポリシリコンエミッタ電
極15に第２の不純物となるＰ型不純物のボロンをポリシ
リコンエミッタ電極15の領域を開口するように露光現像
したレジストパターンをマスクにして選択的にイオン注
入し、O2プラズマアッシングによりレジストを除去後、
N2雰囲気中の熱処理によりエミッタ引出し開口部14を通
してポリシリコンエミッタ電極15からボロンをエピタキ
シャル層３に導入し、Ｐ型真性ベース層16を形成する。
さらにポリシリコンエミッタ電極15に第３の不純物とな
るＮ型不純物の砒素を、40〜80KeVのエネルギーでドー
ズ量が５×1015〜２×1016cm-2程度の条件で、ポリシリ
コンエミッタ電極15の領域を開口するように露光現像し
たレジストパターンをマスクにして選択的にイオン注入
し、O2プラズマアッシングによりレジストを除去後、N2
雰囲気中熱処理によりエミッタ引出し開口部14を通して
ポリシリコンエミッタ電極15から砒素をＰ型真性ベース
層16中に導入し、Ｎ型エミッタ層17を形成する。以上の
工程を経ることにより本発明の半導体装置が得られる。
真性ベース層16を形成する工程でポリシリコンエミッ
タ電極15のポリシリコンにボロンをイオン注入する際、
ボロンイオンがポリシリコンエミッタ電極15を突き抜け
てエピタキシャル層３に到達すれば、真性ベース層16の
接合が深くなり、トランジスタのベース走行時間が大き
くなることからトランジスタの高周波特性の低下を招く
ので、ボロンイオンがポリシリコンエミッタ電極15を突
き抜けないようにポリシリコン膜厚やイオン注入条件を
設定する。したがって、ポリシリコンエミッタ電極15の
ポリシリコン膜厚は厚過ぎるとエミッタ抵抗増大に伴う
トランジスタの高周波特性の低下につながるので厚くて
も300nm程度までであるが、ポリシリコン膜厚が300nmで
ボロンをイオン注入する場合は、注入エネルギーは30Ke
V以下にする。２〜４×1014cm-2程度の注入ドーズ量、9
00〜950℃、30〜60分程度の真性ベース層16のドライブ
イン熱処理により、表面濃度５×1018〜２×1019cm-3程
度で深さ約0.1〜0.15μｍの真性ベース層16を形成する
ことができる。またエミッタ層17は熱処理が900℃、30
分程度であれば、表面濃度３×1020cm-3程度で深さ0.05
μｍ以下と真性ベース層16、エミッタ層17とも極めて浅
い拡散層が形成できる。各拡散層の横方向の拡散長は深
さ方向の約80〜85％程度であるので、エミッタ引出し開
口部14の周囲のどの位置においても一様でかつ十分な外
部ベース層11と真性ベース層16のオーバーラップを、ベ
ース引出し電極のポリシリコン膜７の端部とエミッタ引
出し開口部14との間の窒化膜10下において得る。またＰ
型外部ベース層11とＮ型エミッタ層17の高不純物濃度同
士の拡散層間のオーバーラップを抑え、トンネル電流等
に伴う信頼性上の問題等を避けるためには以下のような
条件とすることが望ましい。すなわち、外部ベース層11
の深さは0.25〜0.35μｍ程度であり、250〜350nm厚のポ
リシリコンによるサイドウォール12を形成することによ
り、素子分離用のLOCOS膜６の内縁部とポリシリコン膜
７に接する側壁の窒化膜10からなるベース引出し電極用
の開口部とエミッタ引出し開口部14の間隔を約0.25〜0.
35μｍとすればよい。
タ電極15のポリシリコンにボロンをイオン注入する際、
ボロンイオンがポリシリコンエミッタ電極15を突き抜け
てエピタキシャル層３に到達すれば、真性ベース層16の
接合が深くなり、トランジスタのベース走行時間が大き
くなることからトランジスタの高周波特性の低下を招く
ので、ボロンイオンがポリシリコンエミッタ電極15を突
き抜けないようにポリシリコン膜厚やイオン注入条件を
設定する。したがって、ポリシリコンエミッタ電極15の
ポリシリコン膜厚は厚過ぎるとエミッタ抵抗増大に伴う
トランジスタの高周波特性の低下につながるので厚くて
も300nm程度までであるが、ポリシリコン膜厚が300nmで
ボロンをイオン注入する場合は、注入エネルギーは30Ke
V以下にする。２〜４×1014cm-2程度の注入ドーズ量、9
00〜950℃、30〜60分程度の真性ベース層16のドライブ
イン熱処理により、表面濃度５×1018〜２×1019cm-3程
度で深さ約0.1〜0.15μｍの真性ベース層16を形成する
ことができる。またエミッタ層17は熱処理が900℃、30
分程度であれば、表面濃度３×1020cm-3程度で深さ0.05
μｍ以下と真性ベース層16、エミッタ層17とも極めて浅
い拡散層が形成できる。各拡散層の横方向の拡散長は深
さ方向の約80〜85％程度であるので、エミッタ引出し開
口部14の周囲のどの位置においても一様でかつ十分な外
部ベース層11と真性ベース層16のオーバーラップを、ベ
ース引出し電極のポリシリコン膜７の端部とエミッタ引
出し開口部14との間の窒化膜10下において得る。またＰ
型外部ベース層11とＮ型エミッタ層17の高不純物濃度同
士の拡散層間のオーバーラップを抑え、トンネル電流等
に伴う信頼性上の問題等を避けるためには以下のような
条件とすることが望ましい。すなわち、外部ベース層11
の深さは0.25〜0.35μｍ程度であり、250〜350nm厚のポ
リシリコンによるサイドウォール12を形成することによ
り、素子分離用のLOCOS膜６の内縁部とポリシリコン膜
７に接する側壁の窒化膜10からなるベース引出し電極用
の開口部とエミッタ引出し開口部14の間隔を約0.25〜0.
35μｍとすればよい。
以上のように、ポリシリコンエミッタ電極15にＰ型不
純物のボロンをイオン注入し、熱処理によりエミッタ引
出し開口部14を通してポリシリコンエミッタ電極15から
ボロンをエピタキシャル層３に導入してＰ型真性ベース
層16を形成する方法を用いるのは、不純物の拡散が単結
晶シリコン中に比較してポリシリコン中で極めて速いの
で、従来のように注入角度を７度程度傾けチャネリング
を抑えることなしに、0.10〜0.15μｍの浅い真性ベース
層16を形成できる。またイオン注入時のダメージに伴う
エピタキシャル層３の表面の結晶欠陥を避けることもで
きるからである。特にベース電極にポリシリコンを用い
る自己整合型のトランジスタでは、ベース引出し電極形
成時のポリシリコンをエッチングし、開口部９を設けて
エピタキシャル層３を露出させる際にエピタキシャル層
３の表面に与えるダメージが原因となり、以降の工程で
この開口部９の底面に直接イオン注入をする場合トラン
ジスタ特性に大きな影響を与える欠陥を誘起しやすい。
しかし、熱処理によりエミッタ引出し開口部14を通して
ポリシリコンエミッタ電極15からボロンをエピタキシャ
ル層３に導入しＰ型真性ベース層16を形成する方法によ
ると、この問題も避けることができるからである。
純物のボロンをイオン注入し、熱処理によりエミッタ引
出し開口部14を通してポリシリコンエミッタ電極15から
ボロンをエピタキシャル層３に導入してＰ型真性ベース
層16を形成する方法を用いるのは、不純物の拡散が単結
晶シリコン中に比較してポリシリコン中で極めて速いの
で、従来のように注入角度を７度程度傾けチャネリング
を抑えることなしに、0.10〜0.15μｍの浅い真性ベース
層16を形成できる。またイオン注入時のダメージに伴う
エピタキシャル層３の表面の結晶欠陥を避けることもで
きるからである。特にベース電極にポリシリコンを用い
る自己整合型のトランジスタでは、ベース引出し電極形
成時のポリシリコンをエッチングし、開口部９を設けて
エピタキシャル層３を露出させる際にエピタキシャル層
３の表面に与えるダメージが原因となり、以降の工程で
この開口部９の底面に直接イオン注入をする場合トラン
ジスタ特性に大きな影響を与える欠陥を誘起しやすい。
しかし、熱処理によりエミッタ引出し開口部14を通して
ポリシリコンエミッタ電極15からボロンをエピタキシャ
ル層３に導入しＰ型真性ベース層16を形成する方法によ
ると、この問題も避けることができるからである。
また第１図の実施例のようにサイドウォール部がポリ
シリコン12と窒化膜10との２重構造になっているのは、
バイポーラトランジスタで最も特性に大きく影響するエ
ミッタ周辺部のベースエミッタ接合を窒化膜10が覆い、
その保護膜としての効果が期待でき、信頼性上も良好な
トランジスタを形成することができるためである。ま
た、窒化膜の膜厚減に伴う応力低減とポリシリコンその
ものの応力が小さいことも考慮しており、応力に伴うト
ランジスタ特性の低下を防ぐことができる。
シリコン12と窒化膜10との２重構造になっているのは、
バイポーラトランジスタで最も特性に大きく影響するエ
ミッタ周辺部のベースエミッタ接合を窒化膜10が覆い、
その保護膜としての効果が期待でき、信頼性上も良好な
トランジスタを形成することができるためである。ま
た、窒化膜の膜厚減に伴う応力低減とポリシリコンその
ものの応力が小さいことも考慮しており、応力に伴うト
ランジスタ特性の低下を防ぐことができる。
第２図は、本発明の構造を有するトランジスタのコレ
クタエミッタ間逆バイアスパンチスルーリーク電流
（ａ）、エミッタベース間逆バイアストンネル電流
（ｂ）、カットオフ周波数（ｃ）およびベース抵抗
（ｄ）をベース引出し開口部とエミッタ引出し開口部の
間隔に対しプロットしており、各特性を従来構造の場合
と比較して示す。開口部間の距離が小さくなり、Ｐ型外
部ベース層11の横拡散部がＮ型エミッタ層17に入り込む
と、エミッタベース間のトンネル電流が増加し、またエ
ミッタベース間の接合容量の増加およびエミッタ領域周
辺部のベースガンメル数の増加に伴いカットオフ周波数
が低下する。逆に開口部間距離が大きくなるとエミッタ
領域周辺部でのＰ型外部ベース層11と真性ベース層16の
オーバーラップが十分でなくなり、コレクタエミッタ間
パンチスルーリークやベース抵抗の増加を生じる。
クタエミッタ間逆バイアスパンチスルーリーク電流
（ａ）、エミッタベース間逆バイアストンネル電流
（ｂ）、カットオフ周波数（ｃ）およびベース抵抗
（ｄ）をベース引出し開口部とエミッタ引出し開口部の
間隔に対しプロットしており、各特性を従来構造の場合
と比較して示す。開口部間の距離が小さくなり、Ｐ型外
部ベース層11の横拡散部がＮ型エミッタ層17に入り込む
と、エミッタベース間のトンネル電流が増加し、またエ
ミッタベース間の接合容量の増加およびエミッタ領域周
辺部のベースガンメル数の増加に伴いカットオフ周波数
が低下する。逆に開口部間距離が大きくなるとエミッタ
領域周辺部でのＰ型外部ベース層11と真性ベース層16の
オーバーラップが十分でなくなり、コレクタエミッタ間
パンチスルーリークやベース抵抗の増加を生じる。
自己整合技術による構造を有するトランジスタにおて
は、以上のようなトレードオフからエミッタベース開口
部間隔の最適化が重要である。第２図に示されているよ
うに、従来の技術では開口部の間隔が大きい場合特にＰ
型外部ベース層11と真性ベース層16のオーバーラップ量
の不均一かつ不十分であることが問題となる。本発明の
半導体装置とその製造方法は従来の技術と比較してエミ
ッタベース開口部間隔を最適化する際有利であり、工程
ばらつきに対しても高いマージンを有する。
は、以上のようなトレードオフからエミッタベース開口
部間隔の最適化が重要である。第２図に示されているよ
うに、従来の技術では開口部の間隔が大きい場合特にＰ
型外部ベース層11と真性ベース層16のオーバーラップ量
の不均一かつ不十分であることが問題となる。本発明の
半導体装置とその製造方法は従来の技術と比較してエミ
ッタベース開口部間隔を最適化する際有利であり、工程
ばらつきに対しても高いマージンを有する。
以上NPN型のトランジスタの例で説明してきたが、PNP
型トランジスタでもまったく同様である。
型トランジスタでもまったく同様である。
発明の効果 以上説明したように本発明の半導体装置とその製造方
法によれば、外部ベース層と真性ベース層のオーバーラ
ップ量が均一でかつ十分で、極めて浅い真性ベース層を
有する自己整合バイポーラトランジスタを形成すること
ができる。したがってコレクタエミッタ間リーク電流や
ベース抵抗を増加させることなしに、トランジスタのカ
ットオフ周波数および集積回路の高周波特性を大幅に改
善できる。
法によれば、外部ベース層と真性ベース層のオーバーラ
ップ量が均一でかつ十分で、極めて浅い真性ベース層を
有する自己整合バイポーラトランジスタを形成すること
ができる。したがってコレクタエミッタ間リーク電流や
ベース抵抗を増加させることなしに、トランジスタのカ
ットオフ周波数および集積回路の高周波特性を大幅に改
善できる。
第１図（ａ）〜（ｅ）は本発明の一実施例における半導
体装置の製造の工程順断面図、第２図（ａ）〜（ｄ）は
本発明と従来例の特性を比較して示す図、第３図（ａ）
〜（ｄ）は従来の半導体装置の製造工程順断面図であ
る。 １……シリコン基板、２……Ｎ型埋め込みコレクタ層、
３……エピタキシャル層、４……窒化膜、５……シリコ
ン溝、６……LOCOS膜、７……ポリシリコン膜、８……
酸化膜、９……開口部、10……窒化膜、11……Ｐ型外部
ベース層、12……ポリシリコンサイドウォール、14……
エミッタ引出し開口部、15……ポリシリコンエミッタ電
極、16……Ｐ型真性ベース層、17……エミッタ層。
体装置の製造の工程順断面図、第２図（ａ）〜（ｄ）は
本発明と従来例の特性を比較して示す図、第３図（ａ）
〜（ｄ）は従来の半導体装置の製造工程順断面図であ
る。 １……シリコン基板、２……Ｎ型埋め込みコレクタ層、
３……エピタキシャル層、４……窒化膜、５……シリコ
ン溝、６……LOCOS膜、７……ポリシリコン膜、８……
酸化膜、９……開口部、10……窒化膜、11……Ｐ型外部
ベース層、12……ポリシリコンサイドウォール、14……
エミッタ引出し開口部、15……ポリシリコンエミッタ電
極、16……Ｐ型真性ベース層、17……エミッタ層。
Claims (4)
- 【請求項１】半導体基板上に形成されたエピタキシャル
層が同エピタキシャル層を貫通する第１の絶縁膜により
包囲されて形成された前記エピタキシャル層の島領域
と、同エピタキシャル層の島領域中に前記第１の絶縁膜
に接して形成された第１の不純物を含んだ外部ベース層
と、前記外部ベース層上と前記第１の絶縁膜上に直接被
着されベース引出し電極を構成する第１の半導体膜と、
同第１の半導体膜上に形成された酸化膜と、前記第１の
半導体膜と前記酸化膜の側面により前記エピタキシャル
層上に形成された開口部の側面、並びに前記エピタキシ
ャル層の前記開口部の周囲に形成された窒化膜と、同窒
化膜に隣接して形成された第２の半導体膜と、前記窒化
膜と前記第２の半導体膜により画定されたエミッタ引出
し開口部に形成されたエミッタ引出し電極を形成する第
３の半導体膜と、同第３の半導体膜の下方の前記エピタ
キシャル層内に前記第３の半導体膜に注入された第２の
不純物を拡散することにより形成された真性ベース層
と、同真性ベース層内に前記第３の半導体膜に注入され
た第３の不純物を拡散することにより形成されたエミッ
タ層とを備えるとともに、前記外部ベース層の内縁部と
前記真性ベース層の外縁部とが、実質的に対称的に一様
にオーバーラップしていることを特徴とする半導体装
置。 - 【請求項２】半導体基板上にエピタキシャル層を形成す
る工程と、同エピタキシャル層に選択的に溝を形成し、
同溝内に前記エピタキシャル層を貫通する第１の絶縁膜
を形成することにより、前記エピタキシャル層が前記第
１の絶縁膜に包囲される前記エピタキシャル層の島領域
を形成する工程と、前記第１の絶縁膜と前記エピタキシ
ャル層上に直接被着される第１の半導体膜とこの上に酸
化膜を形成する工程と、前記酸化膜と前記第１の半導体
膜を選択的に除去して前記エピタキシャル層の一部分を
露出させる開口部を形成するとともに、前記第１の半導
体膜によりベース引出し電極のパターンを形成する工程
と、前記開口部の表面を含むすべての表面に窒化膜を形
成し、同窒化膜の上にさらに第２の半導体膜を形成する
工程と、熱処理により前記ベース引出し電極から前記エ
ピタキシャル層に第１の不純物を導入し、外部ベース層
を形成する工程と、前記第２の半導体膜と前記窒化膜を
異方性エッチングで除去して前記開口部の側面に前記窒
化膜と前記第２の半導体膜によるサイドウォールを形成
するとともに前記エピタキシャル層が露出したエミッタ
引出し用開口部を形成する工程と、同エミッタ引出し用
開口部に第３の半導体膜を形成してエミッタ引出し電極
を形成する工程と、同エミッタ引出し電極に第２の不純
物を注入し、さらに前記エピタキシャル層内に前記第２
の不純物を拡散させて真性ベース層を形成する工程と、
前記エミッタ引出し電極に第３の不純物を注入し、さら
に前記真性ベース層内に前記第３の不純物を拡散させて
エミッタ層を形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項３】窒化膜の厚さを50〜120nmとしたことを特
徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項４】窒化膜の厚さを50〜120nmとしたことを特
徴とする特許請求の範囲第２項記載の半導体装置の製造
方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10495889 | 1989-04-25 | ||
| JP1-104958 | 1990-03-05 | ||
| JP2-53439 | 1990-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278436A JPH03278436A (ja) | 1991-12-10 |
| JP2543224B2 true JP2543224B2 (ja) | 1996-10-16 |
Family
ID=14394608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108451A Expired - Fee Related JP2543224B2 (ja) | 1989-04-25 | 1990-04-24 | 半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5098638A (ja) |
| EP (1) | EP0395358B1 (ja) |
| JP (1) | JP2543224B2 (ja) |
| DE (1) | DE69033711T2 (ja) |
Families Citing this family (354)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227317A (en) * | 1989-04-21 | 1993-07-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit bipolar transistor device |
| EP0534632B1 (en) * | 1991-09-24 | 2002-01-16 | Matsushita Electronics Corporation, Ltd. | Semiconductor integrated circuit device and method of fabricating the same |
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