JP2534269B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2534269B2 JP2534269B2 JP62195687A JP19568787A JP2534269B2 JP 2534269 B2 JP2534269 B2 JP 2534269B2 JP 62195687 A JP62195687 A JP 62195687A JP 19568787 A JP19568787 A JP 19568787A JP 2534269 B2 JP2534269 B2 JP 2534269B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ポリサイド構造の導電層を有する半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
近年、半導体装置が高集積化・微細化されるにつれ、
従来には問題とならなかつた種々のことが問題点として
顕在化するようになり、その改善のために新しい製造プ
ロセスの開発・改善が盛んに行われている。製造プロセ
スにおける熱的問題もその重要課題の一つであり、今
後、益々プロセスの低温化が必要となつている。
従来には問題とならなかつた種々のことが問題点として
顕在化するようになり、その改善のために新しい製造プ
ロセスの開発・改善が盛んに行われている。製造プロセ
スにおける熱的問題もその重要課題の一つであり、今
後、益々プロセスの低温化が必要となつている。
第３図は従来の半導体装置の製造方法を示すもので、
同図（ａ）〜（ｅ）は順次そのトランジスタ部の製造工
程を示す断面図である。
同図（ａ）〜（ｅ）は順次そのトランジスタ部の製造工
程を示す断面図である。
図において、（１）はＰ導電形（以下、Ｐ形と称す。
なお、Ｎ導電形については、以下、Ｎ形と称す）の半導
体基板（以下、基板と称す）、（２）はこの基板（１）
の一主面上に形成され、ゲート酸化膜（2a）となりうる
薄いシリコン酸化膜、（３）はこの薄いシリコン酸化膜
（２）上に形成される二層状のゲート電極、（４）はこ
のゲート電極（３）の下層部分を形成する第１の多結晶
シリコン層、（５）は上記ゲート電極（３）の上層部分
を形成し、モリブデンシリサイド（MoSi2）、タングス
テンシリサイド（WSi2）等からなる高融点金属シリサイ
ド層（以下、シリサイド層と称す）（６）はリン、ヒ素
等のイオンによるイオン注入である。（７）は上記基板
（１）の一主面上に上記イオン注入（６）が施されて形
成されるＮ形不純物層で、Ｎ形拡散層のソース領域（8
a）、ドレイン領域（8b）となるものである。（９）は
上記基板（１）の一主面上にシリコン酸化膜で形成され
る層間絶縁用の絶縁層、（10）はこの絶縁層（９）の上
面に形成され、層間絶縁層の平坦化をはかるリフロー材
料のボロン・リン・シリケートガラス（以下BPSGと称
す）、（11）は上記ゲート電極（３）におけるシリサイ
ド層（５）の一主面上に生成されるシリコン酸化層であ
る。
なお、Ｎ導電形については、以下、Ｎ形と称す）の半導
体基板（以下、基板と称す）、（２）はこの基板（１）
の一主面上に形成され、ゲート酸化膜（2a）となりうる
薄いシリコン酸化膜、（３）はこの薄いシリコン酸化膜
（２）上に形成される二層状のゲート電極、（４）はこ
のゲート電極（３）の下層部分を形成する第１の多結晶
シリコン層、（５）は上記ゲート電極（３）の上層部分
を形成し、モリブデンシリサイド（MoSi2）、タングス
テンシリサイド（WSi2）等からなる高融点金属シリサイ
ド層（以下、シリサイド層と称す）（６）はリン、ヒ素
等のイオンによるイオン注入である。（７）は上記基板
（１）の一主面上に上記イオン注入（６）が施されて形
成されるＮ形不純物層で、Ｎ形拡散層のソース領域（8
a）、ドレイン領域（8b）となるものである。（９）は
上記基板（１）の一主面上にシリコン酸化膜で形成され
る層間絶縁用の絶縁層、（10）はこの絶縁層（９）の上
面に形成され、層間絶縁層の平坦化をはかるリフロー材
料のボロン・リン・シリケートガラス（以下BPSGと称
す）、（11）は上記ゲート電極（３）におけるシリサイ
ド層（５）の一主面上に生成されるシリコン酸化層であ
る。
上記のように構成される半導体装置は、次のような製
造工程を経て得られる。まず、基板（１）の一主面上に
薄いシリコン酸化膜（２）が熱酸化法等により形成さ
れ、さらに、第１の多結晶シリコン層（４）が約3000Å
の厚さにCVD法等により形成され、リン処理等で低抵抗
化された後、シリサイド層（５）、例えばタングステン
シリサイド層が約2300Åの厚さにスパツタ法等により形
成される（第３図（ａ））。
造工程を経て得られる。まず、基板（１）の一主面上に
薄いシリコン酸化膜（２）が熱酸化法等により形成さ
れ、さらに、第１の多結晶シリコン層（４）が約3000Å
の厚さにCVD法等により形成され、リン処理等で低抵抗
化された後、シリサイド層（５）、例えばタングステン
シリサイド層が約2300Åの厚さにスパツタ法等により形
成される（第３図（ａ））。
次に、フオトリソグラフイ工程により上記、シリサイ
ド層（５）、第１の多結晶シリコン層（４）がパターニ
ング加工されてポリサイド構造からなる二層状のゲート
電極（３）が形成される（第３図（ｂ））。
ド層（５）、第１の多結晶シリコン層（４）がパターニ
ング加工されてポリサイド構造からなる二層状のゲート
電極（３）が形成される（第３図（ｂ））。
次に、上記基板（１）の一主面側より、例えばヒ素イ
オンによるイオン注入（６）が所定注入条件で施され、
上記ゲート電極（３）部がマスクとなつてその両側にお
ける上記基板（１）の一主面上の所定領域にＮ形不純物
層（７）が形成される（第３図（ｃ））。この後、熱処
理が、例えば約900℃で60分間施され、上記Ｎ形不純物
層（７）はＮ形拡散層となされ、ソース領域（8a）、ド
レイン領域（8b）が形成される。ソース領域（8a）、ド
レイン領域（8b）間はチヤネル部となり、これらソース
領域（8a）、ドレイン領域（8b）と上記ゲート酸化膜
（2a）を介して形成されている上記ゲート電極（３）と
でMOSトランジスタが形成される。なお、上記、熱処理
により、上記金属シリサイド（５）の一主面上には薄い
酸化層（図示省略）が生成されることになる。
オンによるイオン注入（６）が所定注入条件で施され、
上記ゲート電極（３）部がマスクとなつてその両側にお
ける上記基板（１）の一主面上の所定領域にＮ形不純物
層（７）が形成される（第３図（ｃ））。この後、熱処
理が、例えば約900℃で60分間施され、上記Ｎ形不純物
層（７）はＮ形拡散層となされ、ソース領域（8a）、ド
レイン領域（8b）が形成される。ソース領域（8a）、ド
レイン領域（8b）間はチヤネル部となり、これらソース
領域（8a）、ドレイン領域（8b）と上記ゲート酸化膜
（2a）を介して形成されている上記ゲート電極（３）と
でMOSトランジスタが形成される。なお、上記、熱処理
により、上記金属シリサイド（５）の一主面上には薄い
酸化層（図示省略）が生成されることになる。
次に、上記基板（１）の一主面上に絶縁層（９）が約
2000Åの厚さにCVD法等で形成された後、さらにBPSG（1
0）が約8000Åの厚さにCVD法等により形成される（第３
図（ｄ））。
2000Åの厚さにCVD法等で形成された後、さらにBPSG（1
0）が約8000Åの厚さにCVD法等により形成される（第３
図（ｄ））。
次に、上記BPSG（10）に、例えば約900℃でウエツト
（Wet）雰囲気中30分間のリフロー酸化が施され、平坦
化したBPSG（10a）となされる。このリフロー酸化によ
つて、上記シリサイド層（５）の一主面上にシリコン酸
化膜（11）が生成され、このシリコン酸化膜（11）の生
成過程で上記ゲート電極（３）はその一主面の中央部が
凹状に湾曲したものとなる（第３図（ｅ））。
（Wet）雰囲気中30分間のリフロー酸化が施され、平坦
化したBPSG（10a）となされる。このリフロー酸化によ
つて、上記シリサイド層（５）の一主面上にシリコン酸
化膜（11）が生成され、このシリコン酸化膜（11）の生
成過程で上記ゲート電極（３）はその一主面の中央部が
凹状に湾曲したものとなる（第３図（ｅ））。
なお、この後、フオトリソグラフイ工程によるパター
ニング加工がなされて上記平坦化したBPSG（10a）、絶
縁層（９）にコンタクト孔が形成された後、アルミニウ
ム等の配線材料が全面に形成され、フオトリソグラフイ
工程によるパターニング加工がなされて、上記平坦化し
たBPSG（10a）上には、コンタクト孔を介して上記ゲー
ト電極（３）、ソース領域（8a）、ドレイン領域（8b）
等と接続されるアルミニウム配線層等が形成されること
になる。
ニング加工がなされて上記平坦化したBPSG（10a）、絶
縁層（９）にコンタクト孔が形成された後、アルミニウ
ム等の配線材料が全面に形成され、フオトリソグラフイ
工程によるパターニング加工がなされて、上記平坦化し
たBPSG（10a）上には、コンタクト孔を介して上記ゲー
ト電極（３）、ソース領域（8a）、ドレイン領域（8b）
等と接続されるアルミニウム配線層等が形成されること
になる。
このように、上記イオン注入（６）後の熱処理は、所
定イオンが打込まれた不純物層のダメージを回復させ、
拡散層となさしめるものであり、また、上記リフロー酸
化における熱処理は、上記BPSG（10）を平坦化させて段
差を小さくし、上記アルミニウム配線層等の形成時にお
ける断線を防止させるとともに、高精度の加工を容易に
させるものであり、これら熱処理は製造上不可欠な工程
である。
定イオンが打込まれた不純物層のダメージを回復させ、
拡散層となさしめるものであり、また、上記リフロー酸
化における熱処理は、上記BPSG（10）を平坦化させて段
差を小さくし、上記アルミニウム配線層等の形成時にお
ける断線を防止させるとともに、高精度の加工を容易に
させるものであり、これら熱処理は製造上不可欠な工程
である。
従来の半導体装置の製造方法は以上のように構成され
ているので、ゲート電極（３）は、イオン注入後の熱処
理やリフロー酸化における熱処理によつて、酸化反応の
影響を受けるものである。すなわち、上記前者の熱処理
により上記ゲート電極（３）の一主面上、つまりシリサ
イド層（５）の一主面上には薄い酸化層が生成され、上
記シリサイド層（５）のシリサイドが結晶化される。上
記生成酸化層は、上記シリサイド層（５）が、例えばタ
ングステンシリサイドからなる場合、二酸化タングステ
ン（WO2）や三酸化タングステン（WO3）等のシリサイド
との酸化物やシリコン酸化膜からなる。この場合、上記
シリサイド層（５）が熱処理空間に面して酸素リツチ
（sich）な状態なのに対し、シリコン源となる第１の多
結晶シリコン層（４）が上記シリサイド層（５）の下層
側にあるため、上記シリコン酸化膜の生成は、上記シリ
サイド層（５）中を熱拡散して供給されるシリコン量に
律速されるものとなる。それら生成酸化層は、ポーラス
な構造特性を有するため、上記酸化層の生成に寄与する
酸素やシリコンを容易に拡散させうるものであり、ま
た、上記シリサイド層（５）は、所定温度を越えるとそ
のシリサイドが結晶化しだし、結晶粒径を次第に大きく
してゆくため、結晶粒界も大きくなつてその下層側の上
記第１の多結晶シリコン層（４）から上層側に向かうシ
リコンを容易に拡散させうるものである。
ているので、ゲート電極（３）は、イオン注入後の熱処
理やリフロー酸化における熱処理によつて、酸化反応の
影響を受けるものである。すなわち、上記前者の熱処理
により上記ゲート電極（３）の一主面上、つまりシリサ
イド層（５）の一主面上には薄い酸化層が生成され、上
記シリサイド層（５）のシリサイドが結晶化される。上
記生成酸化層は、上記シリサイド層（５）が、例えばタ
ングステンシリサイドからなる場合、二酸化タングステ
ン（WO2）や三酸化タングステン（WO3）等のシリサイド
との酸化物やシリコン酸化膜からなる。この場合、上記
シリサイド層（５）が熱処理空間に面して酸素リツチ
（sich）な状態なのに対し、シリコン源となる第１の多
結晶シリコン層（４）が上記シリサイド層（５）の下層
側にあるため、上記シリコン酸化膜の生成は、上記シリ
サイド層（５）中を熱拡散して供給されるシリコン量に
律速されるものとなる。それら生成酸化層は、ポーラス
な構造特性を有するため、上記酸化層の生成に寄与する
酸素やシリコンを容易に拡散させうるものであり、ま
た、上記シリサイド層（５）は、所定温度を越えるとそ
のシリサイドが結晶化しだし、結晶粒径を次第に大きく
してゆくため、結晶粒界も大きくなつてその下層側の上
記第１の多結晶シリコン層（４）から上層側に向かうシ
リコンを容易に拡散させうるものである。
このような過程を経て上記ゲート電極（３）の一主面
上に上記酸化層が生成されると、ゲートのシート抵抗の
増大、他配線層と接続する際のコンタクト抵抗の増大等
の電気特性の不具合を生じさせることになる。
上に上記酸化層が生成されると、ゲートのシート抵抗の
増大、他配線層と接続する際のコンタクト抵抗の増大等
の電気特性の不具合を生じさせることになる。
また、上記後者の熱処理により上記ゲート電極（３）
の一主面上にシリコン酸化膜（11）が盛んに生成される
ものとなる。それは、上記第１の多結晶シリコン層
（４）からはシリコンが、上層側に向けて上記シリサイ
ド層（５）中を熱拡散させてゆき、熱処理空間からは酸
素が、上記ゲート電極（３）側に向けてBPSG（10）、絶
縁層（９）中を熱拡散されて来て、それら両者が上記シ
リサイド層（５）の一主面上に至ると、そこで結合して
シリコン酸化膜（11）を生成させることによる。この場
合、上記シリサイド層（５）はその下層側の上記第１の
多結晶シリコン層（４）からシリコンが充分供給されて
シリコンリツチな状態であるのに対し、上記シリサイド
層（５）の一主面上には上記絶縁層（９）、BPSG（10）
があるため、上記シリコン酸化膜（11）の生成は、それ
らBPSG（10）、絶縁層（９）中を熱拡散して供給される
酸素量に律速されるものとなる。
の一主面上にシリコン酸化膜（11）が盛んに生成される
ものとなる。それは、上記第１の多結晶シリコン層
（４）からはシリコンが、上層側に向けて上記シリサイ
ド層（５）中を熱拡散させてゆき、熱処理空間からは酸
素が、上記ゲート電極（３）側に向けてBPSG（10）、絶
縁層（９）中を熱拡散されて来て、それら両者が上記シ
リサイド層（５）の一主面上に至ると、そこで結合して
シリコン酸化膜（11）を生成させることによる。この場
合、上記シリサイド層（５）はその下層側の上記第１の
多結晶シリコン層（４）からシリコンが充分供給されて
シリコンリツチな状態であるのに対し、上記シリサイド
層（５）の一主面上には上記絶縁層（９）、BPSG（10）
があるため、上記シリコン酸化膜（11）の生成は、それ
らBPSG（10）、絶縁層（９）中を熱拡散して供給される
酸素量に律速されるものとなる。
このような上記シリコン酸化膜（11）は、リフロー酸
化の時間経過とともに次第に成長して、その膜厚を増し
てゆき、逆に上記第１の多結晶シリコン層（４）からは
シリコンが減少してゆく。そして、リフロー酸化終了時
には、第３図（ｅ）に示すように、上記ゲート電極
（３）はその一主面の中央部が凹状に湾曲したものとな
り、場合によつては上記シリサイド層（５）、第１の多
結晶シリコン層（４）の接合界面で剥離してしまう等の
形状の劣化を起こすものであつた。そのため、しきい値
電圧の不均一、ゲート耐圧の低下等のトランジスタ特性
の劣化を招くものであつた。このように上記いずれの熱
処理によつても、電気特性の劣化を招くものとなり、信
頼性の損なわれたものになつてしまうという問題点があ
つた。
化の時間経過とともに次第に成長して、その膜厚を増し
てゆき、逆に上記第１の多結晶シリコン層（４）からは
シリコンが減少してゆく。そして、リフロー酸化終了時
には、第３図（ｅ）に示すように、上記ゲート電極
（３）はその一主面の中央部が凹状に湾曲したものとな
り、場合によつては上記シリサイド層（５）、第１の多
結晶シリコン層（４）の接合界面で剥離してしまう等の
形状の劣化を起こすものであつた。そのため、しきい値
電圧の不均一、ゲート耐圧の低下等のトランジスタ特性
の劣化を招くものであつた。このように上記いずれの熱
処理によつても、電気特性の劣化を招くものとなり、信
頼性の損なわれたものになつてしまうという問題点があ
つた。
この発明は上記のような問題点を解消するためになさ
れたもので、導電層が保護されて正常な形状になされ、
優れた電気特性を有する高信頼の半導体装置の製造方法
を得ることを目的とする。
れたもので、導電層が保護されて正常な形状になされ、
優れた電気特性を有する高信頼の半導体装置の製造方法
を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板
上に第１の多結晶シリコン層とシリサイド層とからなる
導電層が形成され、この導電層上に上記第１の多結晶シ
リコン層の保護を図る第２の多結晶シリコン層が形成さ
れ、ゲート電極を形成すると共に、絶縁層によりゲート
電極を構成する各層の層間絶縁を行う構成とし、上記絶
縁層のリフロー酸化時に、上記ゲート電極の側壁部をほ
とんど酸化することなく、上記第２の多結晶シリコン層
の一部を酸化するようにしたものである。
上に第１の多結晶シリコン層とシリサイド層とからなる
導電層が形成され、この導電層上に上記第１の多結晶シ
リコン層の保護を図る第２の多結晶シリコン層が形成さ
れ、ゲート電極を形成すると共に、絶縁層によりゲート
電極を構成する各層の層間絶縁を行う構成とし、上記絶
縁層のリフロー酸化時に、上記ゲート電極の側壁部をほ
とんど酸化することなく、上記第２の多結晶シリコン層
の一部を酸化するようにしたものである。
この発明における第２の多結晶シリコン層は、導電層
上にあつてこの導電層とは安定な状態を保ちながら、熱
拡散成分とは有効に反応するため、上記導電層における
第１の多結晶シリコン層のシリコンが熱拡散成分と反応
することを抑止し、ゲート電極の側壁部の酸化を抑止す
ることになる。
上にあつてこの導電層とは安定な状態を保ちながら、熱
拡散成分とは有効に反応するため、上記導電層における
第１の多結晶シリコン層のシリコンが熱拡散成分と反応
することを抑止し、ゲート電極の側壁部の酸化を抑止す
ることになる。
以下、この発明の一実施例を図について説明する。な
お、従来の技術の説明と重複する部分は、適宣その説明
を省略する。第１図はこの発明の一実施例を示す断面図
で、（ａ）〜（ｅ）は順次そのトランジスタ部の製造工
程を示す図である。第１図に示すものの構成が、第３図
に示すものの構成と異なる点は以下の点である。すなわ
ち、同図において、（１）（２）および（４）〜（10）
は従来と同一のもの、（12）は導電層となるゲート電
極、（13）は第２の多結晶シリコン層、（14）はシリコ
ン酸化膜である。上記ゲート電極（12）は、第１の多結
晶シリコン層（４）とモリブデンシリサイド（MOS
i2）、タングステンシリサイド（WBi2）等からなるシリ
サイド層（５）とのポリサイド構造からなる二層状にな
されており、その一主面上に第２の多結晶シリコン層
（13）が形成されて上層部分を反応によりシリコン酸化
膜（14）に変化しうる構成になされた点である。
お、従来の技術の説明と重複する部分は、適宣その説明
を省略する。第１図はこの発明の一実施例を示す断面図
で、（ａ）〜（ｅ）は順次そのトランジスタ部の製造工
程を示す図である。第１図に示すものの構成が、第３図
に示すものの構成と異なる点は以下の点である。すなわ
ち、同図において、（１）（２）および（４）〜（10）
は従来と同一のもの、（12）は導電層となるゲート電
極、（13）は第２の多結晶シリコン層、（14）はシリコ
ン酸化膜である。上記ゲート電極（12）は、第１の多結
晶シリコン層（４）とモリブデンシリサイド（MOS
i2）、タングステンシリサイド（WBi2）等からなるシリ
サイド層（５）とのポリサイド構造からなる二層状にな
されており、その一主面上に第２の多結晶シリコン層
（13）が形成されて上層部分を反応によりシリコン酸化
膜（14）に変化しうる構成になされた点である。
このように構成される半導体装置は、次のような製造
工程を経て得られる。まず、Ｐ形基板（１）の一主面上
にゲート酸化膜（2a）となりうる薄いシリコン酸化膜
（２）が熱酸化法等により形成され、この後第１の多結
晶シリコン層（４）が約3000Åの厚さにCVD法等により
形成され、リン処理等により低抵抗化された後、シリサ
イド層（５）、例えばタングステンシリサイド（WSi2）
層が約2300Åの厚さにスパツタ法等により形成され、さ
らに、第２の多結晶シリコン層（13）が約500Åの厚さ
にCVD法等により形成される（第１図（ａ））。
工程を経て得られる。まず、Ｐ形基板（１）の一主面上
にゲート酸化膜（2a）となりうる薄いシリコン酸化膜
（２）が熱酸化法等により形成され、この後第１の多結
晶シリコン層（４）が約3000Åの厚さにCVD法等により
形成され、リン処理等により低抵抗化された後、シリサ
イド層（５）、例えばタングステンシリサイド（WSi2）
層が約2300Åの厚さにスパツタ法等により形成され、さ
らに、第２の多結晶シリコン層（13）が約500Åの厚さ
にCVD法等により形成される（第１図（ａ））。
次に、フオトリソグラフイ工程により上記第２の多結
晶シリコン層（13）、シリサイド層（５）および第１の
多結晶シリコン層（４）がパターニング加工され、上層
に上記第２の多結晶シリコン層（13）を有したゲート電
極（12）が形成される（第１図（ｂ））。
晶シリコン層（13）、シリサイド層（５）および第１の
多結晶シリコン層（４）がパターニング加工され、上層
に上記第２の多結晶シリコン層（13）を有したゲート電
極（12）が形成される（第１図（ｂ））。
次に、上記基板（１）の一主面側より、例えばヒ素イ
オンによるイオン注入（６）が所定注入条件で施され、
上記ゲート電極（12）部がマスクとなつてその両側にお
ける上記基板（１）の一主面の領域に、Ｎ形不純物層
（７）が形成される（第１図（ｃ））。この後、熱処理
が、例えば約900℃で60分間施され、上記Ｎ形不純物層
（７）はＮ形拡散層となされ、ソース領域（8a）、ドレ
イン領域（8b）が形成される。上記基板（１）の一主面
上におけるソース領域（8a）、ドレイン領域（8b）間は
チヤネル部となり、これらソース領域（8a）、ドレイン
領域（8b）と上記ゲート酸化膜（2a）を介して形成され
た上記ゲート電極（12）とでMOSトランジスタが形成さ
れる。
オンによるイオン注入（６）が所定注入条件で施され、
上記ゲート電極（12）部がマスクとなつてその両側にお
ける上記基板（１）の一主面の領域に、Ｎ形不純物層
（７）が形成される（第１図（ｃ））。この後、熱処理
が、例えば約900℃で60分間施され、上記Ｎ形不純物層
（７）はＮ形拡散層となされ、ソース領域（8a）、ドレ
イン領域（8b）が形成される。上記基板（１）の一主面
上におけるソース領域（8a）、ドレイン領域（8b）間は
チヤネル部となり、これらソース領域（8a）、ドレイン
領域（8b）と上記ゲート酸化膜（2a）を介して形成され
た上記ゲート電極（12）とでMOSトランジスタが形成さ
れる。
次に、上記ゲート電極（12）を被覆するように基板
（１）の一主面上全面にシリコン酸化膜からなる絶縁層
（９）が約2000Åの厚さにCVD法等により形成された
後、層間絶縁層平坦化のためのリフロー材料、例えばBP
SG（10）が約8000Åの厚さにCVD法等により形成される
（第１図（ｄ））。
（１）の一主面上全面にシリコン酸化膜からなる絶縁層
（９）が約2000Åの厚さにCVD法等により形成された
後、層間絶縁層平坦化のためのリフロー材料、例えばBP
SG（10）が約8000Åの厚さにCVD法等により形成される
（第１図（ｄ））。
次に、上記BPSG（10）に、例えば約900℃でWet雰囲気
中30分間のリフロー酸化が施され、平坦化したBPSG（10
a）となされる（第１図（ｅ））。この後、フオトリソ
グラフイ工程によるパターニング加工がなされて上記平
坦化したBPSG（10a）、絶縁層（９）の所定部にコンタ
クト孔（図示省略）が形成された後、上面全面に配線材
料、例えばアルミニウム膜が形成され、フオトリソグラ
フイ工程によるパターニング加工がなされて上記平坦化
したBPSG（10a）上に、コンタクト孔を介して上記ゲー
ト電極（12）、ソース領域（8a）、ドレイン領域（8b）
等の一主面と接続されるアルミニウム配線による上層配
線（図示省略）が形成される。この上層配線は、例えば
メモリデバイスのビツト線に相当する配線となるもので
ある。上記BPSG（10）の形成とそのリフロー酸化処理
は、上記上層配線の形成に先立ち、上記ゲート電極（1
2）部によつて生ずる上記絶縁層（９）における急峻な
段差を上記BPSG（10）の平坦化により小さくすることに
より、上記上層配線の段差部における断線を防止させる
とともに高精度の加工をなさしめるものである。
中30分間のリフロー酸化が施され、平坦化したBPSG（10
a）となされる（第１図（ｅ））。この後、フオトリソ
グラフイ工程によるパターニング加工がなされて上記平
坦化したBPSG（10a）、絶縁層（９）の所定部にコンタ
クト孔（図示省略）が形成された後、上面全面に配線材
料、例えばアルミニウム膜が形成され、フオトリソグラ
フイ工程によるパターニング加工がなされて上記平坦化
したBPSG（10a）上に、コンタクト孔を介して上記ゲー
ト電極（12）、ソース領域（8a）、ドレイン領域（8b）
等の一主面と接続されるアルミニウム配線による上層配
線（図示省略）が形成される。この上層配線は、例えば
メモリデバイスのビツト線に相当する配線となるもので
ある。上記BPSG（10）の形成とそのリフロー酸化処理
は、上記上層配線の形成に先立ち、上記ゲート電極（1
2）部によつて生ずる上記絶縁層（９）における急峻な
段差を上記BPSG（10）の平坦化により小さくすることに
より、上記上層配線の段差部における断線を防止させる
とともに高精度の加工をなさしめるものである。
このように上記一実施例によれば、ゲート電極（12）
の一主面上に互いに安定な状態を保つ第２の多結晶シリ
コン層（13）を有しており、イオン注入（６）後の熱処
理において、上記ゲート電極（12）の一主面が直接熱処
理空間にさらされることもなく、その保護が図られるも
のとなる。また、リフロー酸化の熱処理においても、同
様にゲート電極（12）の保護が図られるものとなる。す
なわち、上記前者の熱処理の場合、熱処理空間からの酸
素はまず、上記第２の多結晶シリコン層（13）のシリコ
ンと反応するものであり、また、後者の熱処理の場合、
絶縁層（９）、BPSG（10）中を上記ゲート電極（12）側
に向けて熱拡散する酸素はまず、上記第２の多結晶シリ
コン層（13）のシリコンと反応するものである。そし
て、それらの反応により上記第２の多結晶シリコン層
（13）は、その上層部分よりシリコン酸化膜（14）に変
化してゆく。上記における熱処理の場合、この反応は、
上記第２の多結晶シリコン層（13）が100〜200Å程度残
るものとなる。このように、反応は上記ゲート電極（1
2）の上層における上記第２の多結晶シリコン層（13）
との間でのみ行われることになり、上記ゲート電極（1
2）の下層部分を形成する第１の多結晶シリコン層
（４）には及ばない。また、ゲート電極（12）の上層部
分を形成するシリサイド層（５）の一主面は、上記第２
の多結晶シリコン層（13）と接合されており、酸素が拡
散して来ないため、シリサイドとの酸化物が生成される
こともなく、ゲート電極の側壁部もほとんど酸化されな
い。従つて上層配線は、直接、シリサイド層（５）と接
合されるものとなり、所望の特性が得られることにな
る。このように、上記ゲート電極（12）は、熱処理にお
ける酸化反応の影響を受けることなく、保護されるもの
であつて、その形状を正常に保持できて所期のものが得
られ、優れた電気特性を有するトランジスタが形成され
ることになる。
の一主面上に互いに安定な状態を保つ第２の多結晶シリ
コン層（13）を有しており、イオン注入（６）後の熱処
理において、上記ゲート電極（12）の一主面が直接熱処
理空間にさらされることもなく、その保護が図られるも
のとなる。また、リフロー酸化の熱処理においても、同
様にゲート電極（12）の保護が図られるものとなる。す
なわち、上記前者の熱処理の場合、熱処理空間からの酸
素はまず、上記第２の多結晶シリコン層（13）のシリコ
ンと反応するものであり、また、後者の熱処理の場合、
絶縁層（９）、BPSG（10）中を上記ゲート電極（12）側
に向けて熱拡散する酸素はまず、上記第２の多結晶シリ
コン層（13）のシリコンと反応するものである。そし
て、それらの反応により上記第２の多結晶シリコン層
（13）は、その上層部分よりシリコン酸化膜（14）に変
化してゆく。上記における熱処理の場合、この反応は、
上記第２の多結晶シリコン層（13）が100〜200Å程度残
るものとなる。このように、反応は上記ゲート電極（1
2）の上層における上記第２の多結晶シリコン層（13）
との間でのみ行われることになり、上記ゲート電極（1
2）の下層部分を形成する第１の多結晶シリコン層
（４）には及ばない。また、ゲート電極（12）の上層部
分を形成するシリサイド層（５）の一主面は、上記第２
の多結晶シリコン層（13）と接合されており、酸素が拡
散して来ないため、シリサイドとの酸化物が生成される
こともなく、ゲート電極の側壁部もほとんど酸化されな
い。従つて上層配線は、直接、シリサイド層（５）と接
合されるものとなり、所望の特性が得られることにな
る。このように、上記ゲート電極（12）は、熱処理にお
ける酸化反応の影響を受けることなく、保護されるもの
であつて、その形状を正常に保持できて所期のものが得
られ、優れた電気特性を有するトランジスタが形成され
ることになる。
第２図はこの発明の他の一実施例を示す断面図で、
（ａ）〜（ｇ）は順次そのLDD（Lightly Doped Drain）
構造のトランジスタ部の製造工程を示す図である。第２
図に示すものの構成が第３図に示すものの構成と異なる
点は、以下の点である。すなわち、同図において、（1
5）は第１のＮ形不純物層、（16）はシリコン酸化膜か
らなるサイドウオール、（17）は第２のＮ形不純物層、
（18a）および（18b）はソース領域およびドレイン領域
である。このものは、ゲート電極（12）の上層に第２の
多結晶シリコン層（13）を有し、上記ゲート電極（12）
の側壁側の薄いシリコン酸化膜（２）との段差部にサイ
ドウオール（16）が形成されている。基板（１）の一主
面上におけるチヤネル部の両側には、上記サイドウオー
ル（16）の底辺部に浅い接合のN-領域（15a）（15b）が
あり、さらにその外側領域に上記N-領域（15a）（15b）
より高濃度で、深い接合のN+領域（17a）（17b）があ
り、これらN-領域（15a）（15b）とN+領域（17a）（17
b）とからなるソース領域（18a）、ドレイン領域（18
b）が形成される構成になされている。
（ａ）〜（ｇ）は順次そのLDD（Lightly Doped Drain）
構造のトランジスタ部の製造工程を示す図である。第２
図に示すものの構成が第３図に示すものの構成と異なる
点は、以下の点である。すなわち、同図において、（1
5）は第１のＮ形不純物層、（16）はシリコン酸化膜か
らなるサイドウオール、（17）は第２のＮ形不純物層、
（18a）および（18b）はソース領域およびドレイン領域
である。このものは、ゲート電極（12）の上層に第２の
多結晶シリコン層（13）を有し、上記ゲート電極（12）
の側壁側の薄いシリコン酸化膜（２）との段差部にサイ
ドウオール（16）が形成されている。基板（１）の一主
面上におけるチヤネル部の両側には、上記サイドウオー
ル（16）の底辺部に浅い接合のN-領域（15a）（15b）が
あり、さらにその外側領域に上記N-領域（15a）（15b）
より高濃度で、深い接合のN+領域（17a）（17b）があ
り、これらN-領域（15a）（15b）とN+領域（17a）（17
b）とからなるソース領域（18a）、ドレイン領域（18
b）が形成される構成になされている。
ところで、上記のように構成される半導体装置は、次
のような製造工程を経て得られる。すなわち、まず、Ｐ
形基板（１）の一主面上にゲート酸化膜（2a）となりう
る薄いシリコン酸化膜（２）が熱酸化法等により形成さ
れ、この後第１の多結晶シリコン層（４）が約3000Åの
厚さにCVD法等により形成され、リン処理等により低抵
抗化された後、シリサイド層（５）、例えばタングステ
ンシリサイド（WSi2）層が約2300Åの厚さにスパツタ法
等により形成され、さらに第２の多結晶シリコン層（1
3）が約500Åの厚さにCVD法等により形成される（第２
図（ａ））。
のような製造工程を経て得られる。すなわち、まず、Ｐ
形基板（１）の一主面上にゲート酸化膜（2a）となりう
る薄いシリコン酸化膜（２）が熱酸化法等により形成さ
れ、この後第１の多結晶シリコン層（４）が約3000Åの
厚さにCVD法等により形成され、リン処理等により低抵
抗化された後、シリサイド層（５）、例えばタングステ
ンシリサイド（WSi2）層が約2300Åの厚さにスパツタ法
等により形成され、さらに第２の多結晶シリコン層（1
3）が約500Åの厚さにCVD法等により形成される（第２
図（ａ））。
次に、フオトリソグラフイ工程により上記第２の多結
晶シリコン層（13）、シリサイド層（５）および第１の
多結晶シリコン層（４）がパターニング加工され、上層
に上記第２の多結晶シリコン層（13）を有したポリサイ
ド構造からなる二層状のゲート電極（12）が形成される
（第２図（ｂ））。
晶シリコン層（13）、シリサイド層（５）および第１の
多結晶シリコン層（４）がパターニング加工され、上層
に上記第２の多結晶シリコン層（13）を有したポリサイ
ド構造からなる二層状のゲート電極（12）が形成される
（第２図（ｂ））。
次に、上記基板（１）の一主面側より、例えばヒ素イ
オンによるイオン注入（６）が所定注入条件で施され、
上記ゲート電極（12）部がマスクとなつて上記基板
（１）におけるチヤネル部の両側に浅い接合を有する第
１のＮ形不純物層（15）が形成される（第２図
（ｃ））。この後、熱処理が施され、上記第１のＮ形不
純物層（15）はソース領域（18a）、ドレイン領域（18
b）の一部となるN-領域（15a）（15b）となされる。
オンによるイオン注入（６）が所定注入条件で施され、
上記ゲート電極（12）部がマスクとなつて上記基板
（１）におけるチヤネル部の両側に浅い接合を有する第
１のＮ形不純物層（15）が形成される（第２図
（ｃ））。この後、熱処理が施され、上記第１のＮ形不
純物層（15）はソース領域（18a）、ドレイン領域（18
b）の一部となるN-領域（15a）（15b）となされる。
次に、上記基板（１）の一主面上全面に絶縁層の一部
となるシリコン酸化膜が約2500Åの厚さにCVD法等によ
り形成された後、反応性イオンエツチング（以下、RIE
と称す）法等により、上記シリコン酸化膜を全面エツチ
ングする。RIE後、膜厚差により上記ゲート電極（1
2）、第２の多結晶シリコン層（13）の側面側の段差部
分にのみ上記シリコン酸化膜が残り、上記シリコン酸化
膜からなるサイドウオール（16）が形成される（第２図
（ｄ））。このサイドウオール（16）の底辺部は約2500
Å弱の大きさとなる。
となるシリコン酸化膜が約2500Åの厚さにCVD法等によ
り形成された後、反応性イオンエツチング（以下、RIE
と称す）法等により、上記シリコン酸化膜を全面エツチ
ングする。RIE後、膜厚差により上記ゲート電極（1
2）、第２の多結晶シリコン層（13）の側面側の段差部
分にのみ上記シリコン酸化膜が残り、上記シリコン酸化
膜からなるサイドウオール（16）が形成される（第２図
（ｄ））。このサイドウオール（16）の底辺部は約2500
Å弱の大きさとなる。
次に、上記基板（１）の一主面側より、例えばヒ素イ
オンによるイオン注入（６）が上記第１のＮ形不純物層
（15）より高濃度で、かつ深い接合となる注入条件で施
され、上記ゲート電極（12）部、サイドウオール（16）
がマスクとなつて、上記基板（１）の一主面上における
上記サイドウオール（16）の外側領域に第２のＮ形不純
物層（17）が形成される（第２図（ｅ））。この後、熱
処理が、例えば約900℃で60分間施され、上記第２のＮ
形不純物層（17）はＮ形拡散層となされ、N+領域（17
a）（17b）が形成される。そこで上記基板（１）の一主
面上に、チヤネル部をはさみ上記N-領域（15a）（15b）
とN+領域（17a）（17b）とからなるソース領域（18
a）、ドレイン領域（18b）が形成される。
オンによるイオン注入（６）が上記第１のＮ形不純物層
（15）より高濃度で、かつ深い接合となる注入条件で施
され、上記ゲート電極（12）部、サイドウオール（16）
がマスクとなつて、上記基板（１）の一主面上における
上記サイドウオール（16）の外側領域に第２のＮ形不純
物層（17）が形成される（第２図（ｅ））。この後、熱
処理が、例えば約900℃で60分間施され、上記第２のＮ
形不純物層（17）はＮ形拡散層となされ、N+領域（17
a）（17b）が形成される。そこで上記基板（１）の一主
面上に、チヤネル部をはさみ上記N-領域（15a）（15b）
とN+領域（17a）（17b）とからなるソース領域（18
a）、ドレイン領域（18b）が形成される。
次に、上記基板（１）の一主面上全面にシリコン酸化
膜からなる絶縁層（９）が約2000Åの厚さにCVD法等に
より形成され、さらに、層間絶縁層平坦化のためのリフ
ロー材料、例えばBPSG（10）が約8000Åの厚さにCVD法
等により形成される（第２図（ｆ））。
膜からなる絶縁層（９）が約2000Åの厚さにCVD法等に
より形成され、さらに、層間絶縁層平坦化のためのリフ
ロー材料、例えばBPSG（10）が約8000Åの厚さにCVD法
等により形成される（第２図（ｆ））。
次に、上記BPSG（10）に、例えば約900℃でWet雰囲気
中30分間のリフロー酸化が施され、平坦化したBPSG（10
a）となされる（第２図（ｇ））。この後、第１図で説
明した如く同様な工程を経て、上記平坦化したBPSG（10
a）上に上層配線が形成されることになる。
中30分間のリフロー酸化が施され、平坦化したBPSG（10
a）となされる（第２図（ｇ））。この後、第１図で説
明した如く同様な工程を経て、上記平坦化したBPSG（10
a）上に上層配線が形成されることになる。
このように構成される上記他の一実施例においても、
ゲート電極（12）の上層に第２の多結晶シリコン層（1
3）を有するため、イオン注入（６）後の熱処理あるい
はリフロー酸化における熱処理において、熱処理空間よ
り直接至つた酸素、あるいはBPSG（10）、絶縁層（９）
の中を上記ゲート電極（12）側に向つて熱拡散する酸素
はまず、上記第２の多結晶シリコン層（13）に至り、そ
のシリコンと結合し、上層部分より次第にシリコン酸化
膜（14）に変化してゆく。
ゲート電極（12）の上層に第２の多結晶シリコン層（1
3）を有するため、イオン注入（６）後の熱処理あるい
はリフロー酸化における熱処理において、熱処理空間よ
り直接至つた酸素、あるいはBPSG（10）、絶縁層（９）
の中を上記ゲート電極（12）側に向つて熱拡散する酸素
はまず、上記第２の多結晶シリコン層（13）に至り、そ
のシリコンと結合し、上層部分より次第にシリコン酸化
膜（14）に変化してゆく。
そして、上記熱処理では、上記第２の多結晶シリコン
層（13）が存在する限り、この領域での反応のみが進行
するものであり、この場合、上記第２の多結晶シリコン
層（13）が100〜200Å程度残り、上層部分が酸素と反応
して変化したシリコン酸化膜（14）が成長したものとな
る。従つて、この場合には、上記酸素はこれ以上上記ゲ
ート電極（12）側に熱拡散されることはなく、上記ゲー
ト電極（12）における第１の多結晶シリコン層（４）と
の反応には至らず、また、同様に金属シリサイド層
（５）におけるシリサイドとの酸化物生成の反応も起き
ない。そのため、上記ゲート電極（12）は、上記におけ
る酸化反応の影響を受けることもなく、保護されるもの
となる。
層（13）が存在する限り、この領域での反応のみが進行
するものであり、この場合、上記第２の多結晶シリコン
層（13）が100〜200Å程度残り、上層部分が酸素と反応
して変化したシリコン酸化膜（14）が成長したものとな
る。従つて、この場合には、上記酸素はこれ以上上記ゲ
ート電極（12）側に熱拡散されることはなく、上記ゲー
ト電極（12）における第１の多結晶シリコン層（４）と
の反応には至らず、また、同様に金属シリサイド層
（５）におけるシリサイドとの酸化物生成の反応も起き
ない。そのため、上記ゲート電極（12）は、上記におけ
る酸化反応の影響を受けることもなく、保護されるもの
となる。
また、上記第２の多結晶シリコン層（13）は、サイド
ウオール（16）形成のRIE時に、上記ゲート電極（1
2）、特にシリサイド層（５）の一主面が露出し、直接
エツチング空間にさらされてそのガスと反応するのを抑
止させる機能も果すことになる。
ウオール（16）形成のRIE時に、上記ゲート電極（1
2）、特にシリサイド層（５）の一主面が露出し、直接
エツチング空間にさらされてそのガスと反応するのを抑
止させる機能も果すことになる。
以上のように、この発明の実施例によれば、ゲート電
極（12）における第１の多結晶シリコン層（４）のシリ
コンは、熱処理によつてもたらされる酸素との反応が抑
止されるため、上記ゲート電極（12）は上記配線等と正
常な接続が行われるものであり、また、上記第１の多結
晶シリコン層（４）中のシリコンが減少して上記ゲート
電極（12）の一主面に湾曲を生じさせることも防止され
る。
極（12）における第１の多結晶シリコン層（４）のシリ
コンは、熱処理によつてもたらされる酸素との反応が抑
止されるため、上記ゲート電極（12）は上記配線等と正
常な接続が行われるものであり、また、上記第１の多結
晶シリコン層（４）中のシリコンが減少して上記ゲート
電極（12）の一主面に湾曲を生じさせることも防止され
る。
従つて、上記ゲート電極（12）は、正常な形状に形成
され、優れた電気特性を有するものにできる。
され、優れた電気特性を有するものにできる。
なお、上記各実施例の説明において、素子構造は、Ｐ
形基板（１）にＮ形拡散層が形成され、MOSトランジス
タが形成される場合を示したが、これに限定されず、上
記基板（１）、拡散層は上記と逆導電形であつても良
く、形成される素子構造もBIPトランジスタ等の他の素
子構造であつても良い。
形基板（１）にＮ形拡散層が形成され、MOSトランジス
タが形成される場合を示したが、これに限定されず、上
記基板（１）、拡散層は上記と逆導電形であつても良
く、形成される素子構造もBIPトランジスタ等の他の素
子構造であつても良い。
さらに、導電層上に有する第２の多結晶シリコン層
（13）は、ドープド多結晶シリコンまたはノンドープド
多結晶シリコンのいずれであつても良く、また、その構
成は、初めに約500Åの厚さに形成され、リフロー酸化
後に100〜200Å程度を残して上層部分がシリコン酸化膜
（14）に変化する場合のものを示したが、これに限定さ
れるものではなく、上記第２の多結晶シリコン層（13）
がリフロー酸化後にわずか残存するものであれば効果を
有するものであり、リフロー酸化等の熱処理条件に応じ
て、上記第２の多結晶シリコン層（13）の厚さ、さらに
他の層の厚さ等が適当に選択されて形成されたものであ
つても上記と同様の効果を奏するものである。
（13）は、ドープド多結晶シリコンまたはノンドープド
多結晶シリコンのいずれであつても良く、また、その構
成は、初めに約500Åの厚さに形成され、リフロー酸化
後に100〜200Å程度を残して上層部分がシリコン酸化膜
（14）に変化する場合のものを示したが、これに限定さ
れるものではなく、上記第２の多結晶シリコン層（13）
がリフロー酸化後にわずか残存するものであれば効果を
有するものであり、リフロー酸化等の熱処理条件に応じ
て、上記第２の多結晶シリコン層（13）の厚さ、さらに
他の層の厚さ等が適当に選択されて形成されたものであ
つても上記と同様の効果を奏するものである。
以上のように、この発明によれば第１の多結晶シリコ
ン層とシリサイド層とからなる導電層上に第２の多結晶
シリコン層を設け、上記第１の多結晶シリコン層の保護
を図る構成になされたので、正常な形状の導電層が得ら
れて優れた電気特性と高信頼性が得られる効果がある。
ン層とシリサイド層とからなる導電層上に第２の多結晶
シリコン層を設け、上記第１の多結晶シリコン層の保護
を図る構成になされたので、正常な形状の導電層が得ら
れて優れた電気特性と高信頼性が得られる効果がある。
【図面の簡単な説明】 第１図（ａ）〜（ｅ）はこの発明の一実施例による半導
体装置の製造方法を示すトランジスタ部の製造工程断面
図、第２図（ａ）〜（ｇ）はこの発明の他の一実施例に
よる半導体装置の製造方法を示すトランジスタ部の製造
工程断面図、第３図（ａ）〜（ｅ）は従来の半導体装置
の製造方法を示すトランジスタ部の製造工程断面図であ
る。 図において、（１）は半導体基板、（４）は第１の多結
晶シリコン層、（５）はシリサイド層、（９）は絶縁
層、（10）はBPSG、（12）はゲート電極、（13）は第２
の多結晶シリコン層である。 図中、同一符号は同一、または相当部分を示す。
体装置の製造方法を示すトランジスタ部の製造工程断面
図、第２図（ａ）〜（ｇ）はこの発明の他の一実施例に
よる半導体装置の製造方法を示すトランジスタ部の製造
工程断面図、第３図（ａ）〜（ｅ）は従来の半導体装置
の製造方法を示すトランジスタ部の製造工程断面図であ
る。 図において、（１）は半導体基板、（４）は第１の多結
晶シリコン層、（５）はシリサイド層、（９）は絶縁
層、（10）はBPSG、（12）はゲート電極、（13）は第２
の多結晶シリコン層である。 図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】半導体基板上にゲート絶縁膜を介して第１
の多結晶シリコン層を形成する第１の工程、上記第１の
多結晶シリコン層上に高融点金属シリサイド層を形成す
る第２の工程、上記高融点金属シリサイド層上に第２の
多結晶シリコン層を形成する第３の工程、上記第１の多
結晶シリコン層、高融点金属シリサイド層及び第２の多
結晶シリコン層をパターニング加工することにより、上
記半導体基板上にゲート電極を形成する第４の工程、上
記半導体基板の一主面に不純物を注入する第５の工程、
上記半導体基板の一主面に注入した不純物を熱処理し拡
散させる第６の工程、少なくとも上記第１の多結晶シリ
コン層と高融点金属シリサイド層を被覆するようにCVD
法等によって絶縁膜を形成する第７の工程、熱酸化処理
することによって上記絶縁膜の表面を平坦化させ、かつ
上記ゲート電極の側壁部を酸化させることなく上記第２
の多結晶シリコン層の一部を酸化させる第８の工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62195687A JP2534269B2 (ja) | 1987-08-04 | 1987-08-04 | 半導体装置の製造方法 |
| US07/227,892 US4935380A (en) | 1987-08-04 | 1988-08-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62195687A JP2534269B2 (ja) | 1987-08-04 | 1987-08-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6439064A JPS6439064A (en) | 1989-02-09 |
| JP2534269B2 true JP2534269B2 (ja) | 1996-09-11 |
Family
ID=16345329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62195687A Expired - Fee Related JP2534269B2 (ja) | 1987-08-04 | 1987-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534269B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265541A (ja) * | 1988-04-15 | 1989-10-23 | Fujitsu Ltd | 半導体装置 |
| US4978637A (en) * | 1989-05-31 | 1990-12-18 | Sgs-Thomson Microelectronics, Inc. | Local interconnect process for integrated circuits |
| JP2569809B2 (ja) * | 1989-06-15 | 1997-01-08 | 日本電気株式会社 | 半導体装置の製造方法 |
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1987
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