JP2527017B2 - デジタルフィルタ - Google Patents

Description

【発明の詳細な説明】

「産業上の利用分野」 この発明はデジタルオーディオ機器等に用いられるデ
ジタルフィルタ（オーバーサンプリングフィルタ）に関
する。 「従来の技術」 CD（コンパクトディスク）プレーヤー、BS（衛星放
送）受信機、DAT（デジタルオーディオテープレコー
ダ）等のデジタルオーディオ機器において、デジタルフ
ィルタが用いられている。このデジタルフィルタによれ
ば、入力デジタル信号はそのサンプリング周波数のＮ倍
（Ｎは整数）の周波数で再標本化されて出力される。そ
して、デジタルフィルタから出力される高いサンプリン
グ周波数によるデジタル信号をD/A（デジタル／アナロ
グ）変換するようにすれば、オーディオ信号帯域と不要
高調波帯域とが十分に離れたアナログ信号が得られる。
従って、D/A変換器から出力されるアナログ信号の不要
高調波をローパスフィルタによって容易に除去すること
ができ、質の良いオーディオ信号が再生される。 第13図（ａ）および（ｂ）は、従来のデジタルフイル
タを用いたCD（コンパクトディスク）プレーヤ用オーデ
ィオ信号再生回路の構成を示すブロック図である。 第13図（ａ）において、１は信号処理回路である。こ
の種の回路の搭載されたIC（集積回路）として、例えば
ヤマハ株式会社製YM3623Bなどが知られている。CDから
読み出されたピット情報は、この信号処理回路１によっ
てデジタル信号化される。そして、この信号処理回路１
からは、ピット情報と対応したデジタルデータSDIが、
所定のサンプリング周期FW＝1/fs毎にシリアル出力され
る。また、信号処理回路１からは、デジタルデータSDI
の各ビットデータと同期したビットクロックBCIが出力
されると共に、サンプリング周期FW毎にワードクロック
SDSYが出力される。 ２はデジタルフィルタであり、例えばヤマハ株式会社
製YM3414などのICが知られている。このデジタルフィル
タ２では、信号処理回路１から供給されるデジタルデー
タSDIが、ビットクロックBCIのタイミングで読み込まれ
る。ここで、デジタルデータSDIは１ワード16ビット構
成となっている。そして、ワードクロックSDSYが“1"レ
ベルの時にＬ（左）チャネル用データ１ワードが、“0"
レベルの時にＲ（右）チャネル用データ１ワードが、信
号処理回路１からデジタルフィルタ２に供給される。そ
して、デジタルフィルタ２では、ワードクロックSDSYの
変化が検出されることにより、デジタルデータSDIのワ
ード長の切り換わり点が検知され、ＲチャネルおよびＬ
チャネル各１ワード分のデジタルデータSDIが内部に取
り込まれる。 このようにしてサンプリング周期FW毎にデジタルデー
タSDIが取り込まれる。そして、デジタルフィルタ２内
において、入力サンプリング周波数fsの８倍のサンプリ
ング周波数8fsと対応したデジタルデータが演算され
る。この演算の結果得られたデジタルデータは、入力サ
ンプリング周期FWの1/8周期毎に、順次、デジタルデー
タDRO（右チャネル用）およびDLO（左チャネル用）とし
てシリアル出力される。また、このデジタルデータDRO
およびDLOの各ビットデータと同期した出力ビットクロ
ックBCOと、デジタルデータDROおよびDLOの１ワード分
の送出と同期した出力ワードクロックWCOおよびサンプ
ルホールド信号SHLとが出力される。このデジタルフィ
ルタ２には400fs程度の発振周波数を有する発振回路2X
が設けられている。そして、この発振回路2Xの発振出力
がビットクロックBCIによって位相同期されて内部クロ
ックが発生され、この内部クロックによってデジタルフ
ィルタ２内の各部が動作するようになっている。すなわ
ち、このデジタルフィルタ２では、信号処理回路１と位
相同期して処理が進められるようになっている。 3Rおよび3LはD/A変換器であり、各々デジタルフィル
タ２から出力されたデジタルデータDROおよびDLOを、D/
A変換して出力する。デジタルデータDROおよびDLOは、
ビットクロックBCOによって、各々D/A変換器3Rおよび3L
にシリアル入力される。そして、ワードクロックWCOの
変化時点で、内部のラッチ回路にラッチされてD/A変換
が行われ、アナログ信号ARおよびALとして各々出力され
る。そして、これらのアナログ信号ARおよびALは、サン
プルホールド回路4Rおよび4Lによって、サンプルホール
ドされた後、アナログフィルタ5Rおよび5Lによって不要
高調波が除去され、Ｒチャネル用オーディオ信号RAおよ
びＬチャネル用オーディオ信号LAとして出力される。 なお、第13図（ｂ）に示すように、信号処理回路１か
ら発生される高速のクロックφ_Ａをデジタルフィルタ２
の発振回路用入力端子XIに供給するようにしても、第13
図（ａ）と同等の機能のオーディオ信号再生回路を構成
することが可能である。 「発明が解決しようとする課題」 ところで、上述した従来のデジタルフィルタ２は、入
力サンプリング周波数fsおよびサンプリング周期FW毎に
入力されるビットクロック数（この数をビットクロック
レイトと呼ぶ）などの入力タイミング仕様に合わせて回
路設計がなされている。しかしながら、デジタル信号の
サンプリング周波数fsは、BS受信機は32kHz、CDプレー
ヤは44.1kHz、DATにあっては48kHzと各種有り、また、
ビットクロックレイトも32fs〜192fsまで各種仕様が用
いられている。従って、デジタルオーディオシステムを
設計する場合、これらの入力タイミング仕様と合ったデ
ジタルフィルタを用意する必要があり、設計が難しいと
いう問題があった。また、適したデジタルフィルタが手
許にない場合は新たに購入するかあるいは開発する必要
があり、システムがコスト高になってしまうという問題
があった。特にデジタルフィルタに対する入力デジタル
データのサンプリング周波数が変わった場合、デジタル
フィルタの処理結果たる出力デジタルデータを後続の回
路（デジタル−アナログ変換器，サンプルホールド回路
等）に引き渡すための最適なタイミングが変わってしま
うため、複数種類のサンプリング周波数に対応したデジ
タルフィルタの設計は、極めて困難なものであった。 たとえば、ただ単に前述したワードクロックWCO等を
所定クロック数だけ遅延させて、サンプルホールド信号
SHLを生成した場合、入力デジタルデータのサンプリン
グ周波数が変わってしまうと、それに伴ってビットクロ
ックレイトが変化してしまうため、該サンプルホールド
信号SHLのパルス幅や出力タイミングも変化してしま
い、サンプルホールドタイミング等がずれ、システムが
誤動作してしまうという不都合が発生する可能性があっ
た。 この発明は上述した事情に鑑みてなされたもので、入
力タイミング仕様に拘わらず、処理結果たるデジタルデ
ータを最適なタイミングで後続の回路に処理させること
ができ、各種の入力タイミング仕様に適応することが可
能なデジタルフィルタを提供することを目的としてい
る。 「課題を解決するための手段」 この発明は、順次入力される時系列のデジタルデータ
（シリアルデータSDI）に対して所定の積和演算を行い
（第１図、演算部12,係数ROM13,テンポラリRAM14）、該
入力デジタルデータのサンプリング周波数（fs）のＮ倍
（Ｎは整数）のサンプリング周波数（Ｎ・fs）に対応し
たデジタルデータ（デジタルデータDRO,DLO）を生成す
るデジタルフィルタにおいて、 前記入力デジタルデータのサンプリング周波数のＮ倍
の周波数を有する起動信号（出力ワードクロックWCO）
を発生する起動信号発生手段（第５図、遅延回路113,11
4,セレクタ115,遅延回路116）と、 前記入力デジタルデータを構成する各ビットのビット
入力速度（ビットクロックレイト検出信号SA、SB、SC）
を検出するビット入力速度検出手段（第５図、カウンタ
103,微分回路104,ラッチ回路105,デコーダ106）と、 前記起動信号によって起動され、前記積和演算の結果
得られたデジタルデータ（デジタルデータDRO,DLO）を
出力すると共に、後続の回路が該デジタルデータに基づ
いてデジタル−アナログ変換するための同期信号（出力
ビットクロックBCO、出力ワードクロックWCO、サンプル
ホールド信号SHR,SHL）を出力する手段であって、前記
ビット入力速度に基づいて前記起動信号に対する前記デ
ジタルデータおよび同期信号の出力タイミングを制御す
る出力手段（第１図、P/S変換部17,BCO発生部19、第５
図、カウンタ112、遅延回路117,120〜123,125,127L,127
R,128L,128R、インバータ117a、パルス発生回路118R,11
8L、検出回路119、セレクタ124,126,ORゲート129）とを
具備することを特徴としている。 「作用」 上記構成によれば、入力デジタル信号のサンプリング
周波数に応じた起動信号がタイミング発生回路によって
発生される。また、入力デジタルデータのビット入力速
度がビット入力速度検出手段によって検出される。そし
て、起動信号に起動されて、演算結果を示すデジタルデ
ータおよび同期信号が出力回路から出力される。ここ
で、これらのデジタルデータおよび同期信号の出力タイ
ミングは入力ビット入力速度に応じて最適状態に制御さ
れる。 「実施例」 以下、図面を参照して本発明の一実施例について説明
する。 第１図はこの発明の一実施例によるデジタルフィルタ
2aの構成を示すブロック図である。また、第２図は、こ
のデジタルフィルタ2aを用いたオーディオ信号再生回路
の構成を示したブロック図であり、第２図（ａ）は2DAC
システム、第２図（ｂ）は1DACシステムを示したもので
ある。なお、第２図（ａ）、（ｂ）において、前述した
第13図と対応する部分には同一の符号が付してある。 第１図において、11はS/P（シリアル／パラレル）変
換部である。サンプリング周期FW毎に信号処理回路１
｛第２図（ａ）、（ｂ）｝から供給されるシリアルデー
タSDIの各ビットは、ビットクロックBCIのタイミングで
このS/P変換部11に順次読み込まれる。そして、ワード
クロックSDSYが切り換わる毎に、それまでに読み込まれ
た計16ビットのシリアルデータSDIが、１ワードのパラ
レルデータとして出力される。12は演算部であり、シフ
トレジスタ、乗算器および加算器からなる。S/P変換部1
1から出力されたパラレルデータは、シフトレジスタに
入力され、順次シフトされる。そして、シフトレジスタ
各段のデジタルデータと、係数ROM13から読み出された
係数とが乗算される。そして、各乗算結果は加算され
て、Ｎ倍のサンプリング周波数と対応したデジタルデー
タとして出力される。14はテンポラリRAM（一時記憶回
路）であり、演算部12における演算の途中結果が記憶さ
れる。 15はオーバーフローリミタであり、演算部12における
演算結果が現実離れした極端に大きな値となった場合に
所定値に訂正する機能を有する。16は出力テンポラリバ
ッファである。演算部12において演算の結果得られたデ
ジタルデータはオーバーフローリミタ15を介してこの出
力テンポラリバッファ16に一時記憶される。17はP/S変
換部であり、出力テンポラリバッファ16から供給される
パラレルデータをシリアルデータDRO、DLOに変換して出
力する。 18は演算制御部であり、演算部12における演算処理の
制御および各部間のデータ転送制御を行う。19はBCO発
生部であり、出力ビットクロックBCOを発生し出力す
る。この出力ビットクロックBCOは、P/S変換部17から出
力されるシリアルデータDRO、DLOの各ビットの送出タイ
ミングと同期して発生される。従って、このデジタルフ
ィルタ2aに後続するD/A変換器３、3R、3L｛第２図
（ａ）、（ｂ）｝は、このビットクロックBCOによりシ
リアルデータDRO、DLOを読み込むことができる。なお、
このデジタルフィルタは、演算結果を16ビットのデジタ
ルデータで出力するかあるいは18ビットのデジタルデー
タで出力するかが切り換えることが可能な構成となって
いる。そして、切り換え信号16/18が“0"レベルの場合
は16ビット、“1"レベルの場合は18ビットが指定され、
指定に従った個数のビットクロックBCOが送出される。 20は同期信号発生部である。この同期信号発生部20で
は、入力ワードクロックSDSYおよび入力ビットクロック
BCIからサンプリング周波数fsが検出され、その結果に
基づいてサンプリング周波数fsの８倍の周波数を有する
同期信号が発生される。そして、この同期信号に起動さ
れて演算制御部18が動作するようになっている。また、
この同期信号発生部20では、シリアルデータDRO、DLOの
１ワードに同期した出力ワードクロックWCOおよびサン
プルホールド信号SHL、SHRが発生される。ここで、第２
図（ａ）において、D/A変換器3R、3Lは、この出力ワー
ドクロックWCOの立ち下がりを検出して、入力されたシ
リアルデータDRO、DLOをラッチするようになっている。
なお、第２図（ｂ）のD/A変換器３についても同様であ
る。また、サンプルホールド回路4R、4Lは、各々サンプ
ルホールド信号SHL、SHRに従って前段のD/A変換器3R、3
Lのアナログ出力をサンプルホールドするようになって
いる。なお、このデジタルフィルタは、第２図（ａ）の
ような2DACシステムに用いる場合は切り換え信号STを
“1"レベルに固定し、第２図（ｂ）のような1DACシステ
ムに用いる場合は切り換え信号STを“0"レベルに固定す
る。このようにすることで、各々のシステムの動作に適
したサンプルホールド信号が得られるようになってい
る。 21は水晶発振回路であり、水晶取り付け端子XI、XOに
水晶振動子が外付けされる。この水晶発振回路21の発振
周波数としては、入力デジタルデータのサンプリング周
波数fsと比べて十分に速い周波数（384fs以上）が選ば
れる。第１図において、破線で囲まれた部分、すなわ
ち、演算部12、係数ROM13、テンポラリRAM14、オーバー
フローリミタ15、出力テンポラリバッファ16、P/S変換
部17、演算制御部18およびBCO発生部19は、この水晶発
振回路21の発振出力φ_Ｍに従って動作する。 次に、第３図のタイムチャートを用いてこのデジタル
フィルタの動作の概要を説明する。第２図（ａ）、
（ｂ）の信号処理回路１からは周期FBのビットクロック
BCIが入力されると共に、サンプリング周期FW（＝1/f
s）毎にワードクロックSDSYおよびＬチャネル用および
Ｒチャネル用の16ビットのシリアルデータSDIが各々入
力される。ここで、ワードクロックSDSYが“1"レベルの
時に入力されるのがＬチャネル用データであり、“0"レ
ベルの時に入力されるのがＲチャネル用データである。
これらのシリアルデータSDSYはS/P変換部11に入力さ
れ、ワードクロックSDSYの変化点において、それまでに
入力されたシリアルデータがパラレルデータに変換され
る。 一方、同期信号発生部20では、ワードクロックSDSYの
立ち上がりが検出されると共に、１回のサンプリング周
期FWに入力されたビットクロックBCIのビット数が検出
され、その結果に基づいて、第３図に示すように、入力
サンプリング周波数fsの８倍の周波数を有する出力ワー
ドクロックWCOが発生される。また、このワードクロッ
クWCOと同期したサンプルホールド信号SHL、SHRが発生
される。そして、出力ワードクロックWCOの立ち下がり
が演算制御部18によって検出されると、演算制御部18か
らマイクロプログラムアドレスが送られ、演算部12にお
いて当該マイクロプログラムが実行される。そして、所
定ステップ数のマイクロプログラムが実行されると、次
に出力ワードクロックWCOの立ち下がりが演算制御部18
によって検出されるまでの期間、演算部12は待機状態と
なる。ここで、演算制御部18および演算部12による上述
の処理は内部クロックφ_Ｍと同期して実行される。そし
て、演算処理はワードクロックWCOの立ち下がり毎に実
行され、１サンプリング期間FWにおいて、Ｌチャネル
用、Ｒチャネル用、各々８組のデジタルデータが得ら
れ、これらのデータはオーバーフローリミタ15、出力テ
ンポラリバッファ16を介してP/S変換部17に送られる。
そして、これらの８組のデジタルデータは各々ワードク
ロックWCOと共に送出される。また、各データの各ビッ
トはBCO発生部19における出力ビットクロックBCOと同期
して、シリアルデータDLO、DROとして出力される。 第２図（ａ）において、D/A変換器3Rおよび3Lでは、
ワードクロックWCOの立ち下がり時点で、入力デジタル
データがD/A変換される。また、サンプルホールド回路4
Rおよび4Lは、サンプルホールド信号SHRおよびSHLが
“1"レベルの時にサンプリング状態、“0"レベルの時に
ホールド状態となる。このデジタルフィルタ2aによれ
ば、サンプルホールド信号SHRおよびSHLは、第３図に示
すように、ワードクロックWCOの立ち下がり時点では
“0"レベルであり、所定時間2T経過後に“1"レベルに立
ち上がる。従って、D/A変換が終了してアナログ信号AR
およびALが十分に安定してから、サンプルホールド回路
4Rおよび4Lにおけるサンプリングが行われる。 第４図は、内部クロックφ_Ｍと、出力信号の関係を示
すタイムチャートである。BCO発生部19では、出力ワー
ドクロックWCOの立ち下がりが検出されると、内部クロ
ックφ_Ｍと同期した出力ビットクロックBCOが発生され
る。このデジタルフィルタ2aにおいて、演算結果として
は18ビットのデジタルデータが得られ、シリアルデータ
DLO、DROとして出力される。ここで、シリアルデータの
各ビットの出力順序は、MSB（最上位ビット；第４図中
“M"）から始まってLSB（最下位ビット；第４図中
“L"）までの各ビットデータが順次出力され、続いて演
算の結果得られた拡張ビット（第４図中“−1"および
“−2"）が出力されるようになっている。しかし、この
デジタルフィルタ2aの後続のデジタルシステムが16ビッ
ト系の場合は拡張用の２ビットが不要である。従って、
このデジタルフィルタ2aは、後続システムが18ビット系
の場合と16ビット系の場合の両方の用途への適用が可能
となるように、ビットクロックBCOの個数を切り換える
ことができるようになっている。すなわち、出力ビット
クロックBCOの個数は切り換え信号16/18のレベルによっ
て指定され、BCO発生部19から各々指定された個数のク
ロックが出力されるようになっている。 次に、このデジタルフィルタ2aにおけるタイミング制
御方式についてさらに詳述する。第５図は、同期信号発
生部20、BCO発生部19および演算制御部18の一部の構成
を示す回路図である。 第５図の回路は、水晶発振回路21によって発生される
内部クロックφ_Ｍと同期して動作する回路と、入力ビッ
トクロックBCIと同期して動作する回路とが混在してな
る。 また、第５図の回路はICとして実現される回路であ
り、IC化した場合に安定した動作が得られるような回路
方式が採られている。そこで、まず、このIC化のために
採った回路方式について、補足説明を行う。第５図の回
路の各部を構成するフリップフロップとしては、マスタ
ースレーブ方式のフリップフロップが用いられており、
上記クロックφ_ＭあるいはビットクロックBCIから生成
された２相クロックによって駆動される。SRF1とSRF2
は、各々、クロックφ_ＭとビットクロックBCIとから、
２相クロックφ₁₅およびφ₁₆と２相クロックφｘおよび
φｙとを発生する回路である。 第６図は、回路SRF1の動作を示したものである。この
図に示すように、クロックφ₁₅およびφ₁₆は、信号φ_Ｍ
の変化によって即時立ち下がる。しかし、クロックφ₁₅
およびφ₁₆の立ち上がりを見ると、クロックφ₁₅はクロ
ックφ₁₆が立ち下がることによって立ち上がり、逆に、
クロックφ₁₆はクロックφ₁₅が立ち下がることによって
立ち上がる。従って、クロックφ₁₅およびφ₁₆は、互い
に“1"レベルの期間がオーバーラップしない位相関係と
なり、２相クロックとして質の良いものが得られる。回
路SRF2においても同様に、ビットクロックBCIから２相
クロックφｘおよびφｙが得られる。 このようにして得られた２相クロックは、第７図に示
すように、第５図の回路を構成する各フリップフロップ
のマスター側ラッチＭおよびスレーブ側ラッチＳに供給
される。このようなクロック供給方式を採っているた
め、マスター側ラッチＭが読み込み状態の場合は確実に
スレーブ側ラッチＳが遮断状態となり、また、逆に、ス
レーブ側ラッチＳが読み込み状態の場合は確実にマスタ
ー側ラッチＭが遮断状態となる。従って、安定したフリ
ップフロップの動作が得られる。 また、第５図の回路では、タイミング調整用として、
マスタースレーブ型フリップフロップによる遅延回路が
用いられおり、第５図中、“D"、“nD"（ｎは整数）、
“Dx"あるいは“nDx"（ｎは整数）と記されている。こ
こで、“D"あるいは“nD"は２相クロックφ₁₅、φ₁₆に
よって動作する。また、“Dx"あるいは“nDx"は２相ク
ロックφｘ、φｙによって動作する。また、“D"あるい
は“Dx"の先頭に付けられた整数ｎはフリップフロップ
の段数を表している。以上で、第５図の回路に関する補
足説明を終わる。 以下、第５図に示された同期信号発生部20、BCO発生
部19および演算制御部18の各部の構成および動作を説明
する。

【同期信号発生部２０】 第８図は同期信号発生部20の動作を示すタイムチャー
トである。同期信号発生部20において、入力ワードクロ
ックSDSYは、遅延回路101を介して立ち上がり検出回路1
02に供給される。そして、ワードクロックSDSYが立ち上
がると（時刻t₀）、その立ち上がり時点から数えて３発
目のクロックφｙの立ち上がり時（時刻t₁）に、立ち上
がり検出回路102から幅FB（FBはクロックφｘ、φｙの
周期）の立ち上がり検出パルスRES1が出力される。この
パルスRES1は、カウンタ103にリセットパルスとして供
給される。 カウンタ103は同期式リセット機能を有する８ビット
のアップカウンタであり、ビットクロックBCIより得ら
れる２相クロックφｘ、φｙによってカウント動作す
る。また、トグルインヒビット入力TIは電源VDDに固定
されている。従って、このカウンタ103は、ビットクロ
ックBCIが入力される限りアップカウント動作を続け
る。時刻t₁にパルスRES1がリセットパルスとして入力さ
れると、それはその直後のクロックφｘで読み込まれ、
次いで、クロックφｙでカウンタ103がリセットされ、
カウント値は「０」となる（時刻t₂）。そして、カウン
ト値「０」から再びビットクロックBCIによるアップカ
ウントが行われる。 一方、時刻t₁において出力されたパルスRES1は、微分
回路104を介してラッチ回路105に供給される。この結
果、パルスRES1の立ち上がり時刻t₁からFB/2の期間、微
分回路104からパルスLaが出力され、これがラッチ回路1
05へラッチ信号として供給される。そして、カウンタ10
3の上位４ビットQ₄〜Q₇がラッチ回路105に取り込まれ
る。 このようにして、ワードクロックSDSYの立ち上がりが
検出される毎に、カウンタ103のリセットおよびカウン
タ103の最終カウント値のラッチ回路105への取り込みが
行われる。ここで、ビットクロックレイトをNfs、すな
わち、ワードクロックSDSYの１周期FWに入力されたビッ
トクロックBCIの個数をＮ個とすると、カウンタ103がリ
セットされる直前における最終カウント値は「Ｎ−１」
となる。そして、ラッチ回路105のラッチデータは、 M1＝（N/16）−１ ……（１） となる。 ラッチ回路105のラッチデータM1は、デコーダ106およ
び比較回路107に供給される。デコーダ106ではラッチデ
ータM1がデコードされ、ビットクロックレイト検出信号
SA、SB、SCが出力される。このデジタルフィルタ2aで
は、32fs〜192fsまでの16の整数倍のビットクロックレ
イトへの対応が可能であり、各ビットクロックレイトに
適したタイミング制御が行われるようになっている。そ
して、このタイミング制御の切り換えはビットクロック
レイト検出信号SA、SB、SCによって行われる。ここで、
ビットクロックレイトが128fs以上の場合には信号SAが
“1"となり、ビットクロックレイトが48fs〜112fsの場
合は信号SBが“1"となり、ビットクロックレイトが32fs
の場合は信号SCが“1"となる。 比較回路107、カウンタ108およびORゲート109は、可
変分周器を構成する。そして、この可変分周器は、ラッ
チ回路105のラッチデータM1に従って、ビットクロックB
CIを分周する。以下、第８図のタイムチャートを用いて
この可変分周器の動作を説明する。ワードクロックSDSY
が立ち上がると（時刻t₃）、それに伴って発生される検
出パルスRES1が発生される（時刻t₄）が、このパルスRE
S1はORゲート109を介し、リセットパルスRES2としてカ
ウンタ108に供給される。そして、このリセットパルスR
ES2はその発生直後のクロックφｘでカウンタ108に読み
込まれる。そして、その次のクロックφｙでカウンタ10
8がリセットされ、カウント値が「０」となる（時刻
t₅）。そして、カウント値「０」からビットクロックBC
Iによるアップカウントが行われる。 カウンタ108では、ビットクロックBCIの入力に伴って
アップカウントが進む。そして、カウンタ108のカウン
ト値は比較回路107によってラッチ回路105のラッチデー
タM1と比較される。そして、アップカウントが進み、カ
ウント値がデータM1と一致すると比較回路107から検出
パルスEQが出力され、これがリセットパルスRES2として
カウンタ108に入力される（時刻t₆）。そして、次にク
ロックφｙが入力されると、カウンタ108はリセットさ
れ、カウント値「０」から再びカウントが繰り返され
る。このように、カウンタ108では、ラッチデータM1に
従ってカウント動作が行われ、カウント値「０」〜「M
1」が繰り返される。そして、カウント値が「M1」とな
る毎に比較回路107から検出信号EQが出力される。 従って、検出パルスEQの周期FW_EQは、ビットクロック
BCIの「M1＋１」個分の長さとなる。前述と同様に、サ
ンプリング周期FWにおいて入力されるビットクロックの
個数をＮとすると、検出パルスEQの周期FW_EQは、 FW_EQ＝｛（M1＋１）/N｝FW ……（２） となる。そして、この場合、M1は前掲式（１）によって
与えられるので、 FWEQ＝｛（N/16）/N｝FW ＝FW/16 ……（３） となる。このように、検出パルスEQの周期は、サンプリ
ング周期FWの1/16となり、サンプリング周期FW毎に16個
のパルスEQが発生される。すなわち、検出パルスEQの周
波数は、サンプリング周波数fsの16倍の周波数16fsとな
る。 112は同期式リセット機能を有する２ビットのカウン
タであり、ビットクロックBCIによってアップカウント
動作する。また、このカウンタ112はトグルインヒビッ
ト機能を有しており、トグルインヒビット信号TIが“1"
レベルの場合のみカウント動作が行われる。このカウン
タ112には、ワードクロックSDSYが立ち上がる毎に発生
される検出パルスRES1が、遅延回路110を介してリセッ
トパルスRES3として供給される。そして、このリセット
パルスRES3がクロックφｘの立ち上がりで読み込まれ、
クロックφｙの立ち上がりでカウンタ112がリセットさ
れる（時刻t₇）。 一方、カウンタ112には、前述のパルスEQを遅延回路1
11を介して得られるパルスEQDがトグルインヒビット信
号として供給される。従って、カウンタ112はパルスEQD
が入力される毎にカウント動作する。この結果、カウン
タ112のQ₀出力からはパルスEQDを２分周したパルスP8F
が得られる。そして、パルスEQDはサンプリング周期FW
毎に16個発生されるので、第８図に示すように、パルス
P8Fは周期FW毎に８個出力される。このようにして、サ
ンプリング周波数fsの８倍の周波数8fsを有するパルスP
8Fが得られる。 このようにして発生されたパルスP8Fによって、出力
ワードクロックWCOおよびサンプルホールド信号SHL、SH
Rが生成される。以下、第９図のタイムチャートを参照
してこの動作を説明する。 〈ワードクロックWCOの発生〉 パルスP8Fは遅延回路113を介して、遅延回路114およ
びセレクタ115に供給される。そして、セレクタ115の出
力信号が遅延回路116を介して出力ワードクロックWCOと
して出力される。セレクタ115にはビットクロックレイ
ト検出信号SAがセレクト信号として供給されており、パ
ルスP8Fが出力されてからワードクロックWCOが出力され
るまでの遅延時間が切り換えられるようになっている。
これらの回路113〜116によれば、ビットクロックレイト
が128fs以上の場合はパルスP8Fを5FB遅らせたものが、
ビットクロックレイトが112fs以下の場合はパルスP8Fを
4FB遅らせたものが、ワードクロックWCOとして得られ
る。第９図にはビットクロックレイトが112fs以下の場
合が示されている。 〈サンプルホールド信号SHL、SHRの発生〉 ビットクロックレイトが変化すると、それに伴ってビ
ットクロックBCIの周期FBが変化する。従って、ただ単
にパルスP8Fを所定クロック数だけ遅延させてサンプル
ホールド信号SHL、SHRを生成する方式では、サンプルホ
ールド信号SHL、SHRの切り換えタイミングおよびパルス
幅がビットクロックレイトに伴って変化してしまう。こ
のため、あるビットクロックレイトに対して好都合なサ
ンプルホールドタイミングが得られても、他のビットク
ロックレイトではサンプルホールドタイミングがずれて
しまいシステムが誤動作してしまうという不都合が発生
する。このデジタルフィルタ2aでは、パルスP8Fを遅延
回路で遅延させることによりサンプルホールド信号SH
L、SHRを得るものであるが、その際に遅延回路の段数を
ビットクロックレイトに対応して切り換えるようにして
いる。そして、このようにすることで、ビットクロック
レイトが変わっても良好なタイミングのサンプルホール
ド信号SHL、SHRが得られるものである。 カウンタ112のQ₁出力は遅延回路117によって2FB遅延
され、信号Q1Dとしてパルス発生回路118Rに入力され、
さらに信号Q1Dはインバータ117aによって反転され、信
号Q1DNとしてパルス発生回路118Lに入力される。一方、
カウンタ112のQ₀出力（パルスP8F）は、立ち下がり検出
回路119に入力される。そして、パルスP8Fの立ち下がり
時に、幅FBの検出パルスが検出回路119から出力され、
これが遅延回路120で1FB遅延されてパルスNQ0として出
力される。この検出パルスNQ0は、パルス発生回路118R
および118Lに入力されると共に、遅延回路121〜123に順
次伝播される。ここで、パルス発生回路118Rおよび118L
は同一の回路構成となっている。そして、パルス発生回
路118Rは信号Q1Dが“1"の場合にイネーブル状態とな
り、また、パルス発生回路118Lは信号Q1DNが“1"の場合
にイネーブル状態となる。 遅延回路121〜123の出力信号はセレクタ124に入力さ
れる。このセレクタ124には、ビットクロックレイト検
出信号SA〜SCがセレクト信号として供給されている。従
って、ビットクロックレイトが128fs以上の場合は遅延
回路123の出力信号が、ビットクロックレイトが48fs〜1
12fsの場合は遅延回路122の出力信号が、ビットクロッ
クレイトが32fs以下の場合は遅延回路121の出力信号が
各々選択される。そして、選択された出力信号は遅延回
路125を介し、パルスNQ0Dとしてパルス発生回路118Rお
よび118Lに入力される。 次に、パルス発生回路118Lの動作を説明する。カウン
タ112のQ₀、Q₁が立ち下がると（時刻t₁₀）、その1FB後
にパルスNQ0が入力される。しかし、この時、信号Q1DN
は“0"レベルであるので、NANDゲート118Aの出力ｉは
“1"レベル、ANDゲート118Bの出力ｊは“0"レベルとな
り、OR−ANDゲート118Cの出力ｋはフリップフロップ118
Dの出力ｌと同じ信号レベル（この場合“0"レベル）と
なる。従って、この時点ではパルス発生回路118Lの出力
ｌは変化しない。 ビットクロックレイトが48fs〜112fsの場合、パルスN
Q0より3FB遅れてパルスNQ0Dが立ち上がる。この結果、A
NDゲート118Bの出力ｊおよびOR−ANDゲート118Cの出力
ｋが“1"レベルとなる（時刻t₁₁）。それから、1FB後に
パルスNQ0Dが立ち下がり、ANDゲート118Bの出力ｊが立
ち下がる（時刻t₁₂）。一方、時刻t₁₂の直前のクロック
φｘによってOR−ANDゲートの出力ｋ（この場合“1"レ
ベル）がフリップフロップ118Dに読み込まれており、時
刻t₁₂においてフリップフロップ118Dから出力される。
従って、OR−ANDゲート118Cの出力ｋは結局“1"レベル
に落ち着く。そして、以後、パルス発生回路118Lの出力
信号ｌは“1"レベルとなる。そして、この出力信号ｌが
立ち上がると、セレクタ126、遅延回路127Lおよび128L
が順次動作し、サンプルホールド信号SHLが立ち上が
る。ここで、遅延回路128Lは、ビットクロックレイトが
32fsの場合であり、かつ、入力信号が立ち下がる場合の
み0.5FBの遅延時間が得られる。なお、後述する遅延回
路128Rの動作も同様である。 次に、時刻t₁₃になると、カウンタ112のQ₀出力（パル
スP8F）が立ち上がるが、この場合、ワードクロックWCO
が4FB後に変化するのみであり、サンプルホールド信号
の発生に係る回路では何の動作も行われない。 次に、時刻t₁₄になると、カウンタ112のQ₀出力が立ち
下がり、Q₁出力が立ち上がる。そして、その1FB後にパ
ルスNQ0が立ち上がり、2FB後に信号Q1DNが立ち下がる。
パルスNQ0の立ち上がり時（時刻t₁₅）、信号Q1DNは“1"
レベルであるので、NANDゲート118Aの出力ｉが立ち下が
り、それに伴ってOR−ANDゲート118Cの出力ｋが立ち下
がる。それから、1FB経過すると（時刻t₁₆）、パルスNQ
0が立ち下がるので、信号ｉは立ち上がる。一方、時刻t
₁₆の直前のクロックφｘによってOR−ANDゲートの出力
ｋ（この場合“0"レベル）がフリップフロップ118Dに読
み込まれており、時刻t₁₆においてフリップフロップ118
Dから出力される。従って、OR−ANDゲート118Cの出力ｋ
は結局“0"レベルに落ち着く。そして、以後、パルス発
生回路118Lの出力信号ｌは“0"レベルとなる。そして、
この出力信号ｌが立ち下がると、セレクタ126、遅延回
路127Lおよび128Lが順次動作し、サンプルホールド信号
SHLが立ち下がる。 パルス発生回路118Rも、回路118Lと同様の動作であ
る。ただし、パルス発生回路118Rは、信号Q1Dが“1"レ
ベルの期間に動作する。そして、パルス発生回路118Rの
出力信号は、遅延回路127Rおよび128Rを介し、サンプル
ホールド信号SHRとして出力される。 このデジタルフィルタ2aを1DACシステムに用いる場
合、切り換え信号STは“0"レベルに固定して用いる。こ
の場合、セレクタ126では、パルス発生回路118Lの出力
信号が選択される。そして、サンプルホールド信号SHR
としてはパルス発生回路118Rからの出力信号が、サンプ
ルホールド信号SHLとしてはパルス発生回路118Lからの
信号が出力される。そして、第３図に示すように、交互
に立ち上がる信号SHRとSHLが得られる。また、このデジ
タルフィルタ2aを2DACシステムに用いる場合、切り換え
信号STは“1"レベルに固定して用いる。この場合、セレ
クタ126では、ORゲート129の出力信号が選択される。こ
こで、このORゲート129には、パルス発生回路118Rおよ
び118Lの出力信号が入力される。従って、サンンプルホ
ールド信号SHLとしてはパルス発生回路118Lからの信号
とパルス発生回路118Rからの信号の論理和が出力され
る。 次に、このデジタルフィルタ2aにおけるワードクロッ
クWCOおよびサンプルホールド信号SHR、SHLの位相関係
について説明する。このデジタルフィルタ2aでは、上述
の説明からわかるように、カウンタ112の出力パルスP8F
に対して下記の位相関係を持つワードクロックWCOおよ
びサンプルホールド信号SHR、SHLが得られる。 パルスP8Fの変化点からワードクロックWCOの変化点ま
での遅れ a.128fs〜 …5FB b.48fs〜112fs …4FB c.32fs …4FB パルスP8Fの立ち下がりからサンプルホールド信号SH
R、SHLの立ち上がりまでの遅れ a.128fs〜 …9FB b.48fs〜112fs …6FB c.32fs …5FB パルスP8Fの立ち下がりからサンプルホールド信号SH
R、SHLの立ち下がりまでの遅れ a.128fs〜 …3FB b.48fs〜112fs …3FB c.32fs …3.5FB 従って、各ビットクロックレイトにおけるワードクロ
ックWCOとサンプルホールド信号SHR、SHLとの位相関係
は、 ワードクロックWCOの立ち下がりからサンプルホール
ド信号SHR、SHLの立ち上がりまでの余裕（第３図におけ
る“2T"） a.128fs〜 …4FB b.48fs〜112fs …2FB c.32fs …1FB サンプルホールド信号SHR、SHLの立ち下がりから次の
ワードクロックWCOの立ち下がりまでの余裕（第３図に
おける“T"） a.128fs〜 …2FB b.48fs〜112fs …1FB c.32fs …0.5FB となる。このように、このデジタルフィルタ2aでは、ビ
ットクロックレイトに対応して遅延回路段数を切り換え
ているので、ビットクロックレイトが換わっても適切な
位相差でワードクロックWCOおよびサンプルホールド信
号SHR、SHLが送出される。

【ＢＣＯ発生部１９、演算制御部１８】 演算制御部18およびBCO発生部19は、ビットクロックB
CIとは非同期な内部クロックφ₁₅、φ₁₆によって動作す
る。また、演算制御部18およびBCO発生部19は、出力ワ
ードクロックWC0の立ち下がりが検出される毎に起動さ
れる。 ワードクロックWCOが立ち下がると、それが立ち下が
り検出回路201によって検出される。そして、この立ち
下がり検出回路201によれば、ワードクロックWCOが立ち
下がった後の最初のクロックφ₁₆の立ち上がりにおい
て、幅τ（τはクロックφ₁₅、φ₁₆の周期）の検出パル
スRPAが発生される。この検出パルスRPAは、ジッタ吸収
回路202を介し、BCO発生部19内のBCOカウンタ203にリセ
ットパルスRPとして供給される。また、このパルスRPは
BCO制御回路204に入力されると共に、遅延回路205を介
し、アドレスカウンタリセット回路206に入力される。
なお、ジッタ吸収回路202の動作については後述する。 さて、BCO発生部19について説明する。カウンタ203は
６ビットのアップカウンタであり、クロックφ₁₅、φ₁₆
によってアップカウント動作を行う。カウンタ203の出
力Q₀〜Q₅は、デコーダ207に供給される。そして、カウ
ンタ203のカウント値が「33」、「37」、「44」、「4
7」となった時に、デコーダ207からこれらカウント値と
対応する検出信号P33、P37、P44、P47が各々出力され
る。ここで、当該カウント値が検出された場合、検出信
号P33、P37、P44は“1"レベルとなり、検出信号P47は
“0"レベルとなる。検出信号P47は、カウンタ203にトグ
ルインヒビット信号として入力される。 カウンタ203は、ワードクロックWCOが立ち下がり時に
リセットパルスRPによってリセットされる。そして、カ
ウンタ203は、クロックφ₁₅、φ₁₆の入力に伴って、カ
ウント値「０」からアップカウントされる。そして、カ
ウント値が「47」になると、デコーダ207から検出信号P
47が出力され、この結果、カウンタ203はトグルインヒ
ビット状態となり、クロックφ₁₅、φ₁₆が入力されても
カウント動作しなくなる。そして、次のワードクロック
WCOが立ち下がり、リセットパルスRPが入力されるまで
の間、カウント値「47」のまま待機する。 一方、カウンタ203のQ₀出力は、遅延回路208によって
２τ遅延され、インバータ210を介してANDゲート211に
入力される。このAND211ゲートの他の入力端には、BCO
制御回路204から出力される信号STOPが入力される。以
下、BCO発生部19におけるビットクロックBCOの発生動作
を第10図のタイムチャートを参照して説明する。リセッ
トパルスRPが入力されると、次のクロックφ₁₆のタイミ
ングでカウンタ203がリセットされる。また、リセット
パルスRPは、BCO制御回路204に読み込まれ、リセットパ
ルスRPの立ち上がりから２τ遅れて信号STOPが立ち上が
る。これにより、ビットクロックBCOの送出がスタンバ
イされる。そして、カウンタ203のQ₀出力が遅延回路20
8、インバータ210、ANDゲート211を介し、ビットクロッ
クBCOとして出力される。 そして、切り換え信号16/18が“0"レベルの場合、カ
ウンタ203のカウント値が「33」となった時点で検出信
号P33がセレクタ212を介し、終了信号EDとしてBCO制御
回路204に供給される。この結果、終了信号EDの立ち上
がりから２τ後に信号STOPが立ち下がり、以後、ビット
クロックBCOの送出はストップされる。なお、切り換え
信号16/18が“1"レベルの場合は、カウント値「37」が
検出されることにより、ビットクロックBCOの送出がス
トップされる。このようにして、BCO制御部19では、ワ
ードクロックWCOが立ち下がる毎に、所定数のビットク
ロックBCOが出力される。 次に、演算制御部18について説明する。アドレスカウ
ンタ214は８ビットのアプカウンタであり、その出力Q₀
〜Q₇は、マイクロプログラムアドレスとしてマイクロプ
ログラムROMに供給される。209はクロック発生回路であ
り、BCO発生部19内のカウンタ203のQ₀出力から、２相ク
ロックφ_１、φ_２を生成する。そして、アドレスカウン
タは、このクロックφ_１、φ_２によってカウント動作す
る。214はデコーダであり、アドレスカウンタ213のカウ
ント値が「191」となった時、検出信号P191を出力す
る。この検出信号P191は、ORゲート215を介し、カウン
タ213にリセット信号として入力される。そして、カウ
ンタ213はリセット信号入力後のクロックφ_２のタイミ
ングでリセットされる。すなわち、アドレスカウンタ21
3はカウント値「０」から「191」までを、クロック
φ_１、φ_２に従って繰り返す。 また、アドレスカウンタ213は、サンプリング周期FW
における最初のワードクロックWCOの立ち下がりでリセ
ットされる。第11図は、アドレスカウンタリセット回路
206の動作を示したものである。入力ワードクロックSDS
Yが立ち上がって、サンプリング周期FWが開始される
と、検出パルスRES3Dがアドレスカウンタリセット回路2
06に入力される。この結果、セットリセットフリップフ
ロップ206Aがセットされ、信号R3が“1"レベルとなる。
そして、出力ワードクロックWCOが立ち下がって、検出
パルスRPDが入力されると、ANDゲート206Bの出力信号R1
は“1"となる。そして、この信号R1が、ORゲート206C、
フリップフロップ206Dを介し、信号R4として出力され、
この信号R4によってアドレスカウンタ213がリセットさ
れる。一方、信号R1はフリップフロップ206Eによって読
み込まれ、信号R2として出力される。この結果、信号R2
によってセットリセットフリップフロップ206Aがリセッ
トされ、信号R3は“0"となる。これにより、以後、ワー
ドクロックWCOが立ち下がり、検出パルスRPDが入力され
ても、アドレスカウンタ213に対してリセットパルスは
供給されない。このように、サンプリング周期FWの最初
のワードクロックWCOの立ち下がりで、アドレスカウン
タ213はリセットされる。そして、以後、クロック
φ_１、φ_２に従ってカウント動作する。 さて、前述したように、クロックφ_１、φ_２は、カウ
ンタ203のQ₀出力から生成されている。また、カウンタ2
03は、ワードクロックWCOが立ち下がる毎に、カウント
値「０」〜「47」を一巡する。従って、クロックφ_１、
φ_２は、ワードクロックWCOが立ち下がる毎に、各々12
個ずつ発生され、アドレスカウンタ213のカウントが進
められる。そして、アドレスカウンタ213からマイクロ
プログラムアドレスが送出され、演算部12（第１図）に
おいて、当該マイクロプログラムに基づく演算が実行さ
れる。このようにして、ワードクロックWCOが立ち下が
る毎に、クロックφ_１、φ_２に同期して12ステップのマ
イクロプログラムが実行される。そして、12ステップの
マイクロプログラムの実行が終了すると、次のワードク
ロックWCOの立ち下がりまで、アドレスカウンタ213は停
止し、演算部12は待機状態となる。そして、サンプリン
グ周期FWにおいて、ワードクロックWCOは８回立ち下が
り、１回のサンプリング周期FWの間に合計192ステップ
のマイクロプログラムが実行され、サンプリング周波数
fsの８倍のサンプリング周波数8fsに対応したデジタル
データが演算される。 次に、ジッタ吸収回路202の動作を説明する。このデ
ジタルフィルタ2aでは、クロックφ₁₅、φ₁₆の周波数の
下限は、384fsとなっている。しかし、クロック周波数
が384fs付近になると、演算速度がかなり落ち、前回の
演算が終了しない内に、次のワードクロックWCOの立ち
下がりが来てしまうという事態が発生する。このジッタ
吸収回路202は、ワードクロックWCOが立ち下がって検出
パルスRPAが発生された時点において前回の演算が未終
了の場合、検出パルスRPAを遅らせ、演算終了を待って
パルスRPとして出力する。 第12図は、ジッタ吸収回路202の動作を示すタイムチ
ャートである。BCO発生部19内のカウンタ203のカウント
値が「44」になると検出信号P44が出力される。そし
て、この信号P44は、クロックφ₁₅、φ₁₆に伴って遅延
回路D45〜D49に順次伝播する。従って、カウンタ203の
カウント値が「44」の時は信号P44が“1"に、「45」の
時は信号P45が“1"に、という具合に、信号P44〜P49が
順に立ち上がり、各々立ち上がりから１τ経過後に立ち
下がる。 そして、（イ）の場合のように、カウンタ203のカウ
ント値が「43」の時に検出パルスRPAが入力された場合
（時刻t₂₁）は、この検出パルスRPAは、遅延回路D50、D
51、ANDゲート202A、遅延回路202B、ORゲート202Xを介
し、カウンタ203のカウント値が「47」となる時刻t
₂₂に、パルスRPとして出力される。また、（ロ）の場合
のように、カウンタ203のカウント値が「45」の時に検
出パルスRPAが入力された場合（時刻t₂₃）は、この検出
パルスRPAは遅延回路D50、D51、ANDゲート202C、ORゲー
ト202Xを介し、時刻t₂₂に、パルスRPとして出力され
る。また、（ハ）の場合のように、カウンタ203のカウ
ント値が「47」の時に検出パルスRPAが入力された場合
（時刻t₂₂）は、この検出パルスRPAはANDゲート202Dを
介し、時刻t₂₂に、パルスRPとして出力される。また、
（ニ）の場合のように、カウンタ203におけるカウント
が終了してから検出パルスRPAが入力された場合（時刻t
₂₄）は、この検出パルスRPAは、遅延回路D50、D51、イ
ンバータ202E、NORゲート202Y、ORゲート202Xを介し、
パルスRPとして出力される。このように、検出パルスRP
A入力時におけるカウンタ203のカウント値、すなわち、
前回の演算の進行状況に応じて、検出パルスRPAが遅延
され、パルスＲとしてBCO発生部19に供給される。 「発明の効果」 以上説明したように、この発明によれば、入力デジタ
ルデータのサンプリング周波数のＮ倍の周波数を有する
起動信号を発生する起動信号発生手段と、前記入力デジ
タルデータを構成する各ビットのビット入力速度を検出
するビット入力速度検出手段と、前記起動信号によって
起動され、前記積和演算の結果得られたデジタルデータ
を出力すると共に、後続の回路が該デジタルデータに基
づいてデジタル−アナログ変換するための同期信号を出
力する手段であって、前記ビット入力速度に基づいて前
記起動信号に対する前記デジタルデータおよび同期信号
の出力タイミングを制御する出力手段とを設けたので、
入力タイミング仕様に拘わらず、処理結果たる出力デジ
タルデータを最適なタイミングで後続の回路に処理させ
ることができ、各種入力タイミング仕様に適応すること
が可能なデジタルフィルタを実現することができる。

【図面の簡単な説明】 第１図はこの発明の一実施例によるデジタルフィルタ2a
の構成を示すブロック図、第２図は同実施例によるオー
ディオ信号再生回路の構成を示すブロック図、第３図お
よび第４図は同実施例の動作を示すタイムチャート、第
５図は同実施例における同期信号発生部20、BCO発生部1
9、演算制御部18の構成を示す回路図、第６図は同実施
例におけるクロック発生回路SRF1の動作を示すタイムチ
ャート、第７図は同実施例における各フリップフロップ
に対する２相クロック供給方法を説明する図、第８図お
よび第９図は同実施例における同期信号発生部20の動作
を示すタイムチャート、第10図は同実施例におけるBCO
発生部19の動作を示すタームチャート、第11図は同実施
例におけるアドレスカウンタリセット回路206の動作を
示すタイムチャート、第12図は同実施例におけるジッタ
吸収回路202の動作を示すタイムチャート、第13図は従
来のデジタルフィルタを用いたオーディオ信号再生回路
の構成を示すブロック図である。 2a……デジタルフィルタ、20……同期信号発生部、18…
…演算制御部、19……BCO発生部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山村 正光 静岡県浜松市中沢町10番１号 ヤマハ株 式会社内 (72)発明者 山本 裕介 静岡県浜松市中沢町10番１号 ヤマハ株 式会社内 (56)参考文献 特開 平２−141116（ＪＰ，Ａ) 特開 昭63−120515（ＪＰ，Ａ) 特開 昭62−101112（ＪＰ，Ａ) 実開 昭63−158028（ＪＰ，Ｕ) 米国特許5101369（ＵＳ，Ａ) 欧州特許370473（ＥＰ，Ｂ) ＡＥＳ（ＡＮ ＡＵＤＩＯ ＥＮＧＩ ＮＥＥＲＩＮＧ ＳＯＣＩＥＴＹ ＰＲ ＥＰＲＩＮＴ），76ＴＨ ＣＯＮＶＥＮ ＴＩＯＮ，Ｎｅｗ Ｙｏｒｋ，８ｔｈ− 11ｔｈ Ｏｃｔｏｂｅｒ 1984，ｐａｇ ｅｓ １−９；Ｗ．Ｔ．ＳＨＥＬＴＯ Ｎ：”Ｓｉｇｎａｌ ｓｙｎｃｈｒｏｎ ｉｓａｔｉｏｎ ｉｎ ｄｉｇｉｔａｌ ａｕｄｉｏ" ＩＣＡＳＳＰ’83 ＰＲＯＣＥＥＤＩ ＮＧＳ，Ｂｏｓｔｏｎ，ｍａ，14ｔｈ− 16ｔｈ Ａｐｒｉｌ 1983，ｐａｇｅｓ 435−438；Ｓ．ＴＥＲＥＰＩＮ ｅｔ ａｌ．：”Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓ ｅｔ ｏｆ ａ ｐｒｏｇｒａｍｍａｂ ｌｅ ＬＳＩ ｄｉｇｉｔａｌ ｆｉｌ ｔｅｒ"

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】順次入力される時系列のデジタルデータに
   対して所定の積和演算を行い、該入力デジタルデータの
   サンプリング周波数のＮ倍（Ｎは整数）のサンプリング
   周波数に対応したデジタルデータを生成するデジタルフ
   ィルタにおいて、 前記入力デジタルデータのサンプリング周波数のＮ倍の
   周波数を有する起動信号を発生する起動信号発生手段
   と、 前記入力デジタルデータを構成する各ビットのビット入
   力速度を検出するビット入力速度検出手段と、 前記起動信号によって起動され、前記積和演算の結果得
   られたデジタルデータを出力すると共に、後続の回路が
   該デジタルデータに基づいてデジタル−アナログ変換す
   るための同期信号を出力する手段であって、前記ビット
   入力速度に基づいて前記起動信号に対する前記デジタル
   データおよび同期信号の出力タイミングを制御する出力
   手段と を具備することを特徴とするデジタルフィルタ。