JPH0421218B2 - - Google Patents
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- JPH0421218B2 JPH0421218B2 JP63207497A JP20749788A JPH0421218B2 JP H0421218 B2 JPH0421218 B2 JP H0421218B2 JP 63207497 A JP63207497 A JP 63207497A JP 20749788 A JP20749788 A JP 20749788A JP H0421218 B2 JPH0421218 B2 JP H0421218B2
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Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/50—Adding; Subtracting
- G06F7/504—Adding; Subtracting in bit-serial fashion, i.e. having a single digit-handling circuit treating all denominations after each other
- G06F7/5045—Adding; Subtracting in bit-serial fashion, i.e. having a single digit-handling circuit treating all denominations after each other for multiple operands
-
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ゲート制御されたクロツクを使用す
るビツト直列システムにおいて積分関数を与える
ビツト直列の積分回路に関する。
るビツト直列システムにおいて積分関数を与える
ビツト直列の積分回路に関する。
発明の背景
遅延要素と加算回路を使用して積分を行うこと
は、デイジタル回路の技術分野においてよく知ら
れている。積分される信号は加算回路の第１の入
力（加数）に供給される。加算回路の出力は、遅
延要素の入力に結合され、遅延要素の出力は加算
回路の第２の入力（被加数）に結合される。積分
された信号は加算回路の出力、または遅延要素の
出力から得られる。例えば、回路理論（Circuit
Theory）に関する1957年６月のアイアールイー
（IRE）学会誌の第41頁−第53頁に掲載されてい
るエイチ アーコビツツ（H.Urkowitz）氏によ
る“遅延線周期フイルタの解析と合成”という論
文を参照されたい。
は、デイジタル回路の技術分野においてよく知ら
れている。積分される信号は加算回路の第１の入
力（加数）に供給される。加算回路の出力は、遅
延要素の入力に結合され、遅延要素の出力は加算
回路の第２の入力（被加数）に結合される。積分
された信号は加算回路の出力、または遅延要素の
出力から得られる。例えば、回路理論（Circuit
Theory）に関する1957年６月のアイアールイー
（IRE）学会誌の第41頁−第53頁に掲載されてい
るエイチ アーコビツツ（H.Urkowitz）氏によ
る“遅延線周期フイルタの解析と合成”という論
文を参照されたい。
積分器によつて与えられる値をスケール化した
り、また打ち切ることが望ましい場合がしばしば
ある。打ち切りは、処理されるサンプル・ビツト
の数を減らし、また処理回路の大きさを小さくし
たり、あるいは処理時間を最大にするために実行
される。打ち切りが、積分切のループすなわち遅
延要素と加算器の間で実行されると、望ましくな
い影響の生じることが知られている。これらの影
響は、処理された信号の不正確さ、ある種の信号
については望ましくない過剰信号の発生、振動あ
るいはリミツト・サイクルとして現われる。本発
明の目的は、スケーリングおよび打ち切りの両方
が実行でき、また完全なるビツト精度で積分を行
い、且つ最少限のハードウエアしか必要としない
ビツト直列の積分回路を提供することにある。
り、また打ち切ることが望ましい場合がしばしば
ある。打ち切りは、処理されるサンプル・ビツト
の数を減らし、また処理回路の大きさを小さくし
たり、あるいは処理時間を最大にするために実行
される。打ち切りが、積分切のループすなわち遅
延要素と加算器の間で実行されると、望ましくな
い影響の生じることが知られている。これらの影
響は、処理された信号の不正確さ、ある種の信号
については望ましくない過剰信号の発生、振動あ
るいはリミツト・サイクルとして現われる。本発
明の目的は、スケーリングおよび打ち切りの両方
が実行でき、また完全なるビツト精度で積分を行
い、且つ最少限のハードウエアしか必要としない
ビツト直列の積分回路を提供することにある。
発明の概要
本発明は、Ｒ段のシフトレジスタと直列に結合
される信号合成手段を含んでいるビツト直列の積
分回路に関する。Ｒ段のシフトレジスタの出力
は、Ｎ段のシフトレジスタを介して信号合成手段
の第１の入力結線に結合され、積分される信号は
信号合成手段の第２の入力結線に結合される。サ
ンプル周期当り少なくとも（Ｒ＋Ｎ）個のパルス
を供給するゲート制御されたクロツク源は、サン
プル・ビツトを直列に転送するようにシフトレジ
スタに結合される。打ち切られ、スケール化され
且つ積分されたＲビツトのサンプルはＲ段のシフ
トレジスタの出力結線に得られる。
される信号合成手段を含んでいるビツト直列の積
分回路に関する。Ｒ段のシフトレジスタの出力
は、Ｎ段のシフトレジスタを介して信号合成手段
の第１の入力結線に結合され、積分される信号は
信号合成手段の第２の入力結線に結合される。サ
ンプル周期当り少なくとも（Ｒ＋Ｎ）個のパルス
を供給するゲート制御されたクロツク源は、サン
プル・ビツトを直列に転送するようにシフトレジ
スタに結合される。打ち切られ、スケール化され
且つ積分されたＲビツトのサンプルはＲ段のシフ
トレジスタの出力結線に得られる。
実施例
本発明は、ビツト直列のゲート制御されたクロ
ツクシステムに関連して説明される。処理される
サンプルは、Ｒビツトでビツト直列の２の補数サ
ンプルである。第２図に示すように、サンプルは
SCで示されるサンプル・クロツクで決まる周波
数に同期して発生する。サンプル・ビツトは、ク
ロツクＲで示されるクロツク信号のクロツク・パ
ルスから成るバーストに同期して発生し、最下位
ビツト（LSB）が最初に発生し、最上位ビツト
（MSB）または符号ビツトが最後に発生する。
CLOCK Ｒのクロツク・パルスから成るバース
トの周期は、サンプル周期より短い。クロツク信
号CLOCK ＲのパルスはCLOCKで示され、連続
波形であるシステム・クロツクから発生される。
ツクシステムに関連して説明される。処理される
サンプルは、Ｒビツトでビツト直列の２の補数サ
ンプルである。第２図に示すように、サンプルは
SCで示されるサンプル・クロツクで決まる周波
数に同期して発生する。サンプル・ビツトは、ク
ロツクＲで示されるクロツク信号のクロツク・パ
ルスから成るバーストに同期して発生し、最下位
ビツト（LSB）が最初に発生し、最上位ビツト
（MSB）または符号ビツトが最後に発生する。
CLOCK Ｒのクロツク・パルスから成るバース
トの周期は、サンプル周期より短い。クロツク信
号CLOCK ＲのパルスはCLOCKで示され、連続
波形であるシステム・クロツクから発生される。
第１図に示すように、本発明による積分回路
は、積分されるサンプルが供給される第１の入力
端子１０を有する加算器１２を含んでいる。加算
器１２の出力は、Ｒ段の直列型シフトレジスタ１
６と通過性ラツチ（TL）１８とを含む符号拡張
シフトレジスタ（SXSR）に結合される。通過性
ラツチ１８は、２レベルの制御信号XNDにより
制御され、信号XNDが第１の状態にある時はサ
ンプル・ビツトを変えることなく通過させ、第１
の状態から第２の状態に変わる信号XNDの遷移
と同時に発生するビツトを保持し、信号XNDが
第２の状態にある間そのビツトを保持し出力す
る。通過性ラツチ１８の出力は、積分された信号
のスケール化された出力である。直列型シフトレ
ジスタ１６の出力は、その出力が加算器１２の第
２の入力に結合されるＮ段の直列型シフトレジス
タ２２に接続される。シフトレジスタ２２および
１６は、クロツク信号CLOCK（Ｒ＋Ｎ）により
サンプル周期当り（Ｒ＋Ｎ）個のクロツク・パル
スから成るバーストによりクロツク制御される。
クロツク信号CLOCK（Ｒ＋Ｎ）とCLOCK（Ｒ）
との関係は第２図に示される。
は、積分されるサンプルが供給される第１の入力
端子１０を有する加算器１２を含んでいる。加算
器１２の出力は、Ｒ段の直列型シフトレジスタ１
６と通過性ラツチ（TL）１８とを含む符号拡張
シフトレジスタ（SXSR）に結合される。通過性
ラツチ１８は、２レベルの制御信号XNDにより
制御され、信号XNDが第１の状態にある時はサ
ンプル・ビツトを変えることなく通過させ、第１
の状態から第２の状態に変わる信号XNDの遷移
と同時に発生するビツトを保持し、信号XNDが
第２の状態にある間そのビツトを保持し出力す
る。通過性ラツチ１８の出力は、積分された信号
のスケール化された出力である。直列型シフトレ
ジスタ１６の出力は、その出力が加算器１２の第
２の入力に結合されるＮ段の直列型シフトレジス
タ２２に接続される。シフトレジスタ２２および
１６は、クロツク信号CLOCK（Ｒ＋Ｎ）により
サンプル周期当り（Ｒ＋Ｎ）個のクロツク・パル
スから成るバーストによりクロツク制御される。
クロツク信号CLOCK（Ｒ＋Ｎ）とCLOCK（Ｒ）
との関係は第２図に示される。
制御信号XND（第２図に示される）は、レジス
タ１６から出力されるＲ番目のサンプル・ビツト
出力が保持され、その結果現サンプル周期の期間
の残りの間繰り返えされるように、Ｒ番目のクロ
ツク・パルスの間に第１の状態から第２の状態に
遷移する。
タ１６から出力されるＲ番目のサンプル・ビツト
出力が保持され、その結果現サンプル周期の期間
の残りの間繰り返えされるように、Ｒ番目のクロ
ツク・パルスの間に第１の状態から第２の状態に
遷移する。
クロツク信号は、例えば、システム・クロツク
CLOCKを発生する発振器２３およびクロツク発
生器２４により発生される。システム・クロツク
に応答するクロツク発生器２４は、信号CLOCK
（Ｒ）、CLOCK（Ｒ＋Ｎ）、XND、また必要があ
れば、信号SCを発生する。これらの信号は普通
の方法によりクロツク発生器２４で発生される。
この発生の詳細は本発明の主要な部分ではなく、
信号処理の技術分野の当業者は第２図に示す時間
関係を知ることにより、その回路を容易に設計す
ることができる。
CLOCKを発生する発振器２３およびクロツク発
生器２４により発生される。システム・クロツク
に応答するクロツク発生器２４は、信号CLOCK
（Ｒ）、CLOCK（Ｒ＋Ｎ）、XND、また必要があ
れば、信号SCを発生する。これらの信号は普通
の方法によりクロツク発生器２４で発生される。
この発生の詳細は本発明の主要な部分ではなく、
信号処理の技術分野の当業者は第２図に示す時間
関係を知ることにより、その回路を容易に設計す
ることができる。
Ｒビツトで、２の補数形式のビツト直列のサン
プルのシーケンスが入力端子１０に入力され、各
サンプルのＲ番目または符号ビツトは（Ｒ−１）
個の数値ビツトの発生後、各サンプル周期の残り
の間繰り返されるシーケンスを考えてみる。符号
ビツトの繰り返しは、例えば、制御信号XNDに
より制御される通過性ラツチを介してサンプルを
端子１０に供給することにより行なわれる。ま
た、レジスタ１６および２２の内容は零に初期値
化され、且つ加算器１２では入力信号に対して処
理遅延が生じないものとする。最初のサンプルが
入力されるサンプル周期の間、レジスタ１６およ
び２２の内容が零の値であるため、最初のサンプ
ルは変化することなく加算器１２を通過し、クロ
ツク信号CLOCK（Ｒ＋Ｎ）の最初のＲ個のパル
スの後、シフトレジスタ１６中に存在する。この
期間中、出力OUTは零の値である、すなわち最
初にレジスタ１６に入つている零の値は通過性ラ
ツチ１８を通過する。ラツチ１８はＲ番目の出力
ビツトを保持し、サンプル周期中それを繰り返
し、従つてサンプル周期中レジスタ１６から出力
される残りのビツト値が端子OUTに現われるの
を防止する。
プルのシーケンスが入力端子１０に入力され、各
サンプルのＲ番目または符号ビツトは（Ｒ−１）
個の数値ビツトの発生後、各サンプル周期の残り
の間繰り返されるシーケンスを考えてみる。符号
ビツトの繰り返しは、例えば、制御信号XNDに
より制御される通過性ラツチを介してサンプルを
端子１０に供給することにより行なわれる。ま
た、レジスタ１６および２２の内容は零に初期値
化され、且つ加算器１２では入力信号に対して処
理遅延が生じないものとする。最初のサンプルが
入力されるサンプル周期の間、レジスタ１６およ
び２２の内容が零の値であるため、最初のサンプ
ルは変化することなく加算器１２を通過し、クロ
ツク信号CLOCK（Ｒ＋Ｎ）の最初のＲ個のパル
スの後、シフトレジスタ１６中に存在する。この
期間中、出力OUTは零の値である、すなわち最
初にレジスタ１６に入つている零の値は通過性ラ
ツチ１８を通過する。ラツチ１８はＲ番目の出力
ビツトを保持し、サンプル周期中それを繰り返
し、従つてサンプル周期中レジスタ１６から出力
される残りのビツト値が端子OUTに現われるの
を防止する。
レジスタ１６は、さらにＮクロツク周期の間ク
ロツク制御され、サンプルの下位のＮビツトをＮ
段のシフトレジスタ２２に供給する。従つて、次
のサンプル期間の初めに、第１のサンプルが加算
器１２の第２の入力端子に得られ、次に供給され
るサンプルに加算されるように正しく調整され
る。すなわち、レジスタ２２中にある第１のサン
プルの最下位ビツトおよびそれに続くビツトは、
結線１０に供給される次の（第２の）サンプルの
最下位ビツトおよび対応するビツトと同時に発生
する。
ロツク制御され、サンプルの下位のＮビツトをＮ
段のシフトレジスタ２２に供給する。従つて、次
のサンプル期間の初めに、第１のサンプルが加算
器１２の第２の入力端子に得られ、次に供給され
るサンプルに加算されるように正しく調整され
る。すなわち、レジスタ２２中にある第１のサン
プルの最下位ビツトおよびそれに続くビツトは、
結線１０に供給される次の（第２の）サンプルの
最下位ビツトおよび対応するビツトと同時に発生
する。
レジスタ１６は、Ｒ段のレジスタであり、（Ｒ
＋Ｎ）個のパルスでクロツク制御されるので、最
初のサンプル周期（および引き続く全てのサンプ
ル周期）の終わりにおいて、和サンプルの上位Ｒ
ビツトだけがレジスタ１６中に存在する。（入力
サンプルがＲビツト幅であつても、和のサンプル
は（Ｒ＋Ｎ）ビツト幅に拡張できることに注目さ
れたい。）引き続く各サンプル周期の間、和サン
プルの上位Ｒビツトは通過性ラツチ１８を介して
出力信号OUTとして供給される。和サンプルの
上位Ｒビツトは、クロツク・パルスから成るバー
ストの最初のＲ個のパルスに一致して出力され
る。出力サンプルは、加算器１２から供給され、
打ち切られ、Ｎ個の下位ビツト位置にシフトされ
た和サンプルを表わす。和サンプルをＮ個の下位
ビツト位置にシフトすることは、和サンプルを
2-Nなる因数でスケール化することに相当する。
＋Ｎ）個のパルスでクロツク制御されるので、最
初のサンプル周期（および引き続く全てのサンプ
ル周期）の終わりにおいて、和サンプルの上位Ｒ
ビツトだけがレジスタ１６中に存在する。（入力
サンプルがＲビツト幅であつても、和のサンプル
は（Ｒ＋Ｎ）ビツト幅に拡張できることに注目さ
れたい。）引き続く各サンプル周期の間、和サン
プルの上位Ｒビツトは通過性ラツチ１８を介して
出力信号OUTとして供給される。和サンプルの
上位Ｒビツトは、クロツク・パルスから成るバー
ストの最初のＲ個のパルスに一致して出力され
る。出力サンプルは、加算器１２から供給され、
打ち切られ、Ｎ個の下位ビツト位置にシフトされ
た和サンプルを表わす。和サンプルをＮ個の下位
ビツト位置にシフトすることは、和サンプルを
2-Nなる因数でスケール化することに相当する。
しかしながら、レジスタ２２を介して加算器１
２に帰還されるサンプルは、打ち切られないし、
スケール化もされていない。従つて、積分は完全
な精度で実行される。
２に帰還されるサンプルは、打ち切られないし、
スケール化もされていない。従つて、積分は完全
な精度で実行される。
入力サンプルの値をＡ、和サンプルの値をＢ、
レジスタ２２を介して帰還されるサンプルの値を
Ｃとすると、回路の伝達関数は次のように導かれ
る。サンプルＣは１サンプル周期遅延されたサン
プルＢに等しいから、普通のＺ変換表記法を使用
すると次式が得られる。
レジスタ２２を介して帰還されるサンプルの値を
Ｃとすると、回路の伝達関数は次のように導かれ
る。サンプルＣは１サンプル周期遅延されたサン
プルＢに等しいから、普通のＺ変換表記法を使用
すると次式が得られる。
Ｃ＝BZ-1 (1)
和サンプルＢは次式で表わされる。
Ｂ＝Ａ＋Ｃ (2)
またはＢ＝Ａ＋BZ-1 (3)
式(3)において項を集め、整理すると
Ｂ／Ａ＝１／（１−Z-1） (4)
式(4)はＺ変換表記法における積分関数を表わす。
出力サンプルOUTをＤとすると、 Ｄ＝2-NBZ-1 (5) (5)に(4)を代入すると、伝達関数Ｄ／Ａは次式で与
えられる。
出力サンプルOUTをＤとすると、 Ｄ＝2-NBZ-1 (5) (5)に(4)を代入すると、伝達関数Ｄ／Ａは次式で与
えられる。
Ｄ／Ａ＝2-NZ-1／（１−Z-1） (6)
これは出力が１サンプル周期遅延され、2-Nで
スケール化された入力信号の積分に等しいことを
示す。
スケール化された入力信号の積分に等しいことを
示す。
第１図の構成において、加算器１２により供給
される和は（Ｒ＋Ｎ）段のシフトレジスタから成
る全体的な直列の組み合わせにより（Ｒ＋Ｎ）の
ビツト幅に拡張される。さらに、2-Xによるスケ
ール化された和のサンプルを加算器１２に帰還す
ることが望ましいならば、レジスタ２２の段数は
Ｘだけ減少させられ、レジスタ２２および加算器
１２間に配置される通過性ラツチは（Ｒ＋Ｎ−
Ｘ）番目のクロツク・パルスで発生するサンプ
ル・ビツトを保持し繰り返すように条件づけられ
る。
される和は（Ｒ＋Ｎ）段のシフトレジスタから成
る全体的な直列の組み合わせにより（Ｒ＋Ｎ）の
ビツト幅に拡張される。さらに、2-Xによるスケ
ール化された和のサンプルを加算器１２に帰還す
ることが望ましいならば、レジスタ２２の段数は
Ｘだけ減少させられ、レジスタ２２および加算器
１２間に配置される通過性ラツチは（Ｒ＋Ｎ−
Ｘ）番目のクロツク・パルスで発生するサンプ
ル・ビツトを保持し繰り返すように条件づけられ
る。
第１図の構成において加算器１２は処理遅延が
ないものと仮定されている。しかしながら、加算
器１２にＹビツト周期の遅延があれば、サンプル
Ｂには2Yが掛けられ、従つて伝達関数Ｂ／Ａは変
わる。
ないものと仮定されている。しかしながら、加算
器１２にＹビツト周期の遅延があれば、サンプル
Ｂには2Yが掛けられ、従つて伝達関数Ｂ／Ａは変
わる。
この要因は、レジスタ２２の段数をＹ段だけ減
少させることによつて部分的に補償される。この
場合、伝達関数Ｂ／ＡおよびＤ／Ａは次式で与え
られる。
少させることによつて部分的に補償される。この
場合、伝達関数Ｂ／ＡおよびＤ／Ａは次式で与え
られる。
Ｂ／Ａ＝2Y／（１−Z-1） (7)
Ｄ／Ａ＝2-(N-Y)Z-1／（１−Z-1） (9)
あるいは、加算器１２にＹビツトの処理遅延が
あるならば、回路要素１６および２２に何ら変更
もせずに、クロツク・パルスから成る各バースト
中のパルス数をＹ個だけ増加させることにより、
式(4)および(6)の伝達関数をそのまま変えずに保持
することもできる。この場合、レジスタ１６およ
び２２に供給されるクロツク信号は、各バースト
中に（Ｒ＋Ｎ＋Ｙ）個のパルスを含んでいる。
あるならば、回路要素１６および２２に何ら変更
もせずに、クロツク・パルスから成る各バースト
中のパルス数をＹ個だけ増加させることにより、
式(4)および(6)の伝達関数をそのまま変えずに保持
することもできる。この場合、レジスタ１６およ
び２２に供給されるクロツク信号は、各バースト
中に（Ｒ＋Ｎ＋Ｙ）個のパルスを含んでいる。
次に第３図について説明する。第１図の要素と
同じ番号が付されている第３図の要素は同一のも
のであると仮定する。第３図の回路は、ビツト直
列の音声信号のようなビツト直列の信号から直流
（DC）成分を除去するため使用される。例えば、
端子３２に供給される信号がアナログ・デイジタ
ル変換器からの符号の付いていない２進信号であ
つて、全ての値が正であるものとする。変換処理
は、本質的にデイジタル化された信号に直流基準
電圧を付加する。例えば、放送源からの音声信号
は公称上交流（AC）信号である。直流成分は、
もし除去されていなければ、一般に交流音声信号
によつて必要とされるものより大きなダイナミツ
クレンジの信号を処理することのできる処理回路
を必要とする。従つて、全体的な信号処理のハー
ドウエアを最小にするためには直流成分を除去す
ることが望ましい。
同じ番号が付されている第３図の要素は同一のも
のであると仮定する。第３図の回路は、ビツト直
列の音声信号のようなビツト直列の信号から直流
（DC）成分を除去するため使用される。例えば、
端子３２に供給される信号がアナログ・デイジタ
ル変換器からの符号の付いていない２進信号であ
つて、全ての値が正であるものとする。変換処理
は、本質的にデイジタル化された信号に直流基準
電圧を付加する。例えば、放送源からの音声信号
は公称上交流（AC）信号である。直流成分は、
もし除去されていなければ、一般に交流音声信号
によつて必要とされるものより大きなダイナミツ
クレンジの信号を処理することのできる処理回路
を必要とする。従つて、全体的な信号処理のハー
ドウエアを最小にするためには直流成分を除去す
ることが望ましい。
第３図の回路は、２の補数形式のビツト直列の
減算回路３０および第１図を参照して説明した積
分回路を含んでいる。入力信号（AIN）は減算
器３０を被減数入力に結合され、積分回路の端子
OUTは減算器３０の減数入力に結合される。信
号ACOUTが加算器１２と入れ替えられる減算器３
０の減数入力に結合されるならば、減算器３０と
加算器１２とは実際上交換することができること
に注目されたい。
減算回路３０および第１図を参照して説明した積
分回路を含んでいる。入力信号（AIN）は減算
器３０を被減数入力に結合され、積分回路の端子
OUTは減算器３０の減数入力に結合される。信
号ACOUTが加算器１２と入れ替えられる減算器３
０の減数入力に結合されるならば、減算器３０と
加算器１２とは実際上交換することができること
に注目されたい。
信号ACOUTは信号AINから積分回路からの出力
OUTを引いた差に等しい。積分回路からの信号
OUTは式(6)から次式で与えられる。
OUTを引いた差に等しい。積分回路からの信号
OUTは式(6)から次式で与えられる。
OUT＝ACOUT2N-1Z-1／（１−Z-1） (9)
従つて、
ACOUT＝AIN−ACOUT2-NZ-1
／（１−Z-1） (10)
項を集め整理すると、第３図の回路の伝達関数
ACOUT／AINは次式で表わされる。
ACOUT／AINは次式で表わされる。
ACOUT／AIN＝（Ｚ−１）／（Ｚ−１＋2-N）
（11） 注目している信号に比べて小さいサンプル周期
の場合、この伝達間数は０Hzで零を含み、約2-N
fs／2πHzで極点を持つ。ここでfsはサンプル周波
数である。音声周波数の帯域幅は20Hz−20kHzで
ある。サンプル周期は最大の音声周波数の周期に
比べて小さくなければならないという基準を満た
すように300kHzのサンプル周波数を仮定する。
音声信号スペクトルについて何も失わないように
するために、極点は20Hzより低い周波数でなけれ
ばならない。すなわち、 2-Nfs／2π＜20 （12） この条件は11より小さいＮについては満たされ
る。Ｎが12の場合、3dB点は11.6Hzであり、Ｎが
13の場合には3dB点は5.8Hzに減少される。従つ
て、交流の音声信号は振幅の損失なしに事実上通
過し、直流成分は完全に除去される。
（11） 注目している信号に比べて小さいサンプル周期
の場合、この伝達間数は０Hzで零を含み、約2-N
fs／2πHzで極点を持つ。ここでfsはサンプル周波
数である。音声周波数の帯域幅は20Hz−20kHzで
ある。サンプル周期は最大の音声周波数の周期に
比べて小さくなければならないという基準を満た
すように300kHzのサンプル周波数を仮定する。
音声信号スペクトルについて何も失わないように
するために、極点は20Hzより低い周波数でなけれ
ばならない。すなわち、 2-Nfs／2π＜20 （12） この条件は11より小さいＮについては満たされ
る。Ｎが12の場合、3dB点は11.6Hzであり、Ｎが
13の場合には3dB点は5.8Hzに減少される。従つ
て、交流の音声信号は振幅の損失なしに事実上通
過し、直流成分は完全に除去される。
次に、減算器３０と加算器１２の各々が信号サ
ンプルに１ビツト期間の遅延を生じさせるものと
仮定する。ゲート制御されたクロツク・システム
で生成されるサンプル・データに関して、１ビツ
ト期間の遅延は２の因数を乗ずることに等しい。
減算器３０からの出力は次式のようになる。
ンプルに１ビツト期間の遅延を生じさせるものと
仮定する。ゲート制御されたクロツク・システム
で生成されるサンプル・データに関して、１ビツ
ト期間の遅延は２の因数を乗ずることに等しい。
減算器３０からの出力は次式のようになる。
ACOUT＝２（AIN−OUT） （13）
信号OUTは式(9)に従つて次式のようになる。
OUT＝ACOUT2-(N-1)Z-1/(1-Z-1) （14）
式（14）を（13）に代入し、項を集め移項する
と、伝達関数は次式で表わされる。
と、伝達関数は次式で表わされる。
ACOUT／AIN＝２（Ｚ−１）
／（Ｚ−１＋2-(N-2)） （15）
しかしながら、この例においても０Hzに零があ
り、極点は2-(N-2)fs／2πHzにあり、振幅は２の因
数で増大される。極点を前の例と同じ周波数に設
定するためには、Ｎは２だけ増加されなければな
らない。
り、極点は2-(N-2)fs／2πHzにあり、振幅は２の因
数で増大される。極点を前の例と同じ周波数に設
定するためには、Ｎは２だけ増加されなければな
らない。
特許請求の範囲において、“クロツク・パルス
のバースト”という語句が引用されていることに
注目してみる。“クロツク・パルスのバースト”
は、選択された個別の回路要素すなわちレジスタ
の段数およびサンプル周期に依存して、サンプル
周期全体を占有する場合もあり、あるいは全体の
サンプル周期より少く占有することもある。この
バーストがサンプル周期全体を占有しているなら
ば、クロツク信号は、連続した一連のパルスとし
て生じ、すなわち、連続するバーストが見掛け上
の境目がなく互いに直ぐ隣接している。特許請求
の範囲で使用しているように“クロツク・パルス
のバースト”という用語は、この発生の不確定性
も含めて考えられている。
のバースト”という語句が引用されていることに
注目してみる。“クロツク・パルスのバースト”
は、選択された個別の回路要素すなわちレジスタ
の段数およびサンプル周期に依存して、サンプル
周期全体を占有する場合もあり、あるいは全体の
サンプル周期より少く占有することもある。この
バーストがサンプル周期全体を占有しているなら
ば、クロツク信号は、連続した一連のパルスとし
て生じ、すなわち、連続するバーストが見掛け上
の境目がなく互いに直ぐ隣接している。特許請求
の範囲で使用しているように“クロツク・パルス
のバースト”という用語は、この発生の不確定性
も含めて考えられている。
第１図は、本発明を具体化するビツト直列の積
分回路のブロツク図である。第２図は、本発明を
説明するのに有用な波形図である。第３図は、第
１図の積分回路を含み、ビツト直列の信号の直流
成分を除去する回路のブロツク図である。 １２……加算器、１６……Ｒ段のシフトレジス
タ、１８……通過性ラツチ、２２……Ｎ段のシフ
トレジスタ、２３……発振器、２４……クロツク
発生器。
分回路のブロツク図である。第２図は、本発明を
説明するのに有用な波形図である。第３図は、第
１図の積分回路を含み、ビツト直列の信号の直流
成分を除去する回路のブロツク図である。 １２……加算器、１６……Ｒ段のシフトレジス
タ、１８……通過性ラツチ、２２……Ｎ段のシフ
トレジスタ、２３……発振器、２４……クロツク
発生器。
Claims (1)
- 【特許請求の範囲】 １ ビツト直列信号を積分するビツト直列の積分
回路であつて、 ビツト直列信号を供給する信号入力端子と、 前記信号入力端子に結合される第１の入力端
子、第２の入力端子および出力端子を有し、ビツ
ト直列信号を合成する信号合成手段と、 Ｒ（Ｒは整数）段から成り、前記信号合成手段
の出力端子に結合される入力端子、出力端子、お
よびクロツク入力端子を有する第１の直列シフト
レジスタと、 Ｎ（Ｎは整数）段からなり、前記第１の直列シ
フトレジスタの出力端子に結合される入力端子、
前記信号合成手段の第２の入力端子に結合される
出力端子、およびクロツク入力端子を有する第２
の直列シフトレジスタと、 クロツク・パルスのバーストであつて、前記バ
ースト中のパルスは前記ビツト直列信号において
発生するビツトに同期しており、前記バースト中
のパルス数がサンプル周期当り少くとも（Ｒ＋
Ｎ）である前記クロツク・パルスのバーストを、
前記第１および第２の直列シフトレジスタに供給
する手段と、 前記第１の直列シフトレジスタの出力端子に結
合され、前記バーストの予め定められる第１の部
分の間サンプル・ビツトを通過させ、前記予め定
められる第１の部分に続く各サンプル周期の期間
の間、予め定められるサンプル・ビツトを保持し
且つ出力する通過性ラツチ手段とを含んでいる、
前記ビツト直列の積分回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/088,340 US4841466A (en) | 1987-08-24 | 1987-08-24 | Bit-serial integrator circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6470828A JPS6470828A (en) | 1989-03-16 |
| JPH0421218B2 true JPH0421218B2 (ja) | 1992-04-09 |
Family
ID=22210796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63207497A Granted JPS6470828A (en) | 1987-08-24 | 1988-08-23 | Bit series integration circuit |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4841466A (ja) |
| EP (1) | EP0304841B1 (ja) |
| JP (1) | JPS6470828A (ja) |
| KR (1) | KR0128505B1 (ja) |
| CN (1) | CN1014936B (ja) |
| CA (1) | CA1290458C (ja) |
| DE (1) | DE3853655T2 (ja) |
| FI (1) | FI93284C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5313469A (en) * | 1993-06-11 | 1994-05-17 | Northern Telecom Limited | Self-testable digital integrator |
| EP1001567A1 (en) | 1998-11-13 | 2000-05-17 | TELEFONAKTIEBOLAGET LM ERICSSON (publ) | Combiner |
| EP1011281A3 (en) | 1998-12-18 | 2000-07-05 | TELEFONAKTIEBOLAGET L M ERICSSON (publ) | Flexible CDMA combiner |
| EP1935026A1 (en) | 2005-10-12 | 2008-06-25 | Acco | Insulated gate field-effet transistor having a dummy gate |
| TWI444021B (zh) * | 2007-09-17 | 2014-07-01 | Htc Corp | 解譯串列傳輸訊號之方法 |
| US7808415B1 (en) * | 2009-03-25 | 2010-10-05 | Acco Semiconductor, Inc. | Sigma-delta modulator including truncation and applications thereof |
| TWI426397B (zh) * | 2009-06-29 | 2014-02-11 | Lee Ming Inst Technology | Can be used in a signal interval in the unequal spacing of the sample, the signal in this interval between a single and multiple numerical integration device. |
| US8532584B2 (en) | 2010-04-30 | 2013-09-10 | Acco Semiconductor, Inc. | RF switches |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3757261A (en) * | 1972-02-11 | 1973-09-04 | Collins Radio Co | Integration and filtration circuit apparatus |
| US3919535A (en) * | 1974-08-21 | 1975-11-11 | Singer Co | Multiple addend adder and multiplier |
| US4023019A (en) * | 1974-09-23 | 1977-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Automatic scaled digital integrator |
| SU739566A1 (ru) * | 1978-01-04 | 1980-06-05 | Предприятие П/Я А-3890 | Цифровой интегратор |
| US4246642A (en) * | 1979-01-22 | 1981-01-20 | Ricoh Company, Ltd. | Leaky digital integrator |
| JPH105347A (ja) * | 1996-06-21 | 1998-01-13 | Toyo Sangyo Kk | 低周波治療器 |
-
1987
- 1987-08-24 US US07/088,340 patent/US4841466A/en not_active Expired - Lifetime
-
1988
- 1988-07-26 CA CA000573061A patent/CA1290458C/en not_active Expired - Fee Related
- 1988-08-17 FI FI883816A patent/FI93284C/fi not_active IP Right Cessation
- 1988-08-22 EP EP88113616A patent/EP0304841B1/en not_active Expired - Lifetime
- 1988-08-22 DE DE3853655T patent/DE3853655T2/de not_active Expired - Fee Related
- 1988-08-23 KR KR1019880010680A patent/KR0128505B1/ko not_active IP Right Cessation
- 1988-08-23 JP JP63207497A patent/JPS6470828A/ja active Granted
- 1988-08-24 CN CN88106276A patent/CN1014936B/zh not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6470828A (en) | 1989-03-16 |
| FI883816A (fi) | 1989-02-25 |
| EP0304841A2 (en) | 1989-03-01 |
| KR0128505B1 (ko) | 1998-04-15 |
| DE3853655D1 (de) | 1995-06-01 |
| US4841466A (en) | 1989-06-20 |
| FI93284C (fi) | 1995-03-10 |
| KR890004233A (ko) | 1989-04-20 |
| CN1014936B (zh) | 1991-11-27 |
| FI93284B (fi) | 1994-11-30 |
| EP0304841A3 (en) | 1991-03-20 |
| CN1031768A (zh) | 1989-03-15 |
| FI883816A0 (fi) | 1988-08-17 |
| DE3853655T2 (de) | 1995-10-19 |
| CA1290458C (en) | 1991-10-08 |
| EP0304841B1 (en) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |