JP2521774B2 - メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 - Google Patents
メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法Info
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- JP2521774B2 JP2521774B2 JP62249162A JP24916287A JP2521774B2 JP 2521774 B2 JP2521774 B2 JP 2521774B2 JP 62249162 A JP62249162 A JP 62249162A JP 24916287 A JP24916287 A JP 24916287A JP 2521774 B2 JP2521774 B2 JP 2521774B2
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G—PHYSICS
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリを内蔵する論理LSIに係り、特にテス
トのための回路を備えたメモリ内蔵型論理LSIとその試
験方法に関する。
トのための回路を備えたメモリ内蔵型論理LSIとその試
験方法に関する。
従来メモリ内蔵型論理LSIにおけるメモリ部のテスト
は特公昭57-3107号公報に記載のように入力パターンの
一部をスキヤン機能付のフリツプフロツプに、残部を入
力端子に印加することによりフリツプフロツプへのスキ
ヤン・インを利用して行なつていた。また、特開昭61-2
04744号公報においては、メモリ部にスキヤン機能をも
たせメモリ部へのスキヤン・イン及びスキヤン・アウト
を利用する方法が論じられていた。
は特公昭57-3107号公報に記載のように入力パターンの
一部をスキヤン機能付のフリツプフロツプに、残部を入
力端子に印加することによりフリツプフロツプへのスキ
ヤン・インを利用して行なつていた。また、特開昭61-2
04744号公報においては、メモリ部にスキヤン機能をも
たせメモリ部へのスキヤン・イン及びスキヤン・アウト
を利用する方法が論じられていた。
上記従来技術はいずれもスキヤン機能を利用したテス
トを行なつていたため、実動作時と同様な速度でテスト
するダイナミツク・フアンクシヨン・テストができない
という問題があつた。この解決方法の１つとしてメモリ
の入出力信号線を全べて外部端子（入出力端子部）に接
続するという方法が考えられるが、この方法ではLSIの
外部端子が多く必要となるという問題が発生する。
トを行なつていたため、実動作時と同様な速度でテスト
するダイナミツク・フアンクシヨン・テストができない
という問題があつた。この解決方法の１つとしてメモリ
の入出力信号線を全べて外部端子（入出力端子部）に接
続するという方法が考えられるが、この方法ではLSIの
外部端子が多く必要となるという問題が発生する。
本発明の目的は、LSIの外部端子数を多く増加させる
ことなくメモリ部のダイナミツク・フアンクシヨン・テ
ストができ、また論理回路部のテストも容易に行なえる
メモリ内蔵型論理LSIとその試験方法を提供することに
ある。
ことなくメモリ部のダイナミツク・フアンクシヨン・テ
ストができ、また論理回路部のテストも容易に行なえる
メモリ内蔵型論理LSIとその試験方法を提供することに
ある。
上記目的は、外部との入出力信号の授受をする入出力
端子部と；入出力端子部を介し外部から記憶情報の書き
込みと読み出しのできる少なくとも１つの記憶素子から
成るメモリ部と；入力信号に対応し定められた論理に従
って出力信号を定める組合せ論理素子と、入力信号と内
部状態とに基づいて出力信号を定める記憶論理素子とか
ら成る論理回路部と；論理回路部からメモリ部に信号を
伝送する第１信号路と；メモリ部から論理回路部に信号
を伝送する第２信号路とを備えるメモリ内蔵型論理LSI
において、 メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を入出力端子部を介し入力する動作モード入力回路
部と；入出力端子部から入力した所定の論理回路テスト
パターンを出力する出力部を有し論理回路部から第１信
号路に出力する信号を入力して入出力端子部に出力する
論理回路テスト信号記憶回路部と；第２信号路の途中に
配設し動作モード信号に基づき第２信号路をメモリ部か
ら切替えて論理回路テスト信号記憶回路部の出力部から
伝送する信号路切替回路部とを備えたことにより達成さ
れる。
端子部と；入出力端子部を介し外部から記憶情報の書き
込みと読み出しのできる少なくとも１つの記憶素子から
成るメモリ部と；入力信号に対応し定められた論理に従
って出力信号を定める組合せ論理素子と、入力信号と内
部状態とに基づいて出力信号を定める記憶論理素子とか
ら成る論理回路部と；論理回路部からメモリ部に信号を
伝送する第１信号路と；メモリ部から論理回路部に信号
を伝送する第２信号路とを備えるメモリ内蔵型論理LSI
において、 メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を入出力端子部を介し入力する動作モード入力回路
部と；入出力端子部から入力した所定の論理回路テスト
パターンを出力する出力部を有し論理回路部から第１信
号路に出力する信号を入力して入出力端子部に出力する
論理回路テスト信号記憶回路部と；第２信号路の途中に
配設し動作モード信号に基づき第２信号路をメモリ部か
ら切替えて論理回路テスト信号記憶回路部の出力部から
伝送する信号路切替回路部とを備えたことにより達成さ
れる。
上記目的は、外部との入出力信号の授受をする入出力
端子部と；入出力端子部を介し外部から記憶情報の書き
込みと読み出しのできる少なくとも１つの記憶素子から
成るメモリ部と；入力信号に対応し定められた論理に従
って出力信号を定める組合せ論理素子と、入力信号と内
部状態とに基づいて出力信号を定める記憶論理素子とか
ら成る論理回路部と；論理回路部からメモリ部に信号を
伝送する第１信号路と；メモリ部から論理回路部に信号
を伝送する第２信号路とを備えるメモリ内蔵型論理LSI
において、 メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を入出力端子部を介し入力する動作モード入力回路
と；入出力端子部に接続しメモリテスト用信号を入力し
て伝送するメモリテスト用入力信号路と；メモリ部から
の出力信号を入出力端子部に伝送するメモリテスト用出
力信号路と；入出力端子部から入力した所定の論理回路
テストパターンを出力する出力部を有し論理回路部から
第１信号路に出力する信号を入力して入出力端子部に出
力する論理回路テスト信号記憶回路部と；第１信号路と
第２信号路とのそれぞれの信号路の途中に配設し動作モ
ード信号がメモリテストモードにあっては第１信号路を
論理回路部から切替えてメモリテスト用入力信号路から
伝送し、動作モード信号が論理回路テストモードにあっ
ては第２信号路をメモリ部から切替えて論理回路テスト
信号記憶回路部の出力部から伝送する信号切替回路部と
を備えたことにより達成させる。
端子部と；入出力端子部を介し外部から記憶情報の書き
込みと読み出しのできる少なくとも１つの記憶素子から
成るメモリ部と；入力信号に対応し定められた論理に従
って出力信号を定める組合せ論理素子と、入力信号と内
部状態とに基づいて出力信号を定める記憶論理素子とか
ら成る論理回路部と；論理回路部からメモリ部に信号を
伝送する第１信号路と；メモリ部から論理回路部に信号
を伝送する第２信号路とを備えるメモリ内蔵型論理LSI
において、 メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を入出力端子部を介し入力する動作モード入力回路
と；入出力端子部に接続しメモリテスト用信号を入力し
て伝送するメモリテスト用入力信号路と；メモリ部から
の出力信号を入出力端子部に伝送するメモリテスト用出
力信号路と；入出力端子部から入力した所定の論理回路
テストパターンを出力する出力部を有し論理回路部から
第１信号路に出力する信号を入力して入出力端子部に出
力する論理回路テスト信号記憶回路部と；第１信号路と
第２信号路とのそれぞれの信号路の途中に配設し動作モ
ード信号がメモリテストモードにあっては第１信号路を
論理回路部から切替えてメモリテスト用入力信号路から
伝送し、動作モード信号が論理回路テストモードにあっ
ては第２信号路をメモリ部から切替えて論理回路テスト
信号記憶回路部の出力部から伝送する信号切替回路部と
を備えたことにより達成させる。
上記目的は、外部との入出力信号の授受をする入出力
端子部と；入出力端子部を介し外部から記憶情報の書き
込みと読み出しのできる少なくとも１つの記憶素子から
成るメモリ部と；入力信号に対応し定められた論理に従
って出力信号を定める組合せ論理素子と、入力信号と内
部状態とに基づいて出力信号を定める記憶論理素子とか
ら成る論理回路部と；論理回路部からメモリ部に信号を
伝送する第１信号路と；メモリ部から論理回路部に信号
を伝送する第２信号路と；動作状態を定める動作モート
信号を入出力端子部を介し入力する動作モード入力回路
部と；入出力端子部に接続しメモリテスト用信号を入力
して伝送するメモリテスト用入力信号路と；メモリ部か
らの出力信号を入出力端子部に伝送するメモリテスト用
出力信号路と；入出力端子部から入力した所定の論理回
路テストパターンを出力する出力部を有し論理回路部か
ら第１信号路に出力する信号を入力して入出力端子部に
出力する論理回路テスト信号記憶回路部と；第１信号路
と第２信号路とのそれぞれの信号路の途中に配設し動作
モード信号に基づき第１信号路を論理回路部から切替え
てメモリテスト用入力信号路から伝送する信号路切替え
と、第２信号路をメモリ部から切替えて論理回路テスト
信号記憶回路部の出力部からとする信号路切替えとのう
ちいずれかの信号路切替えを行なう信号切替回路部とを
備えたメモリ内蔵型論理LSIの試験方法において、 メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を入力してメモリテストと論理回路テストのいずれ
かを選択し、信号路切替回路部で信号路の切替えを行な
い、入出力端子路から所定のテスト信号を入力してテス
トの結果の出力信号を入出力端子部で観測し、所定の期
待値と比較することでメモリ部と論理回路部との試験を
行なうことにより達成される。
端子部と；入出力端子部を介し外部から記憶情報の書き
込みと読み出しのできる少なくとも１つの記憶素子から
成るメモリ部と；入力信号に対応し定められた論理に従
って出力信号を定める組合せ論理素子と、入力信号と内
部状態とに基づいて出力信号を定める記憶論理素子とか
ら成る論理回路部と；論理回路部からメモリ部に信号を
伝送する第１信号路と；メモリ部から論理回路部に信号
を伝送する第２信号路と；動作状態を定める動作モート
信号を入出力端子部を介し入力する動作モード入力回路
部と；入出力端子部に接続しメモリテスト用信号を入力
して伝送するメモリテスト用入力信号路と；メモリ部か
らの出力信号を入出力端子部に伝送するメモリテスト用
出力信号路と；入出力端子部から入力した所定の論理回
路テストパターンを出力する出力部を有し論理回路部か
ら第１信号路に出力する信号を入力して入出力端子部に
出力する論理回路テスト信号記憶回路部と；第１信号路
と第２信号路とのそれぞれの信号路の途中に配設し動作
モード信号に基づき第１信号路を論理回路部から切替え
てメモリテスト用入力信号路から伝送する信号路切替え
と、第２信号路をメモリ部から切替えて論理回路テスト
信号記憶回路部の出力部からとする信号路切替えとのう
ちいずれかの信号路切替えを行なう信号切替回路部とを
備えたメモリ内蔵型論理LSIの試験方法において、 メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を入力してメモリテストと論理回路テストのいずれ
かを選択し、信号路切替回路部で信号路の切替えを行な
い、入出力端子路から所定のテスト信号を入力してテス
トの結果の出力信号を入出力端子部で観測し、所定の期
待値と比較することでメモリ部と論理回路部との試験を
行なうことにより達成される。
前記構成において、信号路切替回路部は動作モード入
力回路部から入力された動作モード信号に基づいて第１
信号路と第２信号路との信号路切替えを行ない。前記動
作モード信号がメモリテストにあつては前記第１信号路
を論理回路部から切替え入出力端子部に接続したメモリ
テスト用入力信号路からとし、メモリテスト用入力信号
路はメモリテスト信号を外部からメモリ部に入力して該
メモリ部のテスト結果をメモリテスト用出力信号路を介
し前記入出力端子部に伝送し、前記動作モード信号が論
理回路テストにあつては前記第２信号路を前記メモリ部
から切替えて論理回路テスト信号記憶回路部の出力部か
らとし、該論理回路テスト信号記憶回路部は前記論理回
路部から第１信号路に出力する信号を入力して前記入出
力端子部に出力し、該入出力端子部から入力した所定の
論理回路テストパターンを出力部から第２信号路を介し
前記論理回路部に出力する。
力回路部から入力された動作モード信号に基づいて第１
信号路と第２信号路との信号路切替えを行ない。前記動
作モード信号がメモリテストにあつては前記第１信号路
を論理回路部から切替え入出力端子部に接続したメモリ
テスト用入力信号路からとし、メモリテスト用入力信号
路はメモリテスト信号を外部からメモリ部に入力して該
メモリ部のテスト結果をメモリテスト用出力信号路を介
し前記入出力端子部に伝送し、前記動作モード信号が論
理回路テストにあつては前記第２信号路を前記メモリ部
から切替えて論理回路テスト信号記憶回路部の出力部か
らとし、該論理回路テスト信号記憶回路部は前記論理回
路部から第１信号路に出力する信号を入力して前記入出
力端子部に出力し、該入出力端子部から入力した所定の
論理回路テストパターンを出力部から第２信号路を介し
前記論理回路部に出力する。
以下本発明の一実施例を第１図〜第６図により説明す
る。
る。
第１図は本発明によるメモリ内蔵型論理LSI10の回路
構成を示した図である。メモリ内蔵型LSI10は組合せ論
理素子と記憶論理素子とから成る論理回路部20,外部か
ら書き込みと読み出しのできるメモリ部30,外部との入
出力信号の授受をする入出力端子部40とを有している。
論理回路20からメモリ部30に信号を伝送するための信号
線群（第１信号路）108,109上及びメモリ部30から論理
回路部20に信号を伝送するための信号線群（第２信号
路）106,107上に信号線群を切替えるスイツチ回路部
（信号路切替回路部）50,51を設ける。スイツチ回路部5
0,51内のスイツチ回路の回路構成の一例を第2a図と第2b
図に示す。
構成を示した図である。メモリ内蔵型LSI10は組合せ論
理素子と記憶論理素子とから成る論理回路部20,外部か
ら書き込みと読み出しのできるメモリ部30,外部との入
出力信号の授受をする入出力端子部40とを有している。
論理回路20からメモリ部30に信号を伝送するための信号
線群（第１信号路）108,109上及びメモリ部30から論理
回路部20に信号を伝送するための信号線群（第２信号
路）106,107上に信号線群を切替えるスイツチ回路部
（信号路切替回路部）50,51を設ける。スイツチ回路部5
0,51内のスイツチ回路の回路構成の一例を第2a図と第2b
図に示す。
第2a図のスイツチ回路50aにおいては、スイツチ制御
信号線70の値が論理値‘0'の場合ANDゲート211の出力が
論理値‘0'となるためORゲート221の出力には信号線群
（メモリテスト用入力信号路）111中の信号線111aの値
があらわれ、信号線群109,113中の信号線109a,113aに供
給される。第2b図に示したスイツチ回路51aの動作も同
様である。スイツチ制御信号線70,71はスイツチ制御信
号生成回路90から供給される。スイツチ制御信号生成回
路90の回路構成の一例を第３図に示す。
信号線70の値が論理値‘0'の場合ANDゲート211の出力が
論理値‘0'となるためORゲート221の出力には信号線群
（メモリテスト用入力信号路）111中の信号線111aの値
があらわれ、信号線群109,113中の信号線109a,113aに供
給される。第2b図に示したスイツチ回路51aの動作も同
様である。スイツチ制御信号線70,71はスイツチ制御信
号生成回路90から供給される。スイツチ制御信号生成回
路90の回路構成の一例を第３図に示す。
第３図のスイツチ制御信号生成回路90において、信号
線101の値が‘1'のときはスイツチ制御信号線70,71の値
はともに‘1'となり、信号線101の値が‘0'のときはス
イツチ制御信号線70,71の値は、信号線100の値‘0'の場
合それぞれ‘1'と‘0'、信号線100の値が‘1'の場合そ
れぞれ‘0'と‘1'とになる。信号線100,101はそれぞれ
スイツチ制御端子60とモード制御端子61,（動作モード
入力回路部）から信号を供給されており、従つてスイツ
チ制御信号線70,71の値はスイツチ制御信号生成回路90
を介し外部から直接的に設定することができる。このほ
か本発明によるメモリ内蔵型論理LSI10はテスト用フリ
ツプフロツプ部（論理回路テスト信号記憶回路部）80を
有する。
線101の値が‘1'のときはスイツチ制御信号線70,71の値
はともに‘1'となり、信号線101の値が‘0'のときはス
イツチ制御信号線70,71の値は、信号線100の値‘0'の場
合それぞれ‘1'と‘0'、信号線100の値が‘1'の場合そ
れぞれ‘0'と‘1'とになる。信号線100,101はそれぞれ
スイツチ制御端子60とモード制御端子61,（動作モード
入力回路部）から信号を供給されており、従つてスイツ
チ制御信号線70,71の値はスイツチ制御信号生成回路90
を介し外部から直接的に設定することができる。このほ
か本発明によるメモリ内蔵型論理LSI10はテスト用フリ
ツプフロツプ部（論理回路テスト信号記憶回路部）80を
有する。
次に第１図に示す本発明によるメモリ内蔵型論理LSI1
0に対する試験方法について説明する。まずメモリ部30
の試験方法について説明し、次に論理回路部20の試験方
法について説明する。
0に対する試験方法について説明する。まずメモリ部30
の試験方法について説明し、次に論理回路部20の試験方
法について説明する。
メモリ内蔵型論理LSI10のメモリ部30の試験方法は以
下のようにして行なう。メモリ部30の試験時にはモード
制御端子61には‘0'を、スイツチ制御端子60には‘1'を
印加し続ける。これによりスイツチ制御信号線70,71の
値はそれぞれ‘0'と‘1'とになるため、スイツチ回路部
50においては信号線群111の値が信号線群109に供給さ
れ、スイツチ回路部51においては信号線群106の値が信
号線群110に供給されるようになる。メモリ部30の試験
時の各信号の動きを第５図のタイムチヤートに示す。即
ち、メモリ部30の試験時には、メモリ部30への入力信号
線群109中の信号線109a上の論理値109a′には入出力端
子部40から入力される信号線群111中の信号線111a上の
論理値111a′がそのままあらわれ、メモリ部30からの出
力信号線群106中の信号線106a上の論理値106a′は入出
力端子部40へ出力される信号線群110中の信号線110a上
の論理値110a′にそのままあらわれる信号線群108,112
中の信号線108a,112a上の論理値108a′,112a′は他の影
響を与えてないことを示している。従つて、メモリ部30
の試験は信号線群102,111に接続される入出力端子部40
内の入力端子に入力パターンを印加し、信号線群103,11
0に接続される入出力端子部40内の出力端子から観測さ
れる出力パターンを期待値パターンと比較することによ
り行なう。このように本実施例によればメモリ部30の試
験時にはメモリ部30の入力信号と出力信号が全べて外部
から制御、観測できるためメモリ部30に対しては実動作
と同様の動作速度で試験することが可能となるといつた
効果がある。
下のようにして行なう。メモリ部30の試験時にはモード
制御端子61には‘0'を、スイツチ制御端子60には‘1'を
印加し続ける。これによりスイツチ制御信号線70,71の
値はそれぞれ‘0'と‘1'とになるため、スイツチ回路部
50においては信号線群111の値が信号線群109に供給さ
れ、スイツチ回路部51においては信号線群106の値が信
号線群110に供給されるようになる。メモリ部30の試験
時の各信号の動きを第５図のタイムチヤートに示す。即
ち、メモリ部30の試験時には、メモリ部30への入力信号
線群109中の信号線109a上の論理値109a′には入出力端
子部40から入力される信号線群111中の信号線111a上の
論理値111a′がそのままあらわれ、メモリ部30からの出
力信号線群106中の信号線106a上の論理値106a′は入出
力端子部40へ出力される信号線群110中の信号線110a上
の論理値110a′にそのままあらわれる信号線群108,112
中の信号線108a,112a上の論理値108a′,112a′は他の影
響を与えてないことを示している。従つて、メモリ部30
の試験は信号線群102,111に接続される入出力端子部40
内の入力端子に入力パターンを印加し、信号線群103,11
0に接続される入出力端子部40内の出力端子から観測さ
れる出力パターンを期待値パターンと比較することによ
り行なう。このように本実施例によればメモリ部30の試
験時にはメモリ部30の入力信号と出力信号が全べて外部
から制御、観測できるためメモリ部30に対しては実動作
と同様の動作速度で試験することが可能となるといつた
効果がある。
次に、メモリ内蔵型論理LSI10の論理回路部20の試験
は以下のようにして行なう。論理回路部20の試験時に
は、モード制御端子61に‘0'を、スイツチ制御端子60に
‘0'を印加し続ける。これによりスイツチ制御信号線7
0,71の値はそれぞれ‘1'と‘0'とになるため、スイツチ
回路部50においては信号線群108の値が信号線群113に供
給され、スイツチ回路部51においては信号線群112の値
が信号線群107に供給されるようになる。論理回路部20
の試験時の各信号の動きを第６図のタイムチヤートに示
す。即ち、論理回路部20の試験時には、論理回路部20へ
の入力信号線群107中の信号線107a上の論理値107a′に
はテスト用フリツプフロツプ部80からの信号線群112中
の信号線112a上の論理値112a′がそのままあらわれ、論
理回路部20からの出力信号線群108中の信号線108a上の
論理値108a′はテスト用フリツプフロツプ部80への信号
線群113中の信号線113a上の論理値113a′にそのままあ
らわれ、信号線群106,111中の信号線106a,111a上の論理
値106a′,111a′は他に影響を与えていないことを示し
ている。従つて、論理回路部20の試験は信号線群104に
接続される入出力端子部40内の入力端子に入力パターン
の一部を印加するとともに、テスト用フリツプフロツプ
部80内のスキヤン機能をもつフリツプフロツプに入力パ
ターンの残りの部分をスキヤン・イン114により設定
し、信号線群105に接続される入出力端子部40の出力端
子から観測される出力パターンとテスト用フリツプフロ
ツプ部80内のスキヤン機能をもつフリツプフロツプから
スキヤン・アウト115されるパターンとを期待値パター
ンを比較することにより行なう。このように本実施例に
よれば論理回路部20の試験時には、メモリ部30の状態を
全く考える必要がないため、論理回路部20に対するテス
トパターンの作成が容易になるといつた効果がある。
は以下のようにして行なう。論理回路部20の試験時に
は、モード制御端子61に‘0'を、スイツチ制御端子60に
‘0'を印加し続ける。これによりスイツチ制御信号線7
0,71の値はそれぞれ‘1'と‘0'とになるため、スイツチ
回路部50においては信号線群108の値が信号線群113に供
給され、スイツチ回路部51においては信号線群112の値
が信号線群107に供給されるようになる。論理回路部20
の試験時の各信号の動きを第６図のタイムチヤートに示
す。即ち、論理回路部20の試験時には、論理回路部20へ
の入力信号線群107中の信号線107a上の論理値107a′に
はテスト用フリツプフロツプ部80からの信号線群112中
の信号線112a上の論理値112a′がそのままあらわれ、論
理回路部20からの出力信号線群108中の信号線108a上の
論理値108a′はテスト用フリツプフロツプ部80への信号
線群113中の信号線113a上の論理値113a′にそのままあ
らわれ、信号線群106,111中の信号線106a,111a上の論理
値106a′,111a′は他に影響を与えていないことを示し
ている。従つて、論理回路部20の試験は信号線群104に
接続される入出力端子部40内の入力端子に入力パターン
の一部を印加するとともに、テスト用フリツプフロツプ
部80内のスキヤン機能をもつフリツプフロツプに入力パ
ターンの残りの部分をスキヤン・イン114により設定
し、信号線群105に接続される入出力端子部40の出力端
子から観測される出力パターンとテスト用フリツプフロ
ツプ部80内のスキヤン機能をもつフリツプフロツプから
スキヤン・アウト115されるパターンとを期待値パター
ンを比較することにより行なう。このように本実施例に
よれば論理回路部20の試験時には、メモリ部30の状態を
全く考える必要がないため、論理回路部20に対するテス
トパターンの作成が容易になるといつた効果がある。
第4a図〜第4d図にメモリ部30の試験時に用いられる外
部端子を通常の動作時に用いられる外部端子と兼用する
場合の回路構成の一例を示す。
部端子を通常の動作時に用いられる外部端子と兼用する
場合の回路構成の一例を示す。
第4a図は通常動作での入力端子がメモリ部テスト用の
入力端子と兼用される場合であり、通常動作時及び論理
回路部20の試験時は外部端子300から入力バツフアゲー
ト400を経由して論理回路部20への入力信号を供給する
信号線104aへ信号が送られ、メモリ部30の試験時は入力
バツフアゲート401を経由してメモリ部テスト用入力信
号を供給する信号線111aへ信号が送られる。
入力端子と兼用される場合であり、通常動作時及び論理
回路部20の試験時は外部端子300から入力バツフアゲー
ト400を経由して論理回路部20への入力信号を供給する
信号線104aへ信号が送られ、メモリ部30の試験時は入力
バツフアゲート401を経由してメモリ部テスト用入力信
号を供給する信号線111aへ信号が送られる。
第4b図は通常の入力端子がメモリ部テスト用の出力端
子と兼用される場合であり、通常動作時及び論理回路部
20の試験時は出力バツフアゲート500の制御信号を与え
るスイツチ制御信号線71の値が‘0'となりしたがつて出
力バツフアゲート500の出力がハイインピーダンス状態
となるため外部端子301から入力バツフアゲート402を経
由して論理回路部20への入力信号路104bへ信号が送ら
れ、メモリ部30の試験時にはスイツチ制御信号線71の値
が‘1'となるためメモリ部テスト用出力信号線110bから
出力バツフアゲート500を経由して外部端子301へ信号が
送られる。
子と兼用される場合であり、通常動作時及び論理回路部
20の試験時は出力バツフアゲート500の制御信号を与え
るスイツチ制御信号線71の値が‘0'となりしたがつて出
力バツフアゲート500の出力がハイインピーダンス状態
となるため外部端子301から入力バツフアゲート402を経
由して論理回路部20への入力信号路104bへ信号が送ら
れ、メモリ部30の試験時にはスイツチ制御信号線71の値
が‘1'となるためメモリ部テスト用出力信号線110bから
出力バツフアゲート500を経由して外部端子301へ信号が
送られる。
第4c図は通常の出力端子がメモリ部テスト用の入力端
子と兼用される場合であり、通常動作時及び論理回路部
20の試験時はスイツチ制御信号線71の値が‘0'となりし
たがつて否定ゲート204の出力値が‘1'となるため論理
回路部20の出力信号線105cから出力バツフアゲート501
を経由して外部端子302へ信号が送られ、メモリ部30の
試験時にはスイツチ制御信号線71の値が‘1'となること
により否定ゲート204の出力値が‘0'となり従つて出力
バツフアゲート501の出力がハイインピーダンス状態と
なるため外部端子302から入力バツフアゲート403を経由
してメモリ部テスト用入力信号線111cへ信号が送られ
る。
子と兼用される場合であり、通常動作時及び論理回路部
20の試験時はスイツチ制御信号線71の値が‘0'となりし
たがつて否定ゲート204の出力値が‘1'となるため論理
回路部20の出力信号線105cから出力バツフアゲート501
を経由して外部端子302へ信号が送られ、メモリ部30の
試験時にはスイツチ制御信号線71の値が‘1'となること
により否定ゲート204の出力値が‘0'となり従つて出力
バツフアゲート501の出力がハイインピーダンス状態と
なるため外部端子302から入力バツフアゲート403を経由
してメモリ部テスト用入力信号線111cへ信号が送られ
る。
第4d図は通常の出力端子がメモリ部テスト用の出力端
子と兼用される場合であり、スイツチ制御信号線71の値
が通常動作時及び論理回路部20の試験時には‘0'とな
り、メモリ部30の試験時には‘1'となることから、通常
動作時及び論理回路部20の試験時には出力バツフアゲー
ト503の出力値がハイインピーダンス状態となるため論
理回路部20の出力信号線105dから出力バツフアゲート50
2を経由して外部端子303へ信号が送られ、メモリ部30の
試験時には出力バツフアゲート502の出力値がハイイン
ピーダンス状態となるためメモリ部テスト用の出力信号
線110dから出力バツフアゲート503を経由して外部端子3
03へ信号が送られる。
子と兼用される場合であり、スイツチ制御信号線71の値
が通常動作時及び論理回路部20の試験時には‘0'とな
り、メモリ部30の試験時には‘1'となることから、通常
動作時及び論理回路部20の試験時には出力バツフアゲー
ト503の出力値がハイインピーダンス状態となるため論
理回路部20の出力信号線105dから出力バツフアゲート50
2を経由して外部端子303へ信号が送られ、メモリ部30の
試験時には出力バツフアゲート502の出力値がハイイン
ピーダンス状態となるためメモリ部テスト用の出力信号
線110dから出力バツフアゲート503を経由して外部端子3
03へ信号が送られる。
以上第4a図〜第4d図で示した本発明による一実施例に
よれば、メモリ部の試験時に用いられる外部端子と通常
の動作時に用いられる外部端子とを兼用するために外部
端子の増加が少なくてすむといつた効果がある。
よれば、メモリ部の試験時に用いられる外部端子と通常
の動作時に用いられる外部端子とを兼用するために外部
端子の増加が少なくてすむといつた効果がある。
本発明によれば、メモリ内蔵型論理LSIにおいて、メ
モリ部に論理回路部との信号路の途中に信号路切替回路
部を設けることにより、前記メモリ部の試験時に該信号
路切替回路部によつて前記メモリ部へのテスト信号入力
と前記メモリ部からの出力信号の観測を入出力端子部で
行なう信号路に切替えることができるので、前記メモリ
部のダイナミツク・フアンクシヨン・テストができ、論
理回路テスト信号記憶回路部を設けることにより前記論
理回路部の試験時に前記信号路切替回路部によつて前記
メモリ部からの出力信号路にかわり前記論理回路テスト
信号記憶回路部からの信号路に切替え前記論理回路部に
入力することができるので、前記メモリ部の状態に関係
なく前記論理回路部の試験ができ、テストパターンの作
成が容易になるといつた優れた効果がある。
モリ部に論理回路部との信号路の途中に信号路切替回路
部を設けることにより、前記メモリ部の試験時に該信号
路切替回路部によつて前記メモリ部へのテスト信号入力
と前記メモリ部からの出力信号の観測を入出力端子部で
行なう信号路に切替えることができるので、前記メモリ
部のダイナミツク・フアンクシヨン・テストができ、論
理回路テスト信号記憶回路部を設けることにより前記論
理回路部の試験時に前記信号路切替回路部によつて前記
メモリ部からの出力信号路にかわり前記論理回路テスト
信号記憶回路部からの信号路に切替え前記論理回路部に
入力することができるので、前記メモリ部の状態に関係
なく前記論理回路部の試験ができ、テストパターンの作
成が容易になるといつた優れた効果がある。
第１図は本発明による一実施例のメモリ内蔵型論理LSI
の回路構成図、第2a図と第2b図は信号路切替回路部の回
路構成図、第３図はスイツチ制御信号生成回路構成図、
第4a図〜第4d図は外部端子を兼用するときの回路構成
図、第５図はメモリ部の試験時の信号のタイムチヤート
図、第６図は論理回路部の試験時の信号のタイムチヤー
ト図である。 10……メモリ内蔵型論理LSI、20……論理回路部、30…
…メモリ部、40……入出力端子部、50,51……信号路切
替回路部、60,61……動作モード入力回路部、80……論
理回路テスト信号記憶回路部、106,107……第２信号
路、108,109……第１信号路、110……メモリテスト用出
力信号路、111……メモリテスト用入力信号路。
の回路構成図、第2a図と第2b図は信号路切替回路部の回
路構成図、第３図はスイツチ制御信号生成回路構成図、
第4a図〜第4d図は外部端子を兼用するときの回路構成
図、第５図はメモリ部の試験時の信号のタイムチヤート
図、第６図は論理回路部の試験時の信号のタイムチヤー
ト図である。 10……メモリ内蔵型論理LSI、20……論理回路部、30…
…メモリ部、40……入出力端子部、50,51……信号路切
替回路部、60,61……動作モード入力回路部、80……論
理回路テスト信号記憶回路部、106,107……第２信号
路、108,109……第１信号路、110……メモリテスト用出
力信号路、111……メモリテスト用入力信号路。
Claims (7)
- 【請求項１】外部との入出力信号の授受をする入出力端
子部と； 該入出力端子部を介し外部から記憶情報の書き込みと読
み出しのできる少なくとも１つの記憶素子から成るメモ
リ部と； 入力信号に対応し定められた論理に従って出力信号を定
める組合せ論理素子と、入力信号と内部状態とに基づい
て出力信号を定める記憶論理素子とから成る論理回路部
と； 該論理回路部から前記メモリ部に信号を伝送する第１信
号路と； 前記メモリ部から前記論理回路部に信号を伝送する第２
信号路とを備えるメモリ内蔵型論理LSIにおいて、 該メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を前記入出力端子部を介し入力する動作モード入力
回路部と； 前記入出力端子部から入力した所定の論理回路テストパ
ターンを出力する出力部を有し前記論理回路部から前記
第１信号路に出力する信号を入力して前記入出力端子部
に出力する論理回路テスト信号記憶回路部と； 前記第２信号路の途中に配設し前記動作モード信号に基
づき前記第２信号路を前記メモリ部から切替えて前記論
理回路テスト信号記憶回路部の前記出力部から伝送する
信号路切替回路部とを備えたことを特徴とするメモリ内
蔵型論理LSI。 - 【請求項２】外部との入出力信号の授受をする入出力端
子部と； 該入出力端子部を介し外部から記憶情報の書き込みと読
み出しのできる少なくとも１つの記憶素子から成るメモ
リ部と； 入力信号に対応し定められた論理に従って出力信号を定
める組合せ論理素子と、入力信号と内部状態とに基づい
て出力信号を定める記憶論理素子とから成る論理回路部
と； 該論理回路部から前記メモリ部に信号を伝送する第１信
号路と； 前記メモリ部から前記論理回路部に信号を伝送する第２
信号路とを備えるメモリ内蔵型論理LSIにおいて、 該メモリ内蔵型論理LSIの動作状態を定める動作モード
信号を前記入出力端子部を介し入力する動作モード入力
回路と； 前記入出力端子部に接続しメモリテスト用信号を入力し
て伝送するメモリテスト用入力信号路と； 前記メモリ部からの出力信号を前記入出力端子部に伝送
するメモリテスト用出力信号路と； 前記入出力端子部から入力した所定の論理回路テストパ
ターンを出力する出力部を有し前記論理回路部から前記
第１信号路に出力する信号を入力して前記入出力端子部
に出力する論理回路テスト信号記憶回路部と； 前記第１信号路と前記第２信号路とのそれぞれの信号路
の途中に配設し前記動作モード信号がメモリテストモー
ドにあっては前記第１信号路を前記論理回路部から切替
えて前記メモリテスト用入力信号路から伝送し、前記動
作モード信号が論理回路テストモードにあっては前記第
２信号路を前記メモリ部から切替えて前記論理回路テス
ト信号記憶回路部の前記出力部から伝送する信号切替回
路部とを備えたことを特徴とするメモリ内蔵型論理LS
I。 - 【請求項３】前記メモリテスト用入力信号路に外部から
テスト信号を印加する入力端子が、通常の動作時に外部
から論理回路部に信号を入力する入力端子と兼用するこ
とを特徴とする特許請求の範囲第２項記載のメモリ内蔵
型論理LSI。 - 【請求項４】前記メモリテスト用出力信号路から外部に
信号を出力する出力端子が、通常の動作時に外部から論
理回路部に信号を入力する入力端子と兼用することを特
徴とする特許請求の範囲第２項記載のメモリ内蔵型論理
LSI。 - 【請求項５】前記メモリテスト用入力信号路に外部から
テスト信号を印加する入力端子が、通常の動作時に論理
回路部から外部に信号を出力する出力端子と兼用するこ
とを特徴とする特許請求の範囲第２項記載のメモリ内蔵
型論理LSI。 - 【請求項６】前記メモリテスト用出力信号路から外部に
信号を出力する出力端子が、通常の動作時に論理回路部
から外部に信号を出力する出力端子と兼用することを特
徴とする特許請求の範囲第２項記載のメモリ内蔵型論理
LSI。 - 【請求項７】外部との入出力信号の授受をする入出力端
子部と； 該入出力端子部を介し外部から記憶情報の書き込みと読
み出しのできる少なくとも１つの記憶素子から成るメモ
リ部と； 入力信号に対応し定められた論理に従って出力信号を定
める組合せ論理素子と、入力信号と内部状態とに基づい
て出力信号を定める記憶論理素子とから成る論理回路部
と； 該論理回路部から前記メモリ部に信号を伝送する第１信
号路と； 前記メモリ部から前記論理回路部に信号を伝送する第２
信号路と； 動作状態を定める動作モード信号を前記入出力端子部を
介し入力する動作モード入力回路部と； 前記入出力端子部に接続しメモリテスト用信号を入力し
て伝送するメモリテスト用入力信号路と； 前記メモリ部からの出力信号を前記入出力端子部に伝送
するメモリテスト用出力信号路と； 前記入出力端子部から入力した所定の論理回路テストパ
ターンを出力する出力部を有し前記論理回路部から前記
第１信号路に出力する信号を入力して前記入出力端子部
に出力する論理回路テスト信号記憶回路部と； 前記第１信号路と前記第２信号路とのそれぞれの信号路
の途中に配設し前記動作モード信号に基づき前記第１信
号路を前記論理回路部から切替えて前記メモリテスト用
入力信号路から伝送する信号路切替えと、前記第２信号
路を前記メモリ部から切替えて前記論理回路テスト信号
記憶回路部の前記出力部からとする信号路切替えとのう
ちいずれかの信号路切替えを行なう信号切替回路部とを
備えたメモリ内蔵型論理LSIの試験方法において、 該メモリ内蔵型論理LSIの前記動作状態を定める前記動
作モード信号を入力してメモリテストと論理回路テスト
のいずれかを選択し、前記信号路切替回路部で信号路の
切替えを行ない、前記入出力端子路から所定のテスト信
号を入力してテストの結果の出力信号を前記入出力端子
部で観測し、所定の期待値と比較することで前記メモリ
部と前記論理回路部との試験を行なうことを特徴とする
メモリ内蔵型論理LSIの試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249162A JP2521774B2 (ja) | 1987-10-02 | 1987-10-02 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
| EP88116182A EP0310111B1 (en) | 1987-10-02 | 1988-09-30 | Memory incorporating logic LSI and method for testing the same LSI |
| DE3850547T DE3850547T2 (de) | 1987-10-02 | 1988-09-30 | Speicher mit eingebautem Logik-LSI und Verfahren zum LSI-Prüfen. |
| US07/251,913 US4956818A (en) | 1987-10-02 | 1988-09-30 | Memory incorporating logic LSI and method for testing the same LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249162A JP2521774B2 (ja) | 1987-10-02 | 1987-10-02 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6491074A JPS6491074A (en) | 1989-04-10 |
| JP2521774B2 true JP2521774B2 (ja) | 1996-08-07 |
Family
ID=17188827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249162A Expired - Fee Related JP2521774B2 (ja) | 1987-10-02 | 1987-10-02 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4956818A (ja) |
| EP (1) | EP0310111B1 (ja) |
| JP (1) | JP2521774B2 (ja) |
| DE (1) | DE3850547T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02255925A (ja) * | 1988-11-30 | 1990-10-16 | Hitachi Ltd | メモリテスト方法および装置 |
| EP0403821B1 (en) * | 1989-05-31 | 1995-02-01 | Fujitsu Limited | Semiconductor integrated circuit device incorporating a test circuit |
| US5140686A (en) * | 1990-03-02 | 1992-08-18 | Milliken Research Corporation | Diagnostic system for textile dyeing apparatus |
| EP0459001B1 (de) * | 1990-05-31 | 1996-01-24 | Siemens Aktiengesellschaft | Integrierter Halbleiterspeicher |
| US5072137A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
| DE69120483T2 (de) * | 1990-08-17 | 1996-11-14 | Sgs Thomson Microelectronics | Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens |
| US5072138A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
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Family Cites Families (9)
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| JPS6085500A (ja) * | 1983-10-18 | 1985-05-14 | Fujitsu Ltd | 高集積回路素子内蔵メモリの試験方式 |
| JPS61204744A (ja) * | 1985-02-05 | 1986-09-10 | Hitachi Ltd | 診断機能を有するｒａｍ内蔵ｌｓｉおよびその診断方法 |
| JP2659095B2 (ja) * | 1987-06-30 | 1997-09-30 | 富士通株式会社 | ゲートアレイ及びメモリを有する半導体集積回路装置 |
-
1987
- 1987-10-02 JP JP62249162A patent/JP2521774B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-30 US US07/251,913 patent/US4956818A/en not_active Expired - Lifetime
- 1988-09-30 DE DE3850547T patent/DE3850547T2/de not_active Expired - Fee Related
- 1988-09-30 EP EP88116182A patent/EP0310111B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS578858A (en) * | 1980-06-20 | 1982-01-18 | Nec Corp | Integrated circuit package |
| JPS60171735A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6123243A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 論理集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE3850547T2 (de) | 1994-12-01 |
| US4956818A (en) | 1990-09-11 |
| EP0310111A3 (en) | 1990-09-19 |
| EP0310111A2 (en) | 1989-04-05 |
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| JPS6491074A (en) | 1989-04-10 |
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