JPS61155877A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61155877A JPS61155877A JP60287638A JP28763885A JPS61155877A JP S61155877 A JPS61155877 A JP S61155877A JP 60287638 A JP60287638 A JP 60287638A JP 28763885 A JP28763885 A JP 28763885A JP S61155877 A JPS61155877 A JP S61155877A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- register means
- clb
- combinational logic
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の背１１
本発明は集積回路に関するものであり、更に詳細には、
自己試験設計を組込んだ集積回路に関する。
自己試験設計を組込んだ集積回路に関する。
集積回路の自己試験については既に提案がなされてきて
いる。これらの提案のうちには、集積回路を複数個の組
込み式論理ブロック監視（ＢＩＬＢＯ）レジスタと、複
数個の組合わせ論理ブロック（ＣＬＢ）とに分配するも
のが含まれている。このＣＬＢというのは、入力信号の
同じ組合わせに対してそれの出力信号は常に同一である
ような回路であり、またＢ Ｉ ＬＢＯレジスタは複数
個の異なる動作モードを有するレジスタであり、自己試
験の間には、擬似乱数発生器（パターン発生器モード）
あるいは記号解析器（記号解析器モード）のいずれかと
して機能する。ＣＬＢを試験するために、ＢＩＬＢＯレ
ジスタの１台がそれのパターン発生器モード動作に入り
、ＣＬＢに試験信号のパターンを送信する。第２の８
Ｉ ＬＢＯレジスタは、上記ＣＬＢで駆動されて、同時
にそれの記号解析器モードに入って動作し、ＣＬＢから
結果として生じる出力信号を受けとる。
いる。これらの提案のうちには、集積回路を複数個の組
込み式論理ブロック監視（ＢＩＬＢＯ）レジスタと、複
数個の組合わせ論理ブロック（ＣＬＢ）とに分配するも
のが含まれている。このＣＬＢというのは、入力信号の
同じ組合わせに対してそれの出力信号は常に同一である
ような回路であり、またＢ Ｉ ＬＢＯレジスタは複数
個の異なる動作モードを有するレジスタであり、自己試
験の間には、擬似乱数発生器（パターン発生器モード）
あるいは記号解析器（記号解析器モード）のいずれかと
して機能する。ＣＬＢを試験するために、ＢＩＬＢＯレ
ジスタの１台がそれのパターン発生器モード動作に入り
、ＣＬＢに試験信号のパターンを送信する。第２の８
Ｉ ＬＢＯレジスタは、上記ＣＬＢで駆動されて、同時
にそれの記号解析器モードに入って動作し、ＣＬＢから
結果として生じる出力信号を受けとる。
上記信号は上記ＣＬＢの機能特性を表わしている。
大規模論理回路の設計においては、１台のＢＩＬＢＯレ
ジスタの出力のいくつか、またはそのすべてを、それが
駆動されているＣＬＢに帰還することによって、状態機
械を構成することがしばしば必要とされる。そのような
場合、自己試験位相のあいだは、通常上記Ｂ Ｉ ｍ８
０レジスタは同時にそれの記号解析器モードで機能する
ことはできず、また、ＣＬＢへの入力に帰還信号を送る
ことはできない。このことは、自己試験の間に試験すべ
きすべての信号経路を励起する構造を有する組込み式の
自己試験集積回路を設計する場合の困難さの原因を形成
する。
ジスタの出力のいくつか、またはそのすべてを、それが
駆動されているＣＬＢに帰還することによって、状態機
械を構成することがしばしば必要とされる。そのような
場合、自己試験位相のあいだは、通常上記Ｂ Ｉ ｍ８
０レジスタは同時にそれの記号解析器モードで機能する
ことはできず、また、ＣＬＢへの入力に帰還信号を送る
ことはできない。このことは、自己試験の間に試験すべ
きすべての信号経路を励起する構造を有する組込み式の
自己試験集積回路を設計する場合の困難さの原因を形成
する。
［発明の要約１
本発明の目的は、信号経路の自己試験を容易ならしめる
構成を有する集積回路を提供することである。
構成を有する集積回路を提供することである。
本発明に従えば、組込み式の自己試験構成を有する集積
回路を得ることができる。この集積回路は、組合わせ論
理回路と、上記組合わせ論理回路の出力に結合された第
１のレジスタ手段と、上記第１のレジスタ手段からの出
力信号を上記組合わせ論理回路の入力に帰還する帰還経
路とを含んでいる。ここにおける特徴点は、第１のレジ
スタ手段と帰還経路との間にデータ選択手段を含むこと
、上記データ選択手段と帰還経路とを通して組合わせ論
理回路の入力に試験信号を送信することによって、試Ｉ
１１機能を開始させるための信号に応答する第２のレジ
スタ手段を含むことである。
回路を得ることができる。この集積回路は、組合わせ論
理回路と、上記組合わせ論理回路の出力に結合された第
１のレジスタ手段と、上記第１のレジスタ手段からの出
力信号を上記組合わせ論理回路の入力に帰還する帰還経
路とを含んでいる。ここにおける特徴点は、第１のレジ
スタ手段と帰還経路との間にデータ選択手段を含むこと
、上記データ選択手段と帰還経路とを通して組合わせ論
理回路の入力に試験信号を送信することによって、試Ｉ
１１機能を開始させるための信号に応答する第２のレジ
スタ手段を含むことである。
上記第２のレジスタ手段は、パターン発生器モードある
いは記号解析器モードのどちらかで動作し、他方、第２
のレジスタ手段は同時に、それぞれ記号解析器モードあ
るいはパターン発生器モードのどちらかで動作する。
いは記号解析器モードのどちらかで動作し、他方、第２
のレジスタ手段は同時に、それぞれ記号解析器モードあ
るいはパターン発生器モードのどちらかで動作する。
本発明の１つの実施例においては、組合わせ論理回路の
出力に結合された第３のレジスタ手段が用いられており
、上記第３レジスタ手段と上記第３レジスタ手段は同時
に記号解析器モードにおいて動作する。第４のレジスタ
手段が組合わせ論理回路の入力に結合され、上記第２の
レジスタ手段と上記第４のレジスタ手段とは同時にパタ
ーン発生器モードにおいて動作する。好都合なのは、試
験モードのあいだ、第２と第４のレジスタ手段が互に結
合されて単一の試験パターン発生器として動作すること
である。
出力に結合された第３のレジスタ手段が用いられており
、上記第３レジスタ手段と上記第３レジスタ手段は同時
に記号解析器モードにおいて動作する。第４のレジスタ
手段が組合わせ論理回路の入力に結合され、上記第２の
レジスタ手段と上記第４のレジスタ手段とは同時にパタ
ーン発生器モードにおいて動作する。好都合なのは、試
験モードのあいだ、第２と第４のレジスタ手段が互に結
合されて単一の試験パターン発生器として動作すること
である。
本発明の１つの実施例においては、レジスタ手段は複数
個のレジスタを含み、各レジスタ手段はパターン発生器
モード及び記号解析器モードを含む複数個の異なるモー
ドで動作するようになっている。
個のレジスタを含み、各レジスタ手段はパターン発生器
モード及び記号解析器モードを含む複数個の異なるモー
ドで動作するようになっている。
本発明は組込み式自己試験設計を有する集積回路を与え
るものであって、この集積回路は、組合わせ論理回路、
上記組合わせ論理回路の出力に結合されたレジスタ手段
及び上記レジスタ手段からの出力信号を上記組合わせ論
理回路の入力に帰還する帰還経路を含むとともに、デー
タ選択手段を通して信号を送って試験機能を開始させる
ための今一つのレジスタを設けることによって改良した
ことを特徴としている。ここで上記信号は、組合わせ論
理回路によって検出され、レジスタ手段により解析され
、それによって当該集積回路の機能特性を示す出力信号
を供給するようになっている。
るものであって、この集積回路は、組合わせ論理回路、
上記組合わせ論理回路の出力に結合されたレジスタ手段
及び上記レジスタ手段からの出力信号を上記組合わせ論
理回路の入力に帰還する帰還経路を含むとともに、デー
タ選択手段を通して信号を送って試験機能を開始させる
ための今一つのレジスタを設けることによって改良した
ことを特徴としている。ここで上記信号は、組合わせ論
理回路によって検出され、レジスタ手段により解析され
、それによって当該集積回路の機能特性を示す出力信号
を供給するようになっている。
このような集積回路またはそれの部分は本発明に従った
帰還経路を有しており、大規模集積回路用の自己試験機
能を供給するための応用に特に適している。本発明の好
適実施例において、集積回路は複数個の組合わせ論理回
路と、複数個のレジスタとを含んでおり、それらは自己
試験動作中の集積回路中のすべての信号経路と、組合わ
せ論理回路とレジスタのすべてを点検することができる
ように互に関連づけられて配置されている。
帰還経路を有しており、大規模集積回路用の自己試験機
能を供給するための応用に特に適している。本発明の好
適実施例において、集積回路は複数個の組合わせ論理回
路と、複数個のレジスタとを含んでおり、それらは自己
試験動作中の集積回路中のすべての信号経路と、組合わ
せ論理回路とレジスタのすべてを点検することができる
ように互に関連づけられて配置されている。
［実施例の説明］
本発明は以下に図面を参照した具体例に関して詳細に説
明する。
明する。
第１図の回路構成には、１個の組合わせ論理回路ＣＬＢ
と４個のレジスタブロックＨＢが含まれている。各レジ
スタブロックは複数個のレジスタを含み、それらは従来
の８１１８０レジスタ構造のものであるか、またはそれ
の変形型のものであるが、すべて適正に制御された場合
には、パターン発生器モードと記号解析器モードを含む
複数個の異なるモードで動作することができるようにな
っている。第２図によって一段と明らかなように、レジ
スタブロックＮＪは８個のレジスタ、■（１）からＩＬ
Ｊ）を含み、レジスタブロックｒＡＪはに個のレジスタ
、Ａ（１）からＡ（Ｋ）を含み、レジスタブロックｒＢ
ＮＪはｍ個のレジスタ、ＢＮ（１）からＢＮ （ｍ）を
含み、レジスタブロックｒＢＴＪはｍ個のレジスタ、Ｂ
Ｔ（１）からＢＴ （ｍ）を含む。
と４個のレジスタブロックＨＢが含まれている。各レジ
スタブロックは複数個のレジスタを含み、それらは従来
の８１１８０レジスタ構造のものであるか、またはそれ
の変形型のものであるが、すべて適正に制御された場合
には、パターン発生器モードと記号解析器モードを含む
複数個の異なるモードで動作することができるようにな
っている。第２図によって一段と明らかなように、レジ
スタブロックＮＪは８個のレジスタ、■（１）からＩＬ
Ｊ）を含み、レジスタブロックｒＡＪはに個のレジスタ
、Ａ（１）からＡ（Ｋ）を含み、レジスタブロックｒＢ
ＮＪはｍ個のレジスタ、ＢＮ（１）からＢＮ （ｍ）を
含み、レジスタブロックｒＢＴＪはｍ個のレジスタ、Ｂ
Ｔ（１）からＢＴ （ｍ）を含む。
第１図を参照すると、レジスタブロックｒｌＪはライン
２を通ってＣＬＢに入力信号を送り、ＣＬＢの出力信号
はライン４と６を通ってそれぞれレジスタブロックｒＡ
ＪとｒＢＮＪに送られる。
２を通ってＣＬＢに入力信号を送り、ＣＬＢの出力信号
はライン４と６を通ってそれぞれレジスタブロックｒＡ
ＪとｒＢＮＪに送られる。
レジスタブロックｒＡＪからの出力はライン８を通って
出力端子ブロック（図示されていない）または他の回路
要素に送られる。レジスタブロックｒＢＮＪからの出力
もまたライン１０、マルチプレクサＭの形のデータ選択
装置を通る接続可能ライン１１、ライン１２を経由して
、出力端子ブロックまたは他の回路要素に送られる。ラ
イン１２とＣＬＢの別の入力との間に帰還ライン１４が
接続されている。
出力端子ブロック（図示されていない）または他の回路
要素に送られる。レジスタブロックｒＢＮＪからの出力
もまたライン１０、マルチプレクサＭの形のデータ選択
装置を通る接続可能ライン１１、ライン１２を経由して
、出力端子ブロックまたは他の回路要素に送られる。ラ
イン１２とＣＬＢの別の入力との間に帰還ライン１４が
接続されている。
レジスタブロックｒＢＴＪの入力はライン１６を介して
帰還ライン１４に接続され、レジスタブロックｒＢＴＪ
の出力はライン２０及びマルチプレクサＭを通る接続可
能ライン１３を経てライン１２に送られる。
帰還ライン１４に接続され、レジスタブロックｒＢＴＪ
の出力はライン２０及びマルチプレクサＭを通る接続可
能ライン１３を経てライン１２に送られる。
第２図かられかるように、ライン２は８本の信号経路、
２（１）から２（Ｊ）を含み、ライン４はに本の信号経
路、４（１）から４（Ｋ）を含み、ライン６はｍ本の信
号経路、６（１）から６（ｍ）を含み、ライン８はに本
の信号経路、８（１）から８（Ｋ）を含み、ライン１０
はｍ本の信号経路、１０（１）から１０（ｍ）を含み、
ライン１１はｍ本の信号経路、１１（１）から１１（ｍ
）を含み、ライン１２はｍ本の信号経路、１２（１）か
ら１２（ｍ）を含み、ライン１３はｍ本の信号経路、１
３（１）から１３（ｍ＞を含み、帰還ライン１４はｍ本
の信号経路、１４（１）から１４（ｍ）を含み、ライン
１６はｍ本の信号経路、１６（１）から１６（ｍ）を含
み、そしてライン２０はｍ本の信号経路、２０（１）か
ら２０ （ｍ）を含んでいる。
２（１）から２（Ｊ）を含み、ライン４はに本の信号経
路、４（１）から４（Ｋ）を含み、ライン６はｍ本の信
号経路、６（１）から６（ｍ）を含み、ライン８はに本
の信号経路、８（１）から８（Ｋ）を含み、ライン１０
はｍ本の信号経路、１０（１）から１０（ｍ）を含み、
ライン１１はｍ本の信号経路、１１（１）から１１（ｍ
）を含み、ライン１２はｍ本の信号経路、１２（１）か
ら１２（ｍ）を含み、ライン１３はｍ本の信号経路、１
３（１）から１３（ｍ＞を含み、帰還ライン１４はｍ本
の信号経路、１４（１）から１４（ｍ）を含み、ライン
１６はｍ本の信号経路、１６（１）から１６（ｍ）を含
み、そしてライン２０はｍ本の信号経路、２０（１）か
ら２０ （ｍ）を含んでいる。
動作時には、レジスタブロックは通常のレジスタとして
動作するが、レジスタブロックｒＡＪはＣＬＢへの局部
帰還に含まれていない出力、（１）ないしくＫ）を駆動
し、マルチプレクサＭは信号経路１１（１）ないし１１
（ｍ）を選び、レジスタブロックｒＢＮＪが帰還信号経
路１４（１）ないし１４（ｍ）を駆動できるようにし、
レジスタブロックｒＢＴＪは使用されない。この通常動
作時には、使用される回路は、ＣＬＢ、レジスタブロッ
クＮＪ ｒＡＪ、ｒＢＮＪ並びにライン２．４．６．８
．１０．１１．１２．１４に付随する信号経路、を含ん
でいる。
動作するが、レジスタブロックｒＡＪはＣＬＢへの局部
帰還に含まれていない出力、（１）ないしくＫ）を駆動
し、マルチプレクサＭは信号経路１１（１）ないし１１
（ｍ）を選び、レジスタブロックｒＢＮＪが帰還信号経
路１４（１）ないし１４（ｍ）を駆動できるようにし、
レジスタブロックｒＢＴＪは使用されない。この通常動
作時には、使用される回路は、ＣＬＢ、レジスタブロッ
クＮＪ ｒＡＪ、ｒＢＮＪ並びにライン２．４．６．８
．１０．１１．１２．１４に付随する信号経路、を含ん
でいる。
自己試験の第１位相においては、マルチプレクサＭが信
号経路１３（１）ないし１３（ｍ）を選択し、それによ
ってレジスタブロックの「ＢＴ」が帰還信号経路１４（
１）ないし１４（ｍ＞を駆動できるようにする。第１の
試験位相においては、レジスタブ０ツクｒＮとｒＢＴＪ
は試験パターン発生器モードで動作し、単１の試験パタ
ーン発生器として挙動するように互に結合されるべきで
ある。第１の試験位相においては、ｒＡＪとｒＢＮＪと
はどちらも記号解析器モードで動作し、ライン４と６を
通ってＣＬＢから送られる出力応答を解析する。第１の
試験位相のあいだ、試験される回路は、ＣＬＢ１ライン
２．４．６．１３．１４．２０に付随する信号経路、な
らびに、ライン１２のうちマルチプレクサＭとライン１
４の接点との間の部分、である。
号経路１３（１）ないし１３（ｍ）を選択し、それによ
ってレジスタブロックの「ＢＴ」が帰還信号経路１４（
１）ないし１４（ｍ＞を駆動できるようにする。第１の
試験位相においては、レジスタブ０ツクｒＮとｒＢＴＪ
は試験パターン発生器モードで動作し、単１の試験パタ
ーン発生器として挙動するように互に結合されるべきで
ある。第１の試験位相においては、ｒＡＪとｒＢＮＪと
はどちらも記号解析器モードで動作し、ライン４と６を
通ってＣＬＢから送られる出力応答を解析する。第１の
試験位相のあいだ、試験される回路は、ＣＬＢ１ライン
２．４．６．１３．１４．２０に付随する信号経路、な
らびに、ライン１２のうちマルチプレクサＭとライン１
４の接点との間の部分、である。
自己試験の第２の位相においては、マルチプレクサＭが
信号経路１１（１）ないし１１（ｍ）を選択し、それに
よってレジスタブロックｒＢＮＪが帰還信号経路、１４
（１）から１４（ｍ＞を駆動できるようにする。レジス
タブロックｒＢＮＪはそれの試験パターン発生器モード
で動作し、レジスタブロックｒＢＴＪはそれの記号解析
器モードで動作して、信号経路、１６（１）から１６（
ｍ）を通って送られる入力信号を解析する。第２の試験
位相中に試験される回路は、ライン１０．１１．１２に
付随する信号経路、ライン１２との接点とライン１６と
の接点との間のライン１２の部分、マルチプレクサＭと
ライン１４の接点との間のライン１２の部分、を含んで
いる。
信号経路１１（１）ないし１１（ｍ）を選択し、それに
よってレジスタブロックｒＢＮＪが帰還信号経路、１４
（１）から１４（ｍ＞を駆動できるようにする。レジス
タブロックｒＢＮＪはそれの試験パターン発生器モード
で動作し、レジスタブロックｒＢＴＪはそれの記号解析
器モードで動作して、信号経路、１６（１）から１６（
ｍ）を通って送られる入力信号を解析する。第２の試験
位相中に試験される回路は、ライン１０．１１．１２に
付随する信号経路、ライン１２との接点とライン１６と
の接点との間のライン１２の部分、マルチプレクサＭと
ライン１４の接点との間のライン１２の部分、を含んで
いる。
上述の２つの試験位相を実行することによって、ライン
２．４．６．１０１１１．１３．１４．１６．２０に付
随する信号経路のすべてについて機能特性の明示（ｅｘ
ｐｌｉｃｉｔ）点検を含む試験及びＣＬＢの機能特性の
点検を含む試験を行なうことができる。
２．４．６．１０１１１．１３．１４．１６．２０に付
随する信号経路のすべてについて機能特性の明示（ｅｘ
ｐｌｉｃｉｔ）点検を含む試験及びＣＬＢの機能特性の
点検を含む試験を行なうことができる。
本発明に従って、帰還方式の集積回路あるいは集積回路
の一部分は、大規模集積回路を組合わせ論理ブロックと
レジスタブロックとに分配するように設計することによ
って、自己試験機能を持たせる場合に特に有用である。
の一部分は、大規模集積回路を組合わせ論理ブロックと
レジスタブロックとに分配するように設計することによ
って、自己試験機能を持たせる場合に特に有用である。
本発明は集積回路の設計手段であって、集積回路中のす
べての信号経路とすべての機能要素の明示点検を可能と
する自己試験機能を有する集積回路の設計手段を与える
。
べての信号経路とすべての機能要素の明示点検を可能と
する自己試験機能を有する集積回路の設計手段を与える
。
本発明の好適実施例において明らかなように、集積回路
の適正な分配によって集積回路全体を自己試験すること
ができる。しかしながら、本発明の範囲には、集積回路
全体ではなく、本質的部分を自己試験できるようにした
実施例も含まれることは理解されるべきである。そのよ
うな試験方法及び回路設計の方法は同時出願の英国特許
出願筒８，４３２．５３３号に述べられている。
の適正な分配によって集積回路全体を自己試験すること
ができる。しかしながら、本発明の範囲には、集積回路
全体ではなく、本質的部分を自己試験できるようにした
実施例も含まれることは理解されるべきである。そのよ
うな試験方法及び回路設計の方法は同時出願の英国特許
出願筒８，４３２．５３３号に述べられている。
そして、動作中あるいは動作前に、任意の論理ブロック
であってそれの入力のすくなくともいくつかについての
それの出力への直接マツピングを行なうために、あらか
じめロードできるようになった任意の論理ブロックなど
もまた、本発明の目的のための１つの組合わせ論理ブロ
ックとして取扱われるということは、当業者には理解で
きるであろう。
であってそれの入力のすくなくともいくつかについての
それの出力への直接マツピングを行なうために、あらか
じめロードできるようになった任意の論理ブロックなど
もまた、本発明の目的のための１つの組合わせ論理ブロ
ックとして取扱われるということは、当業者には理解で
きるであろう。
第１図は、本発明の着想にしたがう１実施例の集積回路
の一部分を示すブロック図である。 第２図は、第１図に用いられる信号経路のより詳細な図
である。 参照符号 ２．４．６．８．１０．１１．１２．１３・・・ライン １４・・・帰還経路 １６．２０・・・ライン
の一部分を示すブロック図である。 第２図は、第１図に用いられる信号経路のより詳細な図
である。 参照符号 ２．４．６．８．１０．１１．１２．１３・・・ライン １４・・・帰還経路 １６．２０・・・ライン
Claims (8)
- （１）組込まれた自己試験設計を有する集積回路であつ
て：組合わせ論理回路、上記組合わせ論理回路の出力に
結合された第１のレジスタ手段、及び、上記第１レジス
タ手段からの出力信号を上記組合わせ論理回路の入力に
帰還する帰還経路を含んでおり；さらに、上記第１のレ
ジスタ手段（ＢＮ）と上記帰還経路（１４）との間に結
合されたデータ選択手段（Ｍ）を有すること、データ選
択手段（Ｍ）と帰還経路を通つて上記組合せ論理回路（
ＣＬＢ）へ試験信号を送出することによつて試験機能を
開始させるための信号に応答する第２のレジスタ手段（
ＢＴ）を有することを特徴とする；上記の集積回路。 - （２）特許請求の範囲１項記載の集積回路であつて、上
記第２のレジスタ手段（ＢＴ）がパターン発生器モード
または記号解析器モードのどちらかで動作するようにな
つており、他方、第１のレジスタ手段（ＢＮ）がそれと
同時に、各々記号解析器モードまたはパターン発生器モ
ードのどちらかで動作するようになつていることを特徴
とする、上記の集積回路。 - （３）特許請求の範囲第２項記載の集積回路であつて、
上記組合わせ論理回路（ＣＬＢ）の出力に結合された第
３のレジスタ手段（Ａ）を含み、上記第１及び第３のレ
ジスタ手段（ＢＮ、Ａ）が同時に記号解析器モードで動
作するようになつていることを特徴とする、上記の集積
回路。 - （４）特許請求の範囲第２項または第３項に記載の集積
回路であつて、上記組合わせ論理回路 （ＣＬＢ）の入力に結合された、さらに１つの付加的の
レジスタ手段（Ｉ）を含み、上記第２及び上記付加的レ
ジスタ手段（ＢＴ、Ｉ）が同時にパターン発生器モード
として動作するようになつていることを特徴とする、上
記の集積回路。 - （５）特許請求の範囲第４項記載の集積回路であつて、
上記第２及び上記付加的レジスタ手段（ＢＴ、Ｉ）が互
に結合されて試験位相において単１の試験パターン発生
器として挙動することを特徴とする、上記の集積回路。 - （６）特許請求の範囲第１項から第５項に記載されたい
ずれか１つの集積回路であつて、上記レジスタ手段（Ａ
、ＢＮ、ＢＴ、Ｉ）のうちの１個または複数個のものが
複数個のレジスタを含んでおり、各レジスタ手段がパタ
ーン発生器モード及び記号解析器モードを含む複数個の
異なるモードで動作できるようになつていることを特徴
とする、上記の集積回路。 - （７）組込まれた自己試験設計を有する集積回路であつ
て、上記集積回路が組合わせ論理回路 （ＣＬＢ）、上記組合わせ論理回路（ＣＬＢ）の出力に
結合されたレジスタ手段（ＢＮ）、レジスタ手段（ＢＮ
）からの出力信号を上記組合わせ論理回路（ＣＬＢ）の
入力に帰還するための帰還経路（１４）を含んでおり、
更にデータ選択手段（Ｍ）を通して信号を送り出すこと
によつて試験機能を開始させるように動作するレジスタ
（ＢＴ）を含み、上記信号が上記組合わせ論理回路によ
つて検出され、上記レジスタ手段によつて解析されてそ
の集積回路の機能特性を表示する出力信号を供給するよ
うになつている、ことを特徴とする、上記の集積回路。 - （８）特許請求の範囲第１項から第７項記載のいずれか
１つの集積回路であつて、上記集積回路が複数個の組合
わせ論理回路（ＣＬＢ）と複数個のレジスタ（ＲＢ）を
含んでおり、それらが互に関連づけられて自己試験動作
中に上記集積回路中の上記組合わせ論理回路（ＣＬＢ）
及びレジスタ（ＲＢ）のすべてと、信号経路のすべてと
についての明示チェックを可能ならしめるように構成し
たことを特徴とする、上記の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8432458 | 1984-12-21 | ||
| GB848432458A GB8432458D0 (en) | 1984-12-21 | 1984-12-21 | Integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61155877A true JPS61155877A (ja) | 1986-07-15 |
Family
ID=10571630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287638A Pending JPS61155877A (ja) | 1984-12-21 | 1985-12-20 | 集積回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4724380A (ja) |
| EP (1) | EP0188076A3 (ja) |
| JP (1) | JPS61155877A (ja) |
| AU (1) | AU573932B2 (ja) |
| DK (1) | DK600085A (ja) |
| GB (1) | GB8432458D0 (ja) |
| GR (1) | GR853122B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8501143D0 (en) * | 1985-01-17 | 1985-02-20 | Plessey Co Plc | Integrated circuits |
| EP0228156A3 (en) * | 1985-11-07 | 1989-06-07 | Control Data Corporation | Test system for vlsi circuits |
| FR2611052B1 (fr) * | 1987-02-17 | 1989-05-26 | Thomson Csf | Dispositif de test de circuit electrique et circuit comportant ledit dispositif |
| US4888548A (en) * | 1988-03-31 | 1989-12-19 | Hewlett-Packard Company | Programmatically generated in-circuit test of digital to analog converters |
| US4947106A (en) * | 1988-03-31 | 1990-08-07 | Hewlett-Packard Company | Programmatically generated in-circuit test of analog to digital converters |
| US5042034A (en) * | 1989-10-27 | 1991-08-20 | International Business Machines Corporation | By-pass boundary scan design |
| US5177440A (en) * | 1989-12-27 | 1993-01-05 | Lsi Logic Corporation | Testing of integrated circuits using clock bursts |
| US5030904A (en) * | 1990-02-13 | 1991-07-09 | Hewlett-Packard Company | Diagnostic system for integrated circuits using existing pads |
| US5488615A (en) * | 1990-02-28 | 1996-01-30 | Ail Systems, Inc. | Universal digital signature bit device |
| US5115437A (en) * | 1990-03-02 | 1992-05-19 | General Electric Company | Internal test circuitry for integrated circuits using token passing to select testing ports |
| US5144230A (en) * | 1990-11-26 | 1992-09-01 | The Boeing Company | Method and system for testing integrated circuits by cycle stealing |
| FR2675921B1 (fr) * | 1991-04-24 | 1993-08-20 | Hewlett Packard Co | Procede et dispositif de test d'une carte d'un systeme informatique. |
| US5230000A (en) * | 1991-04-25 | 1993-07-20 | At&T Bell Laboratories | Built-in self-test (bist) circuit |
| US5287476A (en) * | 1991-06-07 | 1994-02-15 | International Business Machines Corp. | Personal computer system with storage controller controlling data transfer |
| US5202626A (en) * | 1991-10-25 | 1993-04-13 | Motorola, Inc. | On-chip self-test circuit |
| US5638383A (en) * | 1992-07-24 | 1997-06-10 | Trw Inc. | Advanced integrated avionics testing system |
| TW255052B (ja) * | 1992-11-03 | 1995-08-21 | Thomson Consumer Electronics | |
| TW307927B (ja) * | 1994-08-29 | 1997-06-11 | Matsushita Electric Ind Co Ltd | |
| US5729553A (en) * | 1994-08-29 | 1998-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| US5701308A (en) * | 1996-10-29 | 1997-12-23 | Lockheed Martin Corporation | Fast bist architecture with flexible standard interface |
| US5936976A (en) * | 1997-07-25 | 1999-08-10 | Vlsi Technology, Inc. | Selecting a test data input bus to supply test data to logical blocks within an integrated circuit |
| DE19832307C2 (de) * | 1998-07-17 | 2000-09-21 | Siemens Ag | Integrierte Schaltung mit einer Selbsttesteinrichtung |
| DE10041137A1 (de) * | 2000-08-21 | 2002-03-21 | Philips Corp Intellectual Pty | Anordnung zum Testen von integrierten Schaltkreisen |
| GB201122294D0 (en) * | 2011-12-23 | 2012-02-01 | Televic Rail Nv | Signal test circuit and method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
| AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
| DE3009945A1 (de) * | 1979-03-15 | 1980-09-18 | Nippon Electric Co | Integrierter, logischer schaltkreis mit funktionspruefung |
| DE3368770D1 (en) * | 1982-11-20 | 1987-02-05 | Int Computers Ltd | Testing digital electronic circuits |
| US4567593A (en) * | 1983-10-06 | 1986-01-28 | Honeywell Information Systems Inc. | Apparatus for verification of a signal transfer in a preselected path in a data processing system |
| GB8432533D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Integrated circuits |
-
1984
- 1984-12-21 GB GB848432458A patent/GB8432458D0/en active Pending
-
1985
- 1985-11-25 EP EP85308521A patent/EP0188076A3/en not_active Withdrawn
- 1985-12-04 US US06/804,567 patent/US4724380A/en not_active Expired - Fee Related
- 1985-12-05 AU AU50787/85A patent/AU573932B2/en not_active Ceased
- 1985-12-20 DK DK600085A patent/DK600085A/da not_active Application Discontinuation
- 1985-12-20 GR GR853122A patent/GR853122B/el unknown
- 1985-12-20 JP JP60287638A patent/JPS61155877A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| AU573932B2 (en) | 1988-06-23 |
| US4724380A (en) | 1988-02-09 |
| GR853122B (ja) | 1986-04-22 |
| AU5078785A (en) | 1986-06-26 |
| DK600085A (da) | 1986-06-22 |
| EP0188076A2 (en) | 1986-07-23 |
| EP0188076A3 (en) | 1988-07-06 |
| DK600085D0 (da) | 1985-12-20 |
| GB8432458D0 (en) | 1985-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61155877A (ja) | 集積回路 | |
| US5568437A (en) | Built-in self test for integrated circuits having read/write memory | |
| KR100234649B1 (ko) | 필드 프로그래머블 게이트 어레이 및 그 테스트 방법 | |
| US5497378A (en) | System and method for testing a circuit network having elements testable by different boundary scan standards | |
| US7181663B2 (en) | Wireless no-touch testing of integrated circuits | |
| US5173904A (en) | Logic circuits systems, and methods having individually testable logic modules | |
| US6861866B2 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| JPH0660933B2 (ja) | 集積回路またはそれに関する改良 | |
| CN206132934U (zh) | 在运行时间期间支持逻辑自测试模式引入的扫描链电路 | |
| JPS62220879A (ja) | 半導体装置 | |
| JP3287539B2 (ja) | テスト機構を有する処理システム | |
| US6347387B1 (en) | Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links | |
| US5150366A (en) | Reduced delay circuits for shift register latch scan strings | |
| US6334198B1 (en) | Method and arrangement for controlling multiply-activated test access port control modules | |
| US4996691A (en) | Integrated circuit testing method and apparatus and integrated circuit devices for use therewith | |
| US6173428B1 (en) | Apparatus and method for testing using clocked test access port controller for level sensitive scan designs | |
| US4912395A (en) | Testable LSI device incorporating latch/shift registers and method of testing the same | |
| JPH03148079A (ja) | 自己テスト可能な論理回路 | |
| US5293123A (en) | Pseudo-Random scan test apparatus | |
| US9081059B2 (en) | Formatter selectively routing response data to stimulus data inputs | |
| US5617431A (en) | Method and apparatus to reuse existing test patterns to test a single integrated circuit containing previously existing cores | |
| JPH0731230B2 (ja) | 回路における相互接続障害の診断方法及び装置 | |
| EP0849678B1 (en) | A system and method for testing electronic devices | |
| WO1993004427A1 (en) | Interface between ic operational circuitry for coupling test signal from internal test matrix | |
| US5799021A (en) | Method for direct access test of embedded cells and customization logic |