KR20020062647A - 일정 로직 값 조작 스캔 테스트 체인, 일정 로직 값 스캔테스트 조작 회로 및 일정 로직 값 스캔 테스트 조작 방법 - Google Patents

일정 로직 값 조작 스캔 테스트 체인, 일정 로직 값 스캔테스트 조작 회로 및 일정 로직 값 스캔 테스트 조작 방법 Download PDF

Info

Publication number
KR20020062647A
KR20020062647A KR1020027006977A KR20027006977A KR20020062647A KR 20020062647 A KR20020062647 A KR 20020062647A KR 1020027006977 A KR1020027006977 A KR 1020027006977A KR 20027006977 A KR20027006977 A KR 20027006977A KR 20020062647 A KR20020062647 A KR 20020062647A
Authority
KR
South Korea
Prior art keywords
scan test
logic value
constant
logic
scan
Prior art date
Application number
KR1020027006977A
Other languages
English (en)
Inventor
세디아라지브
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20020062647A publication Critical patent/KR20020062647A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)

Abstract

본 발명은 정규 동작 동안에는 로직 값을 일정하게 유지하고, 스캔 테스트 동작 동안에는 로직 값을 용이하게 조작하는 시스템 및 방법에 관한 것이다. 일 실시예에서, 본 발명은 조합 회로, 일정 로직 값 스캔 테스트 조작 회로 및 스캔 테스트 요소를 포함하는 일정 로직 값 조작 스캔 테스트 체인이다. 조합 회로는 정규 동작 동안, 기능 동작을 수행한다. 일정 로직 값 스캔 테스트 조작 회로는 정규 동작 동안에는 일정하게 유지되는 로직 값 출력을 제공하고, 스캔 테스트 동작 동안에는 스캔 테스트 입력 정보에 따라 변하는 로직 값 출력을 제공한다. 스캔 테스트 요소는 테스트 벡터를 기능 구성 요소에 전송하고, 정규 동작을 수행하는데 사용되는 기능 로직과 상호작용한다. 본 발명의 일 실시예에서, 조합 회로는 로직 게이트이고 로직 값 출력은 일정 로직 값 스캔 테스트 조작 회로에 의해 로직 게이트의 입력에 결합된다. 로직 게이트로 입력되는 로직 값은 정규 동작 동안 일정하게 유지되고, 스캔 테스트 동작 동안 스캔 테스트 입력 정보에 따라 조작된다.

Description

일정 로직 값 조작 스캔 테스트 체인, 일정 로직 값 스캔 테스트 조작 회로 및 일정 로직 값 스캔 테스트 조작 방법{A SCAN TEST SYSTEM AND METHOD FOR MANIPULATING LOGIC VALUES THAT REMAIN CONSTANT DURING NORMAL OPERATIONS}
전자 시스템 및 회로는 현대 사회의 진보에 상당한 공헌을 했고, 많은 응용 분야에서 사용되어, 이로운 결과를 가져왔다. 디지털 컴퓨터, 계산기, 오디오 장치, 비디오 장치 및 전화기 시스템과 같은 많은 전자 기술은 생산성 증가를 촉진하였고, 사업, 과학, 교육 및 오락의 대부분 영역에서의 데이터, 아이디어 및 경향을 분석하고 전달하는데 드는 비용을 줄였다. 보통, 전자 시스템의 구성 요소 또는 장치는 바람직한 결과가 실현되기 위해 전자 시스템이 적절하게 동작하는 것을 보장하도록 테스트된다. 보통, 디지털 전자 시스템 테스팅 프로시쥬어는 전자 시스템의 구성 요소 또는 장치에 인가되는 로직 값의 조작을 포함한다. 보통, 디지털 전자 시스템은 정규 동작 동안 특정 로직 값에 연결된 로직 게이트를 포함한다. 통상 일정한 로직 값을 조작하면, 대개 테스팅 유연성(testing flexibility)이 보다 커지나, 일정한 로직 값(constant logic value)을 조작하는 것은 전형적으로 매우 어렵다.
통상적으로, 시스템 온 칩(system-on-chip : SOC) 디자인 내에 포함된 통상적으로 사용되는 집적 회로(IC)의 복잡성은 극적으로 개선되었고 BIST(built in self test) 진단 능력은 효율적인 회로 테스팅, 디버깅 및 유지에 필수적이다. 현대의 BIST 기술은 전형적으로 IC 내에 스캔 테스트 구조(scan test architecture)의 삽입을 포함한다. 복잡한 전자 시스템 및 회로의 스캔 테스팅은 종종 테스트 벡터를 인가하여, 회로(예컨대, 기능적 로직 구성 요소)의 소정의 측면을 자극하고, 그 회로로부터 출력되는 결과를 관측하는 것이다. 보통, 스캔 테스트 구조는 함께 결합되는 스캔 테스트 구성 요소 또는 장치(예컨대, 스캔 테스트 셀)로 이루어지는 스캔 테스트 체인(scan test chain)을 포함한다. 스캔 테스트 요소는 테스트 벡터를 IC의 구성 요소에 전달하고, IC의 비테스트 또는 정규 동작을 수행하는데 사용되는 기능 로직과 상호작용한다. 전형적으로, 스캔 테스트 셀은 스캔 테스트 체인을 통해 스캔 테스트 정보(예컨대, 테스트 벡터)를 회로 내의 적당한 위치로 스캔하거나 시프트하고, 스캔 테스트 정보를 캡쳐(capture)하며, 스캔 테스트 셀을 통해 정보를 시프트 아웃(shift out)하도록 디자인된다.
보통, 상당한 스캔 테스트 범위(scan test coverage)를 갖는 것이 바람직한데, 테스트 범위가 클수록 오류를 검출하는 스캔 테스트 시스템 및 방법의 성능도 증대되기 때문이다. 경계 스캔 테스팅(boundary scan testing)은 전형적인 BIST 구조 내에 포함되는 스캔 테스팅의 매우 일반적인 방법이다. IEEE(International Electrical and Electronic Engineering) 표준 1149.1(JTAG(Joint Task Action Group)라고도 지칭됨) 경계 스캔 컴플라이언트 구조(boundary scan compliant architecture)는 가장 널리 보급된 경계 스캔 테스트 구조이다. 보다 더 큰 테스트 범위를 제공하기 위해 내부 스캔 테스트 능력(internal scan test capabilities)을 갖는 것도 매우 중요하다.
전형적으로, 특정 로직 값에 연결된 로직 게이트에 의한 스캔 테스트 관여(scan test participation)는 비교적 제한적이다. 특정 로직 값에 연결된 통상의 로직 게이트 입력은 통상, 연결된 입력이 테스팅 프로시쥬어에 의해 조작되는 원하는 테스팅 활동을 허용하지 않는다. 그러한 로직 게이트 입력은 접속된 다른 로직 구성 요소의 스캔 테스팅을 차단하기도 한다.
발명의 개요
필요한 것은 로직 게이트의 입력에 연결된 로직 값의 스캔 테스트 조작을 용이하게 하고 게이트 입력에 연결된 로직값이 정규 동작 동안 일정하게(constant) 유지되도록 보장하는 시스템 및 방법이다. ATPG 툴에 의한 집적 회로 구성 요소의 스캔 테스팅이 지원되고 본 시스템 및 방법은 기존의 스캔 테스트 구조의 사용을 수용한다.
본 발명은 조합 로직(예를 들어, 로직 게이트)으로 입력되는 로직 값의 스캔 테스트 조작을 용이하게 하고, 정규 동작 동안 조합 회로 입력이 연결된 로직 값 v가 일정하게 유지되도록 보장하는 시스템 및 방법이다. 본 발명의 일 실시예에서, ATPG 툴에 의한 집적 회로 구성 요소의 스캔 테스팅이 지원되고 본 시스템 및 방법은 기존의 스캔 테스팅 구조의 사용을 수용한다. 일 실시예에서, 본 발명은 조합 회로, 일정 로직 값 스캔 테스트 조작 회로 및 스캔 테스트 요소를 포함하는 일정 로직 값 조작 스캔 테스트 체인이다. 조합 회로는 정규 모드 동안 기능적 동작을 수행한다. 일정 로직 값 스캔 테스트 조작 회로는 정규 동작 동안에는 일정하게 유지되는 로직 값 출력을 제공하고, 스캔 테스트 동작 동안에는 스캔 테스트 입력 정보에 따라 변하는 로직 값 출력을 제공한다. 스캔 테스트 요소는 테스트 벡터를 기능 구성 요소에 전송하고 정규 동작을 수행하는데 사용되는 기능 로직과 상호작용한다. 본 발명의 실시예에서, 조합 회로는 로직 게이트이고, 일정한 로직 값 스캔 테스트 조작 회로에 의해 출력되는 로직 값은 로직 게이트의 입력에 결합된다. 로직 게이트로 입력되는 로직 값은 정규 동작 동안 일정하게 유지되고, 스캔 테스트 동작 동안에는 스캔 테스트 입력 정보에 따라 조작된다.
본 발명은 전기 집적 회로 테스팅(electrical integrated circuit testing) 분야에 관한 것이다. 보다 구체적으로, 본 발명은 정규 동작 동안 일정하게 유지되는, 스캔 동작 동안의 로직 값을 용이하게 조작하는 시스템 및 방법에 관한 것이다.
도 1은 특정 로직 입력 값에 연결된 로직 게이트를 포함하는 통상의 IC를 나타내는 블록도,
도 2는 본 발명의 일 실시예인, 일정 로직 값 조작 스캔 테스트 체인을 나타내는 블록도,
도 3은 본 발명의 일 실시예인, 일정 로직 값 스캔 테스트 조작 회로의 블록도,
도 4는 본 발명의 일 실시예 내에 로직 값 생성 회로를 포함하는 로직 값 생성 회로의 블록도,
도 5는 본 발명의 스캔 테스트 제어가능 연결형 게이트 입력 시스템(scan test controllable tied gate input system)의 일 실시예를 나타내는 블록도,
도 6은 로직 값의 입자성 제어(granular control)를 제공하는 본 발명의 스캔 테스트 제어가능 연결형 게이트 입력 시스템의 실시예를 나타내는 블록도.
이제부터, 정규 동작 동안 일정하게 유지되는 로직 값을 조작하는 본 발명의 스캔 테스트 시스템 및 방법을 바람직한 실시예를 참조하면서 상세히 기술할 것이다. 본 발명은 바람직한 실시예와 함께 기술되지만, 본 발명이 이들 실시예에 한정되지 않는다는 것을 알 것이다. 반대로, 본 발명은 첨부된 청구항에 의해 규정된 본 발명의 범주 내에 포함될 수 있는 다른 대안, 변경 및 등가물을 포함하도록 의도된다. 더욱이, 후속하는 본 발명의 상세한 설명에서, 본 발명의 전반적인 이해를 제공하기 위해 많은 특정 세부 사항이 언급될 것이다. 그러나, 당업자에게는 그러한 특정 세부 사항 없이도 본 발명이 실시될 수 있다는 것이 자명할 것이다. 다른 예에서, 잘 알려진 방법, 프로시쥬어, 구성 요소 및 회로는 본 발명의 특성을불필요하게 모호하게 하지 않도록 하기 위해 상세히 기술하지 않았다.
본 발명의 일 실시예는 일정한 로직 값 스캔 테스트 조작 시스템 및 방법을 포함한다. 본 발명의 일 실시예에서, 일정 로직 값 스캔 테스트 조작 시스템 및 방법은 통상의 스캔 테스팅 방법과 양립할 수 있다. 테스팅 동작 동안, 일정 로직 값 테스트 조작 시스템 및 방법은 조합 로직 입력에 연결된 로직 값 출력의 조작을 허용한다. 정규 동작 동안, 일정 로직 값 스캔 테스트 조작 시스템 및 방법은 일정한 로직 값 출력을 제공한다. 본 발명의 일 실시예에서, 일정 로직 값 스캔 테스트 조작 시스템 및 방법은 ATPG 툴에 익숙하고 ATPG 툴에 의해 쉽게 접근가능한 스캔 테스트 구조와 양립하는 방식으로 구성된다.
도 1은 특정 로직 입력 값에 연결된 로직 게이트를 포함하는 통상의 IC의 일 예인 통상의 IC(100)의 블록도이다. 디자인 회로 블록(130, 140, 150, 170)은 각각 로직 게이트 회로(181 내지 184)를 포함하는데, 그러한 디자인 블록 각각은 하나 이상의 로직 회로 게이트(logic circuit gates)를 포함한다. 예컨대, 디자인 회로 블록(130)은 AND 게이트(190)를 포함한다. 게이트 입력(192) 및 게이트 출력(193)은 디자인 회로 블록(130) 내의 다른 게이트(도시하지 않음)에 결합된다. 게이트 입력(191)은 로직 0 값 소스(110)에 연결된다. 스캔 테스트 입력 포트(121) 및 스캔 테스트 출력 포트(122)는 스캔 테스트 체인(128)을 통해 디자인 회로 블록(130, 140, 150, 170) 내에 각각 포함되는 스캔 테스트 플립 플롭(131, 132 ; 141, 142 ; 151, 152 ; 171, 172)에 접속된다. 로직 게이트 회로(181 내지 184) 내에 포함되는 로직 게이트의 게이트 입력은 로직 0 값 소스(110) 또는 로직1 값 소스(115)에 연결되고, 스캔 테스트 동작 동안 스캔 테스트 벡터에 의해 조작되지 않는다.
도 2는 본 발명의 일 실시예인, 일정 로직 값 조작 스캔 테스트 체인(200)을 나타내는 블록도이다. 일정 로직 값 조작 스캔 테스트 체인(200)은 일정한 로직 값 스캔 테스트 조작 회로(221), 스캔 테스트 요소(225) 및 스캔 테스트 요소(227)를 포함한다. 일정 로직 값 스캔 테스트 조작 회로(221)는 스캔 테스트 요소(225)에 결합된 스캔 테스트 요소(227)에 결합된다. 일정 로직 값 스캔 테스트 조작 회로(221)는 로직 값 출력, 가령 정규 동작 동안 일정하게 유지되고 스캔 테스트 동작 동안 스캔 테스트 입력 정보(가령, 스캔 테스트 벡터)에 따라 변하는 로직 값 출력(233) 또는 로직 값 출력(235)을 제공한다. 스캔 테스트 요소(225, 227)는 테스트 벡터, 예컨대 스캔 테스트 입력 신호(215)를 IC(도시하지 않음)의 기능 구성 요소에 전달하고 IC의 비테스트 또는 정규 동작을 수행하는데 사용되는 기능 로직과 상호작용한다. 예를 들어, 스캔 테스트 요소(225, 227)는 스캔 테스트 체인을 통해 스캔 테스트 정보(예컨대, 테스트 벡터)를 정규 기능 회로(a normal function circuit)로 스캔 또는 시프트하고, 스캔 테스트 정보를 캡쳐하며, 정보를, 가령 스캔 테스트 출력 신호(217)로 시프트 아웃하는 스캔 테스트 셀을 포함한다.
본 발명의 일 실시예에서, 스캔 테스트 모드 신호(210)는 일정 로직 값 조작 스캔 테스트 체인(200)의 구성 요소에 정규 기능 모드(normal function mode) 또는 스캔 테스트 모드로 동작하도록 지시한다. 스캔 테스트 모드 신호(210)가 일정 로직 값 조작 스캔 테스트 체인(200)의 구성 요소에 정규 동작 모드로 동작하도록 지시한 때, 일정 로직 값 스캔 테스트 조작 회로(221)는 로직 값 출력, 가령 로직 값 출력(233) 또는 로직 값 출력(235)을 일정한 로직 값에서 유지한다. 스캔 테스트 모드 신호(210)가 일정 로직 값 조작 스캔 테스트 체인의 구성 요소(200)에 스캔 테스트 모드로 동작하도록 지시한 때, 일정 로직 값 스캔 테스트 조작 회로(221)는 스캔 테스트 입력 신호(215)에 따라 로직 값 출력을 조작한다.
본 발명의 일 실시예에서, 일정 로직 값 스캔 테스트 조작 회로(221)는 로직 값 출력(233) 및 로직 값 출력(235)을 유지하거나 조작한다. 스캔 테스트 입력 신호(215)가 로직 0 일 때, 일정 로직 값 스캔 테스트 조작 회로(221)는 로직 값 출력(233)이 로직 0 값이 되고 로직 값 출력(235)이 로직 1 값이 되도록 조작한다. 스캔 테스트 입력 신호(215)가 로직 1 값일 때, 일정 로직 값 스캔 테스트 조작 회로(221)는 로직 값 출력(233)이 로직 1 값이 되고 로직 값 출력(235)이 로직 0 값이 되도록 조작한다. 정규 기능 모드로 동작할 때, 일정 로직 값 스캔 테스트 조작 회로(221)는 스캔 테스트 입력 신호(215)의 값과 무관하게, 변하지 않는 일정 로직 값을 로직 값 출력(233) 및 로직 값 출력(235)에 제공한다. 로직 값 출력(233) 및 로직 값 출력(235)은 정규 기능 조합 로직 회로(가령, 로직 게이트 회로는 도시하지 않음)의 입력에 결합된다.
도 3은 본 발명의 일 실시예인 일정 로직 값 스캔 테스트 조작 회로(300)의 블록도이다. 일정 로직 값 스캔 테스트 조작 회로(300)는 스캔 플롭(scan flop)(301), 로직 값 생성 회로(302), 스캔 테스트 모드 입력(303), 스캔 테스트 입력(304), 스캔 테스트 출력(305), 로직 값 출력(307) 및 로직 값 출력(308)을 포함한다. 스캔 플롭(301)은 스캔 테스트 입력(304), 스캔 테스트 출력(305) 및, 스캔 테스트 모드 입력(303), 로직 값 출력(307) 및 로직 값 출력(308)에 결합되는 로직 값 생성 회로(302)에 결합된다. 스캔 플롭(301)은 스캔 테스트 입력(304)에 의해 전달되는 스캔 테스트 입력 로직 값을 저장한다. 스캔 테스트 출력(305)은 스캔 플롭(301)으로부터의 스캔 테스트 출력 신호를 전달한다. 로직 값 생성 회로(302)는 로직 값 출력(307, 308) 상에 전달된 로직 값이 정규 동작 모드 동안 일정하게 유지되도록 보장하고, 스캔 테스트 동작 동안 스캔 플롭(301) 내에 저장된 스캔 테스트 입력 로직 값에 근거하여 로직 값을 조작한다. 스캔 테스트 모드 입력(303)은 스캔 테스트 동작 모드로 동작할 시기 및 정규 동작 모드로 동작할 시기를 지시하는 스캔 테스트 모드 신호를 수신한다. 로직 값 출력(307, 308)은 다른 장치(도시하지 않음)에 결합된(가령, 연결된) 로직 값을 전달한다.
스캔 테스트 모드 신호(303)는 일정 로직 값 스캔 테스트 조작 회로(300)에 대한 제어 신호로서 동작한다. 스캔 테스트 모드 신호(303)는 스캔 테스트 동작 동안 어써트(assert)된다(가령, 로직 1). 스캔 테스트 모드 신호(303)가 어써트될 때, 제 1 로직 값 출력 및 제 2 로직 값 출력은 스캔 플롭(301) 내에 저장된 로직 값에 의해 제어된다. 스캔 테스트 모드 신호(303)가 디어써트(de-assert)될 때, 스캔 플롭(301) 내에 저장된 로직 값은 제 1 로직 값 출력 및 제 2 로직 값 출력에 영향을 주지 않는다. 본 발명의 일 실시예에서, 스캔 플롭(301) 내에 저장된 로직 값에 상관없이, 정규 동작 동안 제 1 로직 값 출력은 일정한 로직 0 값이고 제 2 로직 값 출력은 일정한 로직 1 값이다. 스캔 테스트 동작 동안, 스캔 플롭(301)내에 저장된 로직 값이 로직 0 값이라면, 제 1 로직 값 출력은 로직 0 값이고 제 2 로직 값은 로직 1 값이다. 테스트 모드 신호(303)가 어써트될 때(가령, 테스트 동작 동안), 스캔 플롭(301) 내에 저장된 로직 값이 로직 1인 경우, 제 1 로직 값 출력은 로직 1 값이고 제 2 로직 값은 로직 0 값이다.
도 4는 로직 값 생성 회로(302)의 일 실시예인 로직 값 생성 회로(400)의 블록도이다. 로직 값 생성 회로(400)는 AND 게이트(421), NOT 게이트(422) 및 OR 게이트(423)를 포함한다. 스캔 플롭(301)은 NOT 게이트(422) 및 OR 게이트(323)에 결합된 AND 게이트(421)에 결합된다. AND 게이트(421)는 스캔 테스트 모드 신호(303)가 어써트되지 않을 때(가령, 로직 0 값), 스캔 플롭(301) 내에 저장된 로직 값과 상관없이, 일정한 제 1 로직 값(가령, 로직 0)을 로직 값 출력(307)에 제공한다. AND 게이트(421)는 스캔 테스트 동작 동안(가령, 스캔 테스트 모드 신호(303)가 어써트될 때) 스캔 플롭(301)의 출력에 따라 로직 값 출력(307) 상의 로직 값을 변화시킨다. OR 게이트(423)는 스캔 테스트 모드 신호(303)가 어써트되지 않을 때, 스캔 플롭(301) 내에 저장된 로직 값에 상관없이, 일정한 제 2 로직 값(가령, 로직 1)을 로직 값 출력(308) 상에 제공한다. OR 게이트(423)는 스캔 테스트 동작 동안 스캔 플롭(301)의 출력에 따라, 로직 값 출력(307) 상의 로직 값을 변화시킨다. NOT 게이트(422)는 제 2 로직 값이 제 1 로직 값의 역이 되는 것을 보장한다.
도 5는 본 발명의 일 실시예인, 스캔 테스트 제어가능 연결형 게이트 입력 시스템(a scan test controllable tied gate input system)(500)의 블록도이다.통상의 IC(500)는 디자인 회로 블록(530), 디자인 회로 블록(540), 디자인 회로 블록(550) 및 디자인 회로 블록(570)과 일정 로직 스캔 테스트 조작 회로(510)를 포함한다. 일정 로직 값 스캔 테스트 조작 회로(510)는 디자인 회로 블록(530), 디자인 회로 블록(540), 디자인 회로 블록(550) 및 디자인 회로 블록(570)에 결합된다.
디자인 회로 블록(530 내지 570)은 제각기, 하나 이상의 로직 회로 게이트를 포함하는 로직 게이트 회로(581 내지 584)를 포함한다. 예컨대, 로직 게이트 회로(581)는 AND 게이트(590)를 포함한다. 게이트 입력(592) 및 게이트 출력(593)은 디자인 회로 블록(530) 내의 다른 게이트(도시하지 않음)에 결합된다. 게이트 입력(591)은 일정 로직 값 스캔 테스트 조작 회로(510)에 연결된다.
본 발명의 일 실시예에서, 디자인 회로 블록(530 내지 570)의 각각은 스캔 테스트 체인(528) 내에 포함되는 스캔 테스트 플립 플롭과 같은 스캔 테스트 요소를 포함한다. 예를 들어, 디자인 회로 블록(530)은 스캔 플립 플롭(531) 및 스캔 플립 플롭(532)을 포함하고, 디자인 회로 블록(540)은 스캔 플립 플롭(541) 및 스캔 플립 플롭(542)을 포함하며, 디자인 회로 블록(550)은 스캔 플립 플롭(551) 및 스캔 플립 플롭(552)을 포함하고, 디자인 회로 블록(570)은 스캔 플립 플롭(571) 및 스캔 플립 플롭(572)을 포함한다. 스캔 테스트 플립 플롭은 디자인 회로 블록의 다른 구성 요소(도시하지 않음)에 결합되고 스캔 테스트 동작 동안 스캔 테스트 캡쳐 및 시프팅을 수행하며, 정규 동작 동안 레지스터 기능을 수행한다. 일정 로직 값 스캔 테스트 조작 회로(510)에 연결된 로직 게이트 회로(581 내지 584) 내에포함된 로직 게이트의 게이트 입력은 정규 동작 동안 일정하게 유지되고, 테스트 동작 동안 스캔 테스트 출력 모드 신호(525)의 제어 하에 스캔 테스트 입력 신호(521)에 따라 테스트 스캔 벡터에 의해 조작된다.
도 6은 본 발명의 일 실시예인 스캔 테스트 제어가능 연결형 게이트 입력 시스템(600)의 블록도이다. 스캔 테스트 제어가능 연결형 입력 시스템(600)은, 스캔 테스트 제어가능 연결형 게이트 입력 시스템(600)이 연결 로직 값(tied logic value)의 조작에 있어서 보다 큰 입자도(granularity)를 제공한다는 점을 제외하고는 스캔 테스트 제어가능 연결형 게이트 입력 시스템(500)과 유사하다. 스캔 테스트 제어가능 연결형 게이트 입력 시스템(600)은 디자인 회로 블록(630), 디자인 회로 블록(640), 디자인 회로 블록(650) 및 디자인 회로 블록(670)을 포함한다. 스캔 테스트 제어가능 연결형 게이트 입력 시스템(500)과 마찬가지로, 디자인 회로 블록(630 내지 670)은 제각각, 하나 이상의 로직 회로 게이트를 포함하는 로직 게이트 회로(681 내지 684)를 포함한다. 게다가, 디자인 회로 블록(630 내지 670)은 로직 값 스캔 테스트 조작 회로(611 내지 614)를 각각 포함한다.
스캔 테스트 제어가능 연결형 게이트 입력 시스템(500)과 마찬가지로, 디자인 회로 블록(630 내지 670)은 스캔 테스트 체인(628) 내에 포함된 스캔 테스트 플립 플롭(가령, 스캔 플립 플롭(631, 632, 651, 652, 641, 642, 671, 672))과 같은 스캔 테스트 요소를 포함한다. 스캔 테스트 플립 플롭은 디자인 회로 블록의 다른 구성 요소(도시하지 않음)에 결합되고, 스캔 테스트 동작 동안 스캔 테스트 캡쳐 및 시프팅을 수행하며, 정규 동작 동안 레지스터 기능을 수행한다. 스캔 테스트조작 회로(611 내지 614)는 스캔 테스트 체인(628) 내에 포함된다. 예를 들어, 스캔 테스트 조작 회로(611)는 스캔 플립 플롭(631 내지 633)에 결합되고, 스캔 테스트 조작 회로(631)는 스캔 플립 플롭(651, 653)에 결합되며, 스캔 테스트 조작 회로(612)는 스캔 플립 플롭(641, 643)에 결합되고, 스캔 테스트 조작 회로(641)는 스캔 플립 플롭(671, 673)에 결합된다. 스캔 테스트 입력 신호(621)는 스캔 테스트 체인을 통해 디자인 회로 블록(630 내지 670)에 결합된다.
스캔 테스트 조작 회로(611 내지 614)는 연결 로직 값의 조작에 있어서 더 큰 입자도를 제공한다. 스캔 테스트 조작 회로(611 내지 614)는 디자인 회로 블록(630, 640, 650, 670) 내에 포함된 로직 게이트의 게이트 입력에 결합된다. 예를 들어, 스캔 테스트 조작 회로(611)는 로직 게이트 회로(681)에 결합되고, 스캔 테스트 조작 회로(631)는 로직 게이트 회로(683)에 결합되며, 스캔 테스트 조작 회로(614)는 로직 게이트 회로(684)에 결합되고, 스캔 테스트 조작 회로(612)는 로직 게이트 회로(682)에 결합된다. 스캔 테스트 조작 회로(611 내지 614)는 정규 동작 동안 일정 로직 값을 로직 게이트 회로(681 내지 684)에 각각 제공한다. 스캔 테스트 조작 회로(611 내지 614)는 스캔 테스트 동작 동안 로직 게이트(681 내지 684)에 각각 제공하는 로직 값을 조작한다. 이는 스캔 테스트 모드 신호(625)의 제어 하에서 발생한다. 게이트 입력 시스템(500)에서와 같이, 로직 값은 스캔 테스트 입력 신호(621)에 따라 조작되고 스캔 테스트 출력 신호(622)를 통해 출력된다.
본 발명의 일 실시예인 일정 로직 값 스캔 테스트 조작 방법에 다음과 같이기술될 수 있다. 일정 로직 값 스캔 테스트 조작 방법은 정규 스캔 테스트 방법과 양립한다. 테스팅 동작 동안, 일정 로직 값 스캔 테스트 조작 방법은 조합 로직 입력에 연결된 로직 값 출력의 조작을 허용한다. 정규 동작 동안에는, 일정 로직 값 스캔 테스트 조작 방법은 일정 로직 값 출력을 제공한다.
제 1 단계에서, 조합 로직에 연결된 스캔 테스트 요소는 정규 기능 모드로 동작하도록 지시된다. 본 발명의 일 실시예에서, 테스트 모드 신호는 스캔 테스트 요소가 정규 기능 모드에서 동작하도록 지시되는 데 사용될 수 있다. 일정 로직 값 스캔 테스트 조작 방법의 일 실시예에서, 스캔 테스트 요소는 일정 로직 값 스캔 테스트 조작 회로(가령, 일정한 로직 값 스캔 테스트 조작 회로(221))이다.
제 2 단계에서, 로직 값이 조합 로직의 입력에 제공되고 정규 동작 동안 일정하게 유지된다. 본 발명의 일 실시에에서, 로직 값이 로직 게이트의 입력에 제공된다.
조합 로직에 결합된 스캔 테스트 요소는 제 3 단계에서 스캔 테스트 동작 모드가 된다. 본 발명의 일 실시예에서, 스캔 테스트 요소는 테스트 모드 지시 신호에 따라 스캔 테스트 모드가 된다.
제 4 단계에서, 조합 로직의 입력에 제공된 로직 값은 테스트 동작 동안 조작된다. 본 발명의 일 실시예에서, 조합 로직(가령, 게이트)의 입력에 제공된 로직 값은 스캔 테스트 입력 신호에 따라 조작된다. 본 발명의 일 실시예에서, 게이트의 로직 값 입력의 조작은 테스트 동작 동안 로직 값에 연결된 로직 게이트의 입력의 제어를 용이하게 하는데 사용된다.
따라서, 본 발명은 조합 회로(가령, 로직 게이트)로 입력되는 로직 값의 스캔 테스트 조작을 용이하게 하고, 조합 로직 입력이 연결된 로직 값 v가 정규 동작 동안 일정하게 유지되도록 보장하는 시스템 및 방법이다. 본 발명의 일 실시에에서, ATPG 툴을 이용하여 집적 회로 구성 요소의 스캔 테스트하는 것이 지원되고 본 시스템 및 방법은 기존의 스캔 테스팅 구조의 사용을 수용한다.
본 발명의 구체적 실시예의 전술한 기술은 도면과 설명을 위해 기술되었다. 구체적 실시예들은 개시된 정확한 형태에 대해 배타적이거나 본 발명은 개시된 정확한 형태에 한정하고자 의도된 것이 아니며, 전술한 교시 내용에 비추어 보면 분명히 많은 변경과 변화가 가능하다. 실시예는 본 발명 및 본 발명의 실제 응용의 원리를 가장 잘 설명하여 당업자가 본 발명 및 의도된 특정 사용에 적합한 다양한 변경을 갖는 다양한 실시예를 가장 잘 사용할 수 있도록 선택되고 기술되었다. 본 발명의 범주는 본 명세서에 첨부된 청구항 및 그 등가물에 의해 규정되도록 의도되었다.

Claims (15)

  1. 일정 로직 값 스캔 테스트 조작 회로(a constant logic value scan test manipulation circuit)로서,
    스캔 테스트 입력 로직 값을 저장하는 스캔 플롭(310)과,
    상기 스캔 플롭에 결합되어, 스캔 테스트 입력 신호를 수신하는 스캔 테스트 입력(304)과,
    상기 스캔 플롭에 결합되어, 스캔 테스트 출력 신호를 전송하는 스캔 테스트 출력(305)과,
    상기 스캔 플롭에 결합되어, 정규 동작 동안에는 로직 값이 일정하게 유지되도록 보장하고, 스캔 테스트 동작 모드 동안에는 상기 스캔 플롭 내에 저장된 상기 스캔 테스트 로직 입력 값에 근거하여 상기 로직 값을 조작하는 로직 값 생성 회로(302)와,
    상기 로직 값 생성 회로에 결합되어, 상기 로직 값 생성 회로에 대해 테스트 모드로 동작할 때와 정규 동작 모드로 동작할 때를 지시하는 스캔 테스트 모드 신호를 수신하는 스캔 테스트 모드 입력(303)과,
    상기 로직 값 생성 회로에 결합되어, 상기 로직 값을 전송하는 로직 값 출력(307)을 포함하는
    일정 로직 값 스캔 테스트 조작 회로.
  2. 제 1 항에 있어서,
    상기 로직 값 생성 회로에 결합된 복수의 로직 값 출력(307, 308)을 포함하는
    일정 로직 값 스캔 테스트 조작 회로.
  3. 제 1 항에 있어서,
    상기 로직 값 생성 회로는,
    스캔 테스트 모드로 동작하지 않을 때에는 상기 스캔 플롭 내에 저장된 로직 값에 상관없이 제 1 로직 값 출력 상에 일정한 제 1 로직 값을 제공하고, 스캔 테스트 동작 동안에는 상기 스캔 플롭의 출력에 따라 상기 제 1 값 출력 상의 로직 값을 변화시키는 AND 게이트(421)와,
    상기 AND 게이트에 결합되어, 스캔 테스트 모드로 동작할 때에는 상기 스캔 플롭 내에 저장된 로직 값에 상관없이 일정한 제 2 로직 값을 제 2 로직 값 출력 상에 제공하고, 스캔 테스트 동작 동안에는 상기 스캔 플롭의 출력에 따라 상기 제 2 로직 값 출력 상의 상기 제 2 로직 값을 변화시키는 OR 게이트(423)와,
    상기 제 2 로직 값이 상기 제 1 로직 값의 역이 되는 것을 보장하는 NOT 게이트(422)
    를 포함하는 일정 로직 값 스캔 테스트 조작 회로.
  4. 제 1 항에 있어서,
    상기 로직 값 생성 회로는 상기 스캔 테스트 모드 신호(525)가 어써트될 때스캔 테스트 모드로 동작하는
    일정 로직 값 스캔 테스트 조작 회로.
  5. 제 1 항에 있어서,
    상기 로직 값 출력은 정규 동작 조합 회로(530)의 입력에 결합된
    일정 로직 값 스캔 테스트 조작 회로.
  6. 제 1 항에 있어서,
    상기 로직 값 출력은 로직 게이트(581)의 입력에 결합된
    일정 로직 값 스캔 테스트 조작 회로.
  7. 일정 로직 값 조작 스캔 테스트 체인으로서,
    정규 동작 동안 기능 동작을 수행하는 조합 회로(530)와,
    상기 조합 회로에 결합되어, 정규 동작 동안에는 일정하게 유지되는 로직 값출력을 제공하고, 스캔 테스트 동작 동안에는 스캔 테스트 입력 정보에 따라 변화하는 로직 값 출력을 제공하는 일정 로직 값 스캔 테스트 조작 회로(221)와,
    상기 일정 로직 값 스캔 테스트 조작 회로에 결합되어, 테스트 벡터를 기능 구성 요소에 전송하고, 정규 동작을 수행하는데 사용되는 기능 로직과 상호작용하는 스캔 테스트 요소(225)
    를 포함하는 일정 로직 값 조작 스캔 테스트 체인.
  8. 제 7 항에 있어서,
    스캔 테스트 모드 신호(210)는 상기 일정 로직 값 스캔 테스트 조작 회로 및 상기 스캔 테스트 요소가 스캔 테스트 모드 또는 정규 동작 모드로 동작하도록 지시하는
    일정 로직 값 조작 스캔 테스트 체인.
  9. 제 7 항에 있어서,
    상기 일정 로직 값 스캔 테스트 조작 회로는 제 1 항에 규정된 회로인
    일정 로직 값 조작 스캔 테스트 체인.
  10. 일정 로직 값 스캔 테스트 조작 방법에 있어서,
    조합 로직(530)에 결합된 스캔 테스트 요소가 정규 기능 모드에서 동작하도록 지시하는 단계와,
    로직 값(511)을 상기 조합 로직의 입력에 제공하는 단계와,
    정규 동작 동안 상기 로직 값을 일정하게 유지하는 단계와,
    상기 조합 회로에 결합된 상기 스캔 테스트 요소를 스캔 테스트 동작 모드 로 하는 단계와,
    테스트 동작 동안 상기 조합 로직의 입력에 제공되는 상기 로직 값을 조작하는 단계
    를 포함하는 일정 로직 값 조작 스캔 테스트 조작 방법.
  11. 제 10 항에 있어서,
    상기 스캔 테스트 요소가 정규 기능 모드 또는 스캔 테스트 모드로 동작하도록 지시하는 스캔 테스트 모드 신호(525)를 사용하는 단계를 더 포함하는
    일정 로직 값 조작 스캔 테스트 조작 방법.
  12. 제 10 항에 있어서,
    상기 스캔 테스트 요소는 일정 로직 값 스캔 테스트 조작 회로(510)인
    일정 로직 값 조작 스캔 테스트 조작 방법.
  13. 제 10 항에 있어서,
    상기 로직 값은 로직 게이트(581)의 입력에 제공되는
    일정 로직 값 조작 스캔 테스트 조작 방법.
  14. 제 10 항에 있어서,
    상기 조합 회로의 상기 입력에 제공되는 상기 로직 값은 스캔 테스트 입력 신호(521)에 따라 조작되는
    일정 로직 값 조작 스캔 테스트 조작 방법.
  15. 제 10 항에 있어서,
    테스트 동작 동안 로직 게이트(581)의 입력의 제어를 용이하게 하는 데 상기 로직 값 입력을 사용하는 단계를 더 포함하는
    일정 로직 값 조작 스캔 테스트 조작 방법.
KR1020027006977A 2000-10-02 2001-10-02 일정 로직 값 조작 스캔 테스트 체인, 일정 로직 값 스캔테스트 조작 회로 및 일정 로직 값 스캔 테스트 조작 방법 KR20020062647A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US67793900A 2000-10-02 2000-10-02
US09/677,939 2000-10-02
PCT/EP2001/011403 WO2002029422A2 (en) 2000-10-02 2001-10-02 A scan test system and method for manipulating logic values that remain constant during normal operations

Publications (1)

Publication Number Publication Date
KR20020062647A true KR20020062647A (ko) 2002-07-26

Family

ID=24720722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027006977A KR20020062647A (ko) 2000-10-02 2001-10-02 일정 로직 값 조작 스캔 테스트 체인, 일정 로직 값 스캔테스트 조작 회로 및 일정 로직 값 스캔 테스트 조작 방법

Country Status (8)

Country Link
EP (1) EP1368672B1 (ko)
JP (1) JP2004510985A (ko)
KR (1) KR20020062647A (ko)
CN (1) CN1717589A (ko)
AT (1) ATE301838T1 (ko)
DE (1) DE60112616T2 (ko)
TW (1) TW561270B (ko)
WO (1) WO2002029422A2 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2840074A1 (fr) * 2002-05-22 2003-11-28 Koninkl Philips Electronics Nv Cellule de tension fixe pour circuit integre
US10386411B2 (en) * 2017-08-23 2019-08-20 Stmicroelectronics International N.V. Sequential test access port selection in a JTAG interface

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774477A (en) * 1995-12-22 1998-06-30 Lucent Technologies Inc. Method and apparatus for pseudorandom boundary-scan testing

Also Published As

Publication number Publication date
DE60112616T2 (de) 2006-06-22
WO2002029422A3 (en) 2003-10-09
TW561270B (en) 2003-11-11
EP1368672A2 (en) 2003-12-10
ATE301838T1 (de) 2005-08-15
WO2002029422A2 (en) 2002-04-11
JP2004510985A (ja) 2004-04-08
CN1717589A (zh) 2006-01-04
EP1368672B1 (en) 2005-08-10
DE60112616D1 (de) 2005-09-15

Similar Documents

Publication Publication Date Title
US10267855B2 (en) Tap linking module, first and second taps, input/output linking circuitry
US11243253B2 (en) Wafer scale testing using a 2 signal JTAG interface
US10948539B2 (en) Access ports, port selector with enable outputs, and TDI/TDO multiplexer
US20190346505A1 (en) Gating tap register control bus and auxiliary/wrapper test bus
US6785854B1 (en) Test access port (TAP) controller system and method to debug internal intermediate scan test faults
JP3094983B2 (ja) システムロジックのテスト回路およびテスト方法
KR20020062647A (ko) 일정 로직 값 조작 스캔 테스트 체인, 일정 로직 값 스캔테스트 조작 회로 및 일정 로직 값 스캔 테스트 조작 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid