DE3850547T2 - Speicher mit eingebautem Logik-LSI und Verfahren zum LSI-Prüfen. - Google Patents
Speicher mit eingebautem Logik-LSI und Verfahren zum LSI-Prüfen.Info
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- 238000012360 testing method Methods 0.000 title claims description 136
- 238000000034 method Methods 0.000 title claims description 11
- 230000006870 function Effects 0.000 description 6
- 238000010998 test method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Description
- Diese Erfindung bezieht sich auf einen eine logische LSI- Schaltung umfassenden Speicher, insbesondere auf einen eine logische LSI-Schaltung umfassenden Speicher, der versehen ist mit einer Schaltung für Selbsttest, und auf ein Verfahren zum Testen dieser LSI-Schaltung.
- Fortgeschrittene Testverfahren für strukturierte ASIC- Produkte wurden bereits veröffentlicht. In "Proceedings of the IEEE 1986, Custom Integrated Circuits Conference", S. 412-415 ist eine Gruppe von Abtastverfahren diskutiert, welche das Testen von Megazellen und Speicherstrukturen einer ASIC-Schaltung unter Verwendung einer Vielzahl von Haltekreisen erlaubt.
- Ein anderes Testverfahren für den Speicherabschnitt in einem eine logische LSI-Schaltung umfassenden Speicher wurde offenbart in JP-B-57-3107. Einschreiben in ein Flipflop wird durch Anlegen eines Teils eines Eingangsmusters an ein mit einer Abtastfunktion versehenes Flipflop usw. über einen Eingangsanschluß bewirkt. In JP-A-61-204744 (entsprechend US-A-4 710 930) von denselben Erfindern wird ein Verfahren diskutiert, bei dem der Speicherabschnitt mit einer Abtastfunktion versehen ist und Einschreiben und Auslesen in und aus dem Speicherabschnitt verwendet wird.
- All die oben beschriebenen Verfahren nach dem Stand der Technik haben, da der Test unter Verwendung von Schreib/ Lesebefehlen abläuft, das Problem, daß dynamische Funktionstests nicht ausgeführt werden können, bei denen der Test mit einer ähnlich hohen Geschwindigkeit wie bei realen Operationen abläuft. Als Verfahren zur Lösung dieses Problems ist ein Verfahren denkbar, bei dem alle Eingangs- und Ausgangssignalleitungen des Speichers mit externen Anschlüssen verbunden sind (Eingangs- und Ausgangsanschlüsse). Jedoch wird durch dieses Verfahren ein anderes Problem aufgeworfen, nämlich daß viele externe Anschlüsse für die LSI-Schaltung notwendig werden.
- In JP-A-60-171735 wurde daher eine Umschaltgatterschaltung für Übertragung eines Speicherzugriffssignals von einem Eingang Di der integrierten Schaltung auf den Speicher vorgeschlagen, wodurch die Logikschaltung ausgeschaltet und umgangen werden kann. Folglich wird ein Speichertest ohne zusätzliche äußere Anschlüsse möglich. Jedoch ist in JP-A- 60-171735 nicht offenbart, wie der Test der LSI-Schaltung bestmöglich mit einem vorgegebenen Testmuster durchgeführt werden kann, das über einen Anschluß eingegeben wird und das durch die Logikschaltung verarbeitet wird.
- Aufgabe dieser Erfindung ist es, einen eine logische LSI- Schaltung umfassenden Speicher sowie ein Verfahren zum Testen dieser LSI-Schaltung zu schaffen, womit ein dynamischer Funktionstest des Speicherabschnitts ohne Erhöhung der Zahl von externen Anschlüssen der LSI-Schaltung und außerdem ein einfacher Test der Logikschaltung möglich wird.
- Diese Aufgabe wird wie in den Ansprüchen 1 und 6 beschrieben gelöst.
- Zunächst umfaßt ein eine logische LSI-Schaltung umfassender Speicher mit Eingangs- und Ausgangsanschluß einen Speicherabschnitt, eine Logikschaltung, einen ersten Signalweg, durch welchen ein Signal von der Logikschaltung an den Speicherabschnitt übertragen wird, und einen zweiten Signalweg, durch welchen das Signal von dem Speicherabschnitt an die Logikschaltung übertragen wird, eine Betriebsmoduseingangsschaltung, welche ein Betriebsmodussignal zur Bestimmung des Betriebsmodus des eine logische LSI-Schaltung umfassenden Speichers durch den Eingangs- und Ausgangsanschluß eingibt; einen Speichertesteingangssignalweg, mit welchem der Eingangs- und Ausgangsanschluß verbunden ist und durch welchen ein Signal für den Speichertest eingegeben und übertragen wird; einen Speichertestausgangssignalweg, welcher das Ausgangssignal von dem Speicherabschnitt an den Eingangs- und Ausgangsanschluß ausgibt; und einen Signalwegschaltungs-Schaltkreis, angeordnet auf dem ersten Signalweg, welcher das Signal von dem Speichertesteingangssignalweg durch Abschalten des ersten Signalweges von der Logikschaltung aufgrund des Betriebsmodussignals überträgt.
- Zweitens umfaßt ein eine logische LSI-Schaltung umfassender Speicher erfindungsgemäß eine Betriebsmoduseingangsschaltung, welche ein Betriebsmodussignal zur Bestimmung des Betriebsmodus des eine logische LSI-Schaltung umfassenden Speichers durch den Eingangs- und Ausgangsanschluß eingibt, eine Logikschaltungstestsignalspeicherschaltung mit einem Ausgang zur Aufgabe eines vorgegebenen Logikschaltungstestmusters, das eingegeben wurde von dem Eingangs- und Ausgangsanschluß, welcher ein Signal eingibt, das von der Logikschaltung auf den ersten Signalweg ausgegeben wurde, und es an den Eingangs- und Ausgangsanschluß ausgibt, und einen Signalwegschaltungs-Schaltkreis innerhalb des zweiten Signalweges, welcher das Signal von der Ausgabe der Logikschaltungstestsignalspeicherschaltung durch Abschalten des zweiten Signalweges von dem Speicherabschnitt aufgrund des Betriebsmodussignals überträgt.
- Drittens umfaßt ein eine logische LSI-Schaltung umfassender Speicher erfindungsgemäß einen Speichertesteingangssignalweg, mit welchem der Eingangs- und Ausgangsanschluß verbunden ist und durch welchen ein Signal für den Speichertest eingegeben und übertragen wird, einen Speichertestausgangssignalweg, welcher das Ausgangssignal von dem Speicherabschnitt an den Eingangs- und Ausgangsanschluß ausgibt, eine Logikschaltungstestsignalspeicherschaltung mit einem Ausgang zur Ausgabe eines vorgegebenen Logikschaltungstestmusters, das eingegeben wurde von dem Eingangs- und Ausgangsanschluß, der ein Signal eingibt, das ausgegeben wurde von der Logikschaltung auf den ersten Signalweg, und es an den Eingangs- und Ausgangsanschluß ausgibt, und Signalwegschaltungs-Schaltkreise auf dem ersten und zweiten Signalweg, welche das Signal von dem Speichertesteingangssignalweg durch Unterbrechen des ersten Signalweges von der Logikschaltung übertragen, wenn das Betriebsmodussignal auf den Speichertestmodus deutet, und das Signal von der Ausgabe der Logikschaltungstestsignalspeicherschaltung durch Unterbrechen des zweiten Signalweges von dem Speicherabschnitt, wenn das Betriebsmodussignal auf den Logikschaltungstestmodus deutet.
- Viertens ist ein Verfahren zum Testen eines eine logische LSI-Schaltung umfassenden Speichers erfindungsgemäß dadurch gekennzeichnet, daß das Betriebsmodussignal zum Bestimmen des Betriebsmodus eingegeben wird, um unter Speichertest und Logikschaltungstest einen auszuwählen; der Signalweg umgeschaltet wird in die Signalwegschaltungs-Schaltkreise; ein vorgegebenes Testsignal eingegeben wird von dem Eingangs- und Ausgangsanschluß, das Ergebnis des Tests, das sich ergibt bei Eingabe des Testsignals, in dem Eingangs- und Ausgangsanschluß beobachtet wird; und Information aus dieser Beobachtung des Ergebnisses verglichen wird mit vorgegebenen erwarteten Informationen, um den Speicherabschnitt und die Logikschaltung zu testen.
- Im folgenden wird der Betrieb der oben beschriebenen Konstruktion erläutert.
- Der Signalwegschaltungs-Schaltkreis schaltet den Signalweg zwischen dem ersten und zweiten Signalweg aufgrund des Betriebsmodussignals, eingegeben von der Betriebsmoduseingabeschaltung. Wenn das Betriebsmodussignal einen Speichertest anzeigt, wird der erste Signalweg von der Logikschaltung auf den Speichertesteingabesignalweg geschaltet, der verbunden ist mit dem Eingangs- und Ausgangsanschluß. Der Speichertesteingangssignalweg gibt ein Speichertestsignal von außen an den Speicherabschnitt ein und überträgt das Ergebnis des Tests des Speicherabschnittes an den Eingangs- und Ausgangsanschluß durch den Speichertestausgangssignalweg. Wenn das Betriebsmodussignal einen Logikschaltungstest anzeigt, wird der zweite Signalweg von dem Speicherabschnitt an den Ausgang der Logiksignaltestsignalspeicherschaltung geschaltet. Die Logikschaltungstestsignalspeicherschaltung empfängt ein Signal, das ausgegeben wurde von der obengenannten Logikschaltung auf den ersten Signalweg, und gibt ihn an den Eingangs- und Ausgangsanschluß aus. Sie gibt außerdem ein vorgegebenes Logikschaltungstestmuster, eingegeben von dem Eingangs- und Ausgangsanschluß, von dem Ausgang an die obengenannte Logikschaltung durch den zweiten Signalweg aus.
- Fig. 1 ist ein Schaltungsdiagramm, das den Schaltungsaufbau eines eine logische LSI-Schaltung umfassenden Speichers darstellt, der eine Ausführungsform dieser Erfindung ist;
- Fig. 2a und Fig. 2b zeigen zwei unterschiedliche Schaltungsaufbauten eines Signalwegschaltungs-Schaltkreises;
- Fig. 3 zeigt einen Schaltungsaufbau einer Schaltungssteuerungssignalgeneratorschaltung;
- Fig. 4a bis Fig. 4d zeigen vier unterschiedliche Schaltungsaufbauten des Signalwegschaltungs-Schaltkreises, welcher auch als externer Anschluß verwendet wird.
- Fig. 5 ist ein Zeitdiagramm von Signalen beim Test des Speicherabschnittes; und
- Fig. 6 ist ein Zeitdiagramm von Signalen beim Test der Logikschaltung.
- Im folgenden wird eine Ausführungsform dieser Erfindung erläutert, wobei Bezug genommen wird auf die Fig. 1 bis 6.
- Fig. 1 ist ein Blockdiagramm, das den Schaltungsaufbau eines eine logische LSI-Schaltung umfassenden Speichers 10 gemäß dieser Erfindung darstellt. Der die LSI-Schaltung umfassende Speicher 10 umfaßt eine Logikschaltung 20, die aus kombinierten Logikelementen zur Bestimmung eines Ausgangssignals entsprechend der vorgegebenen Logiken, die auf ein Eingangssignal reagieren, und Speicherlogikelementen besteht, die die Ausgangssignale aufgrund der Eingangssignale und der internen Zustände bestimmen, sowie einem Eingangs- und Ausgangsanschluß 49, welcher Eingangs- und Ausgangssignale von und nach draußen überträgt und empfängt. Schaltungs-Schaltkreise (Signalwegschaltungs-Schaltkreise) 50 und 51 sind vorgesehen für das Umschalten von Gruppen von Signalleitungen in eine Gruppe von Signalleitungen (erster Signalweg) 108, 109 zur Übertragung des Signals von der Logikschaltung 20 an den Speicherabschnitt 30 und eine Gruppe von Signalleitungen (zweiter Signalweg) 106, 107 zur Übertragung des Signals von dem Speicherabschnitt 30 an die Logikschaltung 20. Die Fig. 2a und 2b zeigen zwei verschiedene Beispiele des Schaltungsaufbaus innerhalb der Schaltungs-Schaltkreise 50 und 51.
- In dem Schaltungs-Schaltkreis 50a, dargestellt in Fig. 2a, erscheint der Wert auf einer Signalleitung 111a innerhalb einer Gruppe von Signalleitungen (Speichertesteingangssignalweg) 111 an dem Ausgang eines ODER-Gatters 221, wobei der Wert auf die Signalleitungen 109a, 113a innerhalb Gruppen von Signalleitungen 109, 113 gelegt wird, wenn der Wert einer Schaltsteuersignalleitung 70 den logischen Wert "0" hat, da der Ausgang eines UND-Gatters 211 einen logischen Wert "0" hat. Der Betrieb des Schaltungs-Schaltkreises 51a, der in Fig. 2b dargestellt ist, ist identisch mit dem oben beschriebenen. Die Schaltungs-Steuersignalleitungen 70 und 71 werden durch eine Schaltungs-Steuersignalgeneratorschaltung 90 versorgt. Fig. 3 zeigt ein Beispiel des Schaltungsaufbaus der Schaltungs-Steuersignalgeneratorschaltung 90.
- In der Schaltungs-Steuersignalgeneratorschaltung 90, dargestellt in Fig. 3, sind beide Werte auf den Schaltungs- Steuersignalleitungen 70 und 71 "1", wenn der Wert auf der Signalleitung 101 "1" ist, und wenn der Wert auf der Signalleitung 101 "0" ist, sind die Werte auf den Schaltungs- Steuersignalleitungen 70 und 71 "1" bzw. "0", für den Fall, daß der Wert auf der Signalleitung 100 "0" ist, und "0" bzw. "1", für den Fall, daß der Wert auf der Signalleitung 100 "1" ist. Die Signalleitungen 100 und 101 werden durch einen Schaltungs-Steueranschluß und einen Modus-Steueranschluß innerhalb der Betriebsmode-Eingangsschaltungsabschnitte 60 und 61 mit Signalen versorgt. Folglich ist es möglich, die Werte auf den Schaltungs-Steuersignalleitungen 70 und 71 von außen über die Schaltungs-Steuersignalgeneratorschaltung 90 direkt zu setzen. Darüber hinaus umfaßt der die logische LSI-Schaltung umfassende Speicher 10 ein Testflipflop (Logikschaltungstestsignalspeicherschaltung) 80.
- Im folgenden wird ein Verfahren zum Testen des die logische LSI-Schaltung umfassenden Speichers 10 gemäß dieser Erfindung erläutert, wie er in Fig. 1 dargestellt ist. Zunächst wird ein Verfahren zum Testen des Speicherabschnittes 30 und dann ein Verfahren zum Testen der Logikschaltung 20 erläutert.
- Der Test des Speicherabschnitts 30 des die logische LSI- Schaltung umfassenden Speichers 10 wird wie folgt ausgeführt. Beim Test des Speicherabschnitts 30 wird "0" an den Modussteueranschluß in der Betriebsmoduseingangsschaltung 61 angelegt und "1" bleibt fortwährend an dem Schaltungs- Steueranschluß in der Betriebsmoduseingangsschaltung 6 angelegt. Auf diese Art werden, da die Werte auf den Schaltungs-Steuersignalleitungen 70 und 71 "0" bzw. "1" sind, Werte in der Gruppe von Signalleitungen 111 auf die Gruppe von Signalleitungen 109 in dem Schaltungs-Schaltkreis 50 gelegt, und Werte in der Gruppe von Signalleitungen 106 werden auf die Gruppe von Signalleitungen 110 in dem Schaltungs-Schaltkreis 51 gelegt. Fig. 5 zeigt ein Zeitdiagramm, das die Übertragung der Signale beim Test des Speicherabschnitts 30 anzeigt, das heißt, beim Test des Speicherabschnitts 30 erscheint ,der Logikwert 111a' auf der Signalleitung 111a innerhalb der Gruppe von Signalleitungen 111, eingegeben von dem Eingangs- und Ausgangsanschluß 40, als der Logikwert 109a' auf der Signalleitung 109a innerhalb der Gruppe von Eingangssignalleitungen 109 in ursprünglicher Form, und der Logikwert 106a' auf der Signalleitung 106a innerhalb der Gruppe von Ausgangssignalleitungen 106 von dem Speicherabschnitt 30 erscheint als der Logikwert 110a' auf der Signalleitung 110a innerhalb der Gruppe von Signalleitungen 110, ausgegeben an den Eingangs- und Ausgangsanschluß 40 in ursprünglicher Form. Das bedeutet, daß die Logikwerte 108a', 112a' auf den Signalleitungen 108a, 112a innerhalb der Gruppen von Signalleitungen 108, 112 keine Einflüsse auf die anderen haben. Folglich wird der Test des Speicherabschnitts 30 ausgeführt durch Anlegen eines Eingangsmusters an den Eingangsanschluß in dem Eingangs- und Ausgangsanschluß 40, der verbunden ist mit den Gruppen von Signalleitungen 102, 111, und durch Vergleich eines Ausgangsmusters, das an dem Ausgangsanschluß des Eingangs- und Ausgangsanschlusses 40 aufgenommen wird, der verbunden ist mit den Gruppen von Signalleitungen 103, 110, mit einem erwarteten Muster. Auf diese Art kann bei dieser Ausführungsform der Test des Speicherabschnitts über alle Eingangs- und Ausgangssignale von und zu dem Speicherabschnitt 30 gesteuert werden und von außen überwacht werden, und daher wird erreicht, daß der Speicherabschnitt bei Betriebsgeschwindigkeit getestet werden kann, die exakt der realen Betriebsgeschwindigkeit entspricht.
- Als nächstes wird der Test der Logikschaltung 20 des eine logische LSI-Schaltung umfassenden Speichers 10 wie folgt durchgeführt. Beim Test der Logikschaltung 20 wird "0" an den Modus-Steueranschluß innerhalb der Betriebsmoduseingangsschaltung 61 angelegt, und "0" bleibt an den Schaltungs-Steueranschluß in der Betriebsmoduseingangsschaltung 60 permanent angelegt. Auf diese Art werden, da die Werte auf den Schaltungs-Steuersignalleitungen 70 und 71 "1" bzw. "0" sind, Werte auf der Gruppe von Signalleitungen 108 auf die Gruppe von Signalleitungen 113 in den Schaltungs- Schaltungsabschnitten 50 gelegt, und Werte in der Gruppe von Signalleitungen 112 werden auf die Gruppe von Signalleitungen 107 in dem Schaltungs-Schaltkreis 51 gelegt. Fig. 6 zeigt ein Zeitdiagramm, das die Übertragung der Signale beim Test der Logikschaltung 20 anzeigt. Das heißt, beim Test der Logikschaltung 20 erscheint der Logikwert 112a' auf der Signalleitung 112a innerhalb der Gruppe der Signalleitungen 112 von dem Testflipflop 80 als der Logikwert 107a' auf der Signalleitung 107a innerhalb der Gruppe von Eingangssignalleitungen 107 in ursprünglicher Form, und der Logikwert 108a' auf der Signalleitung 108a innerhalb der Gruppe von Ausgangssignalleitungen 108 von der Logikschaltung 20 erscheint als Logikwert 113a' auf der Signalleitung 113a innerhalb der Gruppe von Signalleitungen 113 zu dem Testflipflop 80 in ursprünglicher Form. Das bedeutet, daß Logikwerte 106a', 111a' auf den Signalleitungen 106a, 111a innerhalb der Gruppen von Signalleitungen 106, 111 keine Einflüsse auf die anderen haben. Folglich wird der Test der Logikschaltung 20 durch Anlegen eines Musters von Eingangsmustern an den Eingangsanschluß in dem Eingangs- und Ausgangsanschluß 40, der mit der Gruppe von Signalleitungen 104 verbunden ist, und zur gleichen Zeit Setzen des restlichen Teils des Eingangsmusters zu dem Flipflop mit einer Scanfunktion innerhalb des Testflipflops mittels Einschreiben 114 und Vergleich des Ausgangsmusters, das am Ausgangsanschluß innerhalb des Eingangs- und Ausgangsanschlusses 40 beobachtet wird, der mit der Gruppe von Signalleitungen 105 verbunden ist, und dem ausgelesenen Musters 115 von dem Flipflop mit Scanfunktion innerhalb des Testflipflops 80 mit einem erwarteten Muster. Auf diese Art ist es gemäß dieses Ausführungsbeispiels überhaupt nicht notwendig, den Zustand des Speicherabschnitts 30 bei dem Test der Logikschaltung 20 zu berücksichtigen, da ein Testmuster für die Logikschaltung 20 leicht aufgestellt werden kann.
- Die Fig. 4a bis 4d zeigen vier Beispiele des Schaltungsaufbaus für den Fall, daß ein externer Anschluß für den Test des Speicherabschnitts 30 auch als externer Anschluß für den Normalbetrieb verwendet wird.
- Fig. 4a zeigt den Schaltungsaufbau in diesem Fall, wenn der Eingangsanschluß für den Normalbetrieb auch als Eingangsanschluß für den Test des Speicherabschnitts verwendet wird. In diesem Fall wird bei Normalbetrieb und beim Testen der Logikschaltung 20 das Signal auf die Signalleitung 104a gesendet, über die das Eingangssignal von dem externen Anschluß 300 an die Logikschaltung 20 über ein Eingangspuffergate 400 anliegt. Demgegenüber wird beim Test des Speicherabschnitts 30 das Signal auf die Signalleitung 11a gesendet, über die das Speicherabschnittesteingangssignal über ein anderes Eingangspuffergate 401 anliegt.
- Die Fig. 4b zeigt den Schaltungsaufbau für den Fall, daß der Eingangsanschluß für den gewöhnlichen Betrieb gleichzeitig als Ausgangsanschluß für den Test des Speicherabschnitts dient. In diesem Fall wird bei gewöhnlichem Betrieb und beim Test der Logikschaltung 20 der Wert auf der Schaltungs-Steuersignalleitung 71, die das Steuersignal auf das Ausgangspuffergate 500 gibt, "0". Folglich ist der Ausgang des Ausgangspuffergates 500 im Hochimpedanzzustand und ein Signal wird auf die Eingangssignalleitung 104b von dem externen Anschluß 301 an die Logikschaltung 20 durch ein Eingangspuffergate 402 geschickt. Daher wird beim Test des Speicherabschnitts 30, da der Wert auf der Schaltungs- Steuersignalleitung 71 in eine "1" gewandelt wird, ein Signal von der Speichertestausgangssignalleitung 110b an den externen Anschluß 301 durch das Ausgangspuffergate 500 gesendet.
- Fig. 4c zeigt den Schaltungsaufbau in dem Fall, wo der Ausgangsanschluß für den gewöhnlichen Betrieb gleichzeitig als Eingangsanschluß für den Test des Speicherabschnitts verwendet wird. In diesem Fall wird bei gewöhnlichem Betrieb und beim Test der Logikschaltung 20, da der Wert auf der Schaltungs-Steuersignalleitung 71 "0" ist und daher der Ausgangswert eines NOT-Gatters 204 "1" ist, ein Signal von der Ausgangssignalleitung 105c der Logikschaltung 20 an den externen Anschluß 302 durch ein Puffergate 501 gesendet. Demgegenüber wird beim Test des Speicherabschnitts 30, da der Wert auf der Schaltungs-Steuersignalleitung 71 "1" ist, der Ausgangswert des NOT-Gatters 204 "0". Folglich ist der Ausgang des Ausgangspuffergatters 501 im Hochimpedanzzustand und ein Signal wird von dem externen Anschluß 302 auf die Speicherabschnittesteingangssignalleitung 111c durch ein Eingangspuffergatter 403 gesendet.
- Fig. 4d zeigt den Schaltungsaufbau für den Fall, daß der Ausgangsanschluß für den gewöhnlichen Betrieb gleichzeitig als Ausgangsanschluß für den Test des Speicherabschnitts verwendet wird. In diesem Fall ist bei normalem Betrieb und beim Test der Logikschaltung 20 der Wert auf der Schaltungs-Steuersignalleitung 71 "0" und beim Test des Speicherabschnitts 30 "1".
- Folglich ist bei Normalbetrieb und beim Test der Logikschaltung 20, da der Ausgangswert des Ausgangspuffergatters 503 sich im Hochimpedanzzustand befindet, das Signal von der Ausgangssignalleitung 105d der Logikschaltung 20 über das Ausgangspuffergatter 502 an den externen Anschluß 303 gesendet worden. Demgegenüber wird beim Test des Speicherabschnitts 30, da der Ausgangswert des Ausgangspuffergatters 502 im Impedanzzustand ist, das Signal von der Ausgangsleitung 110d für den Test des Speicherabschnitts an den externen Anschluß 303 durch das Ausgangspuffergatter 503 gesendet.
- Entsprechend der Ausführungsformen dieser Erfindung in den Fig. 4a bis 4d kann die Zunahme der Zahl von externen Anschlüssen klein gehalten werden, da die externen Anschlüsse für den Test des Speicherabschnitts gleichzeitig für den gewöhnlichen Betrieb genutzt werden.
- Entsprechend dieser Erfindung können in einem eine logische LSI-Schaltung umfassenden Speicher durch Anordnung von Signalwegschaltungs-Schaltkreisen im Verlauf der Signalwege zwischen dem Speicherabschnitt und der Logikschaltung beim Test des Speicherabschnitts die Signalwege eingeschaltet werden, die die Testsignaleingabe an den Speicherabschnitt bewirken, und die Beobachtung vom Ausgangssignal des Speicherabschnitts an dem Eingangs- und Ausgangsanschluß, der dynamische Funktionstest des Speicherabschnitts ist möglich wegen des Signalwegschaltungs-Schaltkreisabschnitts. Da darüber hinaus beim Test der Logikschaltung der Signalweg von dem Ausgangssignalweg von dem Speicherabschnitt auf den Signalweg von der Logikschaltungstestsignalspeicherschaltung zur Eingabe des Signals in die Logikschaltung umgeschaltet werden kann, kann der Test des Logikschaltungsabschnitts unabhängig von dem Zustand des Speicherabschnitts besonders gut durchgeführt- werden und so Bildung von Testmustern einfacher gemacht werden.
Claims (6)
1. Logische LSI-Schaltung umfassender Speicher, der
umfaßt:
einen Eingangs- und Ausgangsanschluß (40), welcher
Eingangs- und Ausgangssignale in die und aus der Außenwelt
sendet und empfängt;
einen Speicherabschnitt (30), in welchen und aus
welchem Speicherinformation aus der und in die Außenwelt
durch den besagten Eingangs- und Ausgangsanschluß
geschrieben und ausgelesen wird;
eine Logikschaltung (20), welche eines der besagten
Ausgangssignale entsprechend einer vorgegebenen Logik
aufgrund eines der besagten Eingangssignale bestimmt;
einen ersten Signalweg (108, 109), der die besagte
Logikschaltung (20) mit dem besagten Speicherabschnitt
(30) verbindet und der sich seriell aus einem
Logikschaltungsausgangsweg (108) und einem
Speicherabschnittseingangsweg (109) zusammensetzt;
einen zweiten Signalweg (106, 107), der den besagten
Speicherabschnitt (30) mit der besagten Logikschaltung
(20) verbindet und der sich seriell aus einem
Speicherabschnittsausgangsweg (106) und einem
Logikschaltungseingangsweg (107) zusammensetzt;
Betriebsmodus-Eingangsschaltungen (60, 61), welche
durch den besagten Eingangs- und Ausgangsanschluß (40)
Betriebsmodussignale eingeben, die den Betriebszustand
des besagten die logische LSI-Schaltung umfassenden
Speichers (10) bestimmen;
einen Speichertesteingangssignalweg (111), der den
besagten Eingangs- und Ausgangsanschluß (40) mit dem
besagten Speicherabschnittseingangsweg (109) verbindet
und durch welchen ein Signal für den Speichertest
eingegeben und übertragen wird;
einen Speichertestausgangssignalweg (110), der den
besagten Speicherabschnittsausgangsweg (106) mit dem
besagten Eingangs- und Ausgangsanschluß (40) verbindet;
eine Logikschaltungs-Testsignal-Speicherschaltung (80)
von der ein Ausgangsabschnitt vorgegebene
Logikschaltungstestmuster (112) ausgibt, die von einem Anschluß
(114) des besagten Eingangs- und Ausgangsanschlusses
(40) eingegeben wurden, wobei die besagte
Logikschaltungs-Testsignal-Speicherschaltung (80) ein Signal
(113) von dem besagten Logikschaltungsausgangsweg (108)
der besagten Logikschaltung (20) empfängt und es an den
Anschluß (115) des besagten Eingangs- und
Ausgangsanschlusses (40) ausgibt;
einen ersten Signalwegschaltungs-Schaltkreis (50), der
zwischen dem besagten Logikschaltungsausgangsweg (108)
und dem Speicherabschnittseingangsweg (109) angeordnet
ist, welcher das Signal von dem besagten
Speichertesteingangssignalweg (111) an den Speicherabschnitt (30)
überträgt durch Abschalten des besagten Signals (113)
von der besagten Logikschaltung (20) auf dem besagten
Logikschaltungsausgangsweg (108), wenn der besagte
Betriebsmodus der Speichertestmodus ist, und ebenso das
besagte Signal (113) von dem besagten
Logikschaltungsausgangsweg (108) an den besagten Logikschaltungs-
Testsignal-Speicherschaltkreis (80) überträgt, wenn der
besagte Betriebsmodus der Logikschaltungstestmodus ist;
und
einen zweiten Signalwegschaltungs-Schaltkreis (51), der
zwischen dem Speicherabschnittsausgangsweg (106) und
dem Logikschaltungseingangsweg (107) angeordnet ist,
welcher das Signal von dem Speicherabschnitt (30) an
den besagten Speichertestausgangssignalweg (110)
überträgt durch Abschalten des besagten
Logikschaltungstestmusters (112) auf dem besagten
Logikschaltungseingangsweg (107) an die besagte Logikschaltung (20), wenn
der besagte Betriebsmodus der Speichertestmodus ist,
und ebenso das besagte Logikschaltungstestmuster (112)
von dem besagten Ausgang der besagten Logikschaltungs-
Testsignal-Speicherscha1tung (80) an die Logikschaltung
(20) überträgt durch Abschalten des besagten
Speicherabschnittsausgangsweges (106) von dem Speicherabschnitt
(30), wenn der besagte Betriebsmodus der
Logikschaltungstestmodus ist.
2. Logische LSI-Schaltung umfassender Speicher nach
Anspruch 1, wobei ein Eingangsanschluß, welcher ein
Testsignal von der Außenwelt an den besagten
Speichertesteingangssignalweg (111) weiterleitet, ebenso als
Eingangsanschluß verwendet wird, durch welchen ein Signal
von der Außenwelt an die besagte Logikschaltung (20) im
gewöhnlichen Betrieb eingegeben wird.
3. Logische LSI-Schaltung umfassender Speicher nach
Anspruch 1, wobei ein Ausgangsanschluß, welcher ein
Signal von dem besagten Speichertestausgangssignalweg
(110) an die Außenwelt ausgibt, ebenso verwendet wird
als Eingangsanschluß, durch welchen ein Signal aus der
Außenwelt-an die besagte Logikschaltung (20) im
Normalbetrieb eingegeben: wird.
4. Logische LSI-Schaltung umfassender Speicher nach
Anspruch 1, wobei ein Eingangsanschluß, über welchen ein
Testsignal von der Außenwelt an den besagten
Speichertesteingangssignalweg (111) weitergeleitet wird, ebenso
als Ausgangsanschluß verwendet wird, durch welchen ein
Signal von der besagten Logikschaltung (20) an die
Außenwelt im Normalbetrieb ausgegeben wird.
5. Logische LSI-Schaltung umfassender Speicher nach
Anspruch 1, bei dem ein Ausgangsanschluß, welcher ein
Signal von dem Speichertestausgangssignalweg (110) an die
Außenwelt ausgibt, ebenso als Ausgangsanschluß
verwendet wird, durch welchen ein Signal von der besagten
Logikschaltung (20) an die Außenwelt im Normalbetrieb
ausgegeben wird.
6. Verfahren für das Testen eines eine logische
LSI-Schaltung umfassenden Speichers, der umfaßt:
einen Eingangs- und Ausgangsanschluß (40), welcher
Eingangs- und Ausgangssignale in die und aus der Außenwelt
sendet und empfängt;
einen Speicherabschnitt (30), in welchen und aus
welchem Speicherinformation aus der und in die Außenwelt
durch den besagten Eingangs- und Ausgangsanschluß (40)
geschrieben und ausgelesen wird;
eine Logikschaltung (20), welche eines der besagten
Ausgangssignale entsprechend einer vorgegebenen Logik
aufgrund eines der besagten Eingangssignale bestimmt;
einen ersten Signalweg (108, 109), der die besagte
Logikschaltung (20) mit dem besagten Speicherabschnitt
(30) verbindet und der sich seriell aus einem
Logikschaltungsausgangsweg (108) und einem
Speicherabschnittseingangsweg (109) zusammensetzt;
einen zweiten Signalweg (106, 107), der den besagten
Speicherabschnitt (30) mit der besagten Logikschaltung
(20) verbindet und der sich seriell aus einem
Speicherabschnittsausgangsweg (106) und einem
Logikschaltungseingangsweg (107) zusammensetzt;
Betriebsmodus-Eingangsschaltungen (60, 61), welche
durch den besagten Eingangs- und Ausgangsanschluß (40)
Betriebsmodussignale eingeben, die den Betriebszustand
des besagten die logische LSI-Schaltung umfassenden
Speichers (10) bestimmen;
einen Speichertesteingangssignalweg (111), der den
besagten Eingangs- und Ausgangsanschluß (40) mit dem
besagten Speicherabschnittseingangsweg (109) verbindet
und durch welchen ein Signal für den Speichertest
eingegeben und übertragen wird;
einen Speichertestausgangssignalweg (110), der den
besagten Speicherabschnittsausgangsweg (106) mit dem
besagten Eingangs- und Ausgangsanschluß (40) verbindet;
eine Logikschaltungs-Testsignal-Speicherschaltung (80),
von der ein Ausgang vorgegebene
Logikschaltungstestmuster (112) ausgibt, die von einem Anschluß (114) des
besagten Eingangs- und Ausgangsanschlusses (40)
eingegeben wurden, wobei die besagte
Logikschaltungs-Testsignal-Speicherschaltung (80) ein Signal (113) von dem
besagten Logikschaltungsausgangsweg (108) der besagten
Logikschaltung (20) empfängt und es an den Anschluß
(115) des besagten Eingangs- und Ausgangsanschlusses
(40) ausgibt;
einen ersten Signalwegschaltungs-Schaltkreis (50), der
zwischen dem besagten Logikschaltungsausgangsweg (108)
und dem Speicherabschnittseingangsweg (109) angeordnet
ist, welcher das Signal von dem besagten
Speichertesteingangssignalweg (111) an den Speicherabschnitt (30)
überträgt durch Abschalten des besagten Signals (113)
von der besagten Logikschaltung (20) auf dem besagten
Logikschaltungsausgangsweg (108), wenn der besagte
Betriebsmodus der Speichertestmodus ist, und ebenso das
besagte Signal (113) von dem besagten
Logikschaltungsausgangsweg (108) an den besagten Logikschaltungs-
Testsignal-Speicherschaltkreis (80) überträgt, wenn dem
besagte Betriebsmodus der Logikschaltungstestmodus ist
und
einen zweiten Signalwegschaltungs-Schaltkreis (51), dem
zwischen dem Speicherabschnittsausgangsweg (106) und
dem Logikschaltungseingangsweg (107) angeordnet ist,
welcher das Signal von dem Speicherabschnitt (30) an
den besagten Speichertestausgangssignalweg (110)
überträgt durch Abschalten des besagten
Logikschaltungstestmusters (112) auf dem besagten
Logikschaltungseingangsweg
(107) an die besagte Logikschaltung (20), wenn
der besagte Betriebsmodus der Speichertestmodus ist,
und ebenso das besagte Logikschaltungstestmuster (112)
von dem besagten Ausgang der besagten Logikschaltungs-
Testsignal-Speicherschaltung (80) an die Logikschaltung
(20) überträgt durch Abschalten des besagten
Speicherabschnittsausgangsweges (106) von dem Speicherabschnitt
(30), wenn der besagte Betriebsmodus der
Logikschaltungstestmodus ist, das die Schritte umfaßt:
Eingabe des besagten Betriebsmodussignals, das den
besagten Betriebsmodus des die logische LSI-Schaltung
umfassenden Speichers (10) bestimmt, so daß entweder der
Speichertest oder der Logikschaltungstest durch
Umschalten des Signalweges in den besagten ersten und
zweiten Signalwegschaltungs-Schaltkreisen (50, 51)
ausgewählt wird;
Eingabe eines vorgegebenen Testsignals von dem besagten
Eingangs- und Ausgangsanschlußabschnitt (40);
Kontrolle des Testresultates, das an den besagten
Eingangs und Ausgangsanschluß (40) zurückgeliefert wird;
und
Vergleich der Information, die sich aus der Kontrolle
des Resultates ergibt, mit vorgegebener erwarteter
Information.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249162A JP2521774B2 (ja) | 1987-10-02 | 1987-10-02 | メモリ内蔵型論理ｌｓｉ及びそのｌｓｉの試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3850547D1 DE3850547D1 (de) | 1994-08-11 |
| DE3850547T2 true DE3850547T2 (de) | 1994-12-01 |
Family
ID=17188827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3850547T Expired - Fee Related DE3850547T2 (de) | 1987-10-02 | 1988-09-30 | Speicher mit eingebautem Logik-LSI und Verfahren zum LSI-Prüfen. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4956818A (de) |
| EP (1) | EP0310111B1 (de) |
| JP (1) | JP2521774B2 (de) |
| DE (1) | DE3850547T2 (de) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02255925A (ja) * | 1988-11-30 | 1990-10-16 | Hitachi Ltd | メモリテスト方法および装置 |
| EP0403821B1 (de) * | 1989-05-31 | 1995-02-01 | Fujitsu Limited | Integrierte Halbleiterschaltungsanordnung mit Testschaltung |
| US5140686A (en) * | 1990-03-02 | 1992-08-18 | Milliken Research Corporation | Diagnostic system for textile dyeing apparatus |
| EP0459001B1 (de) * | 1990-05-31 | 1996-01-24 | Siemens Aktiengesellschaft | Integrierter Halbleiterspeicher |
| US5072137A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a clocked access code for test mode entry |
| DE69120483T2 (de) * | 1990-08-17 | 1996-11-14 | Sgs Thomson Microelectronics | Halbleiter-Speicher mit unterdrücktem Testmodus-Eingang während des Strom-Einschaltens |
| US5072138A (en) * | 1990-08-17 | 1991-12-10 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequential clocked access codes for test mode entry |
| US5029133A (en) * | 1990-08-30 | 1991-07-02 | Hewlett-Packard Company | VLSI chip having improved test access |
| JP2936807B2 (ja) * | 1991-07-12 | 1999-08-23 | 日本電気株式会社 | 集積回路 |
| US6011744A (en) * | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
| US6088823A (en) * | 1998-06-12 | 2000-07-11 | Synopsys, Inc. | Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit |
| US20070058456A1 (en) * | 2005-09-09 | 2007-03-15 | Rico Srowik | Integrated circuit arrangement |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961254A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
| US3961251A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
| US4063080A (en) * | 1976-06-30 | 1977-12-13 | International Business Machines Corporation | Method of propagation delay testing a level sensitive array logic system |
| JPS5674668A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Logical device |
| JPS573107A (en) * | 1980-06-09 | 1982-01-08 | Toshiba Corp | Positioning device |
| JPS578858A (en) * | 1980-06-20 | 1982-01-18 | Nec Corp | Integrated circuit package |
| US4481627A (en) * | 1981-10-30 | 1984-11-06 | Honeywell Information Systems Inc. | Embedded memory testing method and apparatus |
| JPS5930299A (ja) * | 1982-08-11 | 1984-02-17 | Hitachi Ltd | 集積回路 |
| JPS6085500A (ja) * | 1983-10-18 | 1985-05-14 | Fujitsu Ltd | 高集積回路素子内蔵メモリの試験方式 |
| JPS60171735A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6123243A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 論理集積回路 |
| JPS61204744A (ja) * | 1985-02-05 | 1986-09-10 | Hitachi Ltd | 診断機能を有するｒａｍ内蔵ｌｓｉおよびその診断方法 |
| JP2659095B2 (ja) * | 1987-06-30 | 1997-09-30 | 富士通株式会社 | ゲートアレイ及びメモリを有する半導体集積回路装置 |
-
1987
- 1987-10-02 JP JP62249162A patent/JP2521774B2/ja not_active Expired - Fee Related
-
1988
- 1988-09-30 US US07/251,913 patent/US4956818A/en not_active Expired - Lifetime
- 1988-09-30 DE DE3850547T patent/DE3850547T2/de not_active Expired - Fee Related
- 1988-09-30 EP EP88116182A patent/EP0310111B1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0310111B1 (de) | 1994-07-06 |
| US4956818A (en) | 1990-09-11 |
| EP0310111A3 (en) | 1990-09-19 |
| EP0310111A2 (de) | 1989-04-05 |
| JP2521774B2 (ja) | 1996-08-07 |
| DE3850547D1 (de) | 1994-08-11 |
| JPS6491074A (en) | 1989-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee |