JPH06311153A - 位相比較回路 - Google Patents
位相比較回路Info
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- JPH06311153A JPH06311153A JP5095725A JP9572593A JPH06311153A JP H06311153 A JPH06311153 A JP H06311153A JP 5095725 A JP5095725 A JP 5095725A JP 9572593 A JP9572593 A JP 9572593A JP H06311153 A JPH06311153 A JP H06311153A
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- JP
- Japan
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- output
- exclusive
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- cmi code
- phase comparison
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- Granted
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-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/027—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle four
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 入力されるＣＭＩ符号が“００”及び“１
１”の連続符号の場合出会ってもＣＭＩ符号とＶＣＯ
ＣＬＫとの位相を比較して位相差情報を出力する位相比
較回路を提供する。 【構成】 ＣＭＩ符号がＤ端子に、ＶＣＯ ＣＬＫがＣ
端子に入力されるフリップフロップ１１と、ＶＣＯ Ｃ
ＬＫを遅延させる遅延回路１２と、フリップフロップ１
１のＱ出力と遅延回路１２の出力との排他的論理和の否
定をとる排他的論理ＮＯＲゲート１３と、ＣＭＩ符号と
排他的ＮＯＲゲート１３の出力の排他的論理和をとる排
他的ＯＲゲートとを有する。
１”の連続符号の場合出会ってもＣＭＩ符号とＶＣＯ
ＣＬＫとの位相を比較して位相差情報を出力する位相比
較回路を提供する。 【構成】 ＣＭＩ符号がＤ端子に、ＶＣＯ ＣＬＫがＣ
端子に入力されるフリップフロップ１１と、ＶＣＯ Ｃ
ＬＫを遅延させる遅延回路１２と、フリップフロップ１
１のＱ出力と遅延回路１２の出力との排他的論理和の否
定をとる排他的論理ＮＯＲゲート１３と、ＣＭＩ符号と
排他的ＮＯＲゲート１３の出力の排他的論理和をとる排
他的ＯＲゲートとを有する。
Description
【０００１】
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、ＣＭＩ（Code Mark Inversion ）符号からクロッ
クを抽出するＰＬＬ（Phase Lock Loop ）の位相比較回
路に関する。
特に、ＣＭＩ（Code Mark Inversion ）符号からクロッ
クを抽出するＰＬＬ（Phase Lock Loop ）の位相比較回
路に関する。
【０００２】
【従来の技術】ＣＭＩ符号は、１タイムスロットを２つ
に分割し、符号“０”に対して“０１”を対応させ、符
号“１”に対して“００”と“１１”とを交互に対応さ
せる符号である。このＣＭＩ符号からクロック信号を抽
出する回路として、セラミックフィルタを用いたものも
あるが、小型化及び低価格化を考えると、集積回路上の
ＰＬＬとして実現することが望ましい。
に分割し、符号“０”に対して“０１”を対応させ、符
号“１”に対して“００”と“１１”とを交互に対応さ
せる符号である。このＣＭＩ符号からクロック信号を抽
出する回路として、セラミックフィルタを用いたものも
あるが、小型化及び低価格化を考えると、集積回路上の
ＰＬＬとして実現することが望ましい。
【０００３】一般に、ＰＬＬは、位相比較回路、ループ
フィルタ、及び電圧制御発振回路（ＶＣＯ）で構成され
ている。ＰＬＬに使用される従来のＣＭＩ符号用位相比
較回路を図３に示す。この位相比較回路は、エッジ検出
回路３１、フリップフロップ３２、３３、及び排他的論
理和ゲート３４を有している。
フィルタ、及び電圧制御発振回路（ＶＣＯ）で構成され
ている。ＰＬＬに使用される従来のＣＭＩ符号用位相比
較回路を図３に示す。この位相比較回路は、エッジ検出
回路３１、フリップフロップ３２、３３、及び排他的論
理和ゲート３４を有している。
【０００４】エッジ検出回路３１は、例えば、遅延回路
と排他的論理和（ＥｘＯＲ）ゲートで構成され、入力さ
れたＣＭＩ符号と、遅延回路で遅延させたＣＭＩ符号と
の排他的論理和をとる。これにより、入力されたＣＭＩ
符号の立ち上がり及び立ち下がりに対応し、遅延回路の
遅延時間に比例したパルス幅を有するパルス信号が得ら
れる。
と排他的論理和（ＥｘＯＲ）ゲートで構成され、入力さ
れたＣＭＩ符号と、遅延回路で遅延させたＣＭＩ符号と
の排他的論理和をとる。これにより、入力されたＣＭＩ
符号の立ち上がり及び立ち下がりに対応し、遅延回路の
遅延時間に比例したパルス幅を有するパルス信号が得ら
れる。
【０００５】フリップフロップ３２は、Ｃ端子にＶＣＯ
からのクロック信号（ＶＣＯ ＣＬＫ）を入力させ、Ｑ
バー出力をＤ端子に入力させることによって、ＶＣＯ
ＣＬＫを２分周する。
からのクロック信号（ＶＣＯ ＣＬＫ）を入力させ、Ｑ
バー出力をＤ端子に入力させることによって、ＶＣＯ
ＣＬＫを２分周する。
【０００６】フリップフロップ３３は、エッジ検出回路
３１からのパルス信号をＣ端子に、フリップフロップ３
２のＱバー出力をＤ端子の入力としている。
３１からのパルス信号をＣ端子に、フリップフロップ３
２のＱバー出力をＤ端子の入力としている。
【０００７】排他的論理和（ＥｘＯＲ）ゲートは、フリ
ップフロップ３２のＱ出力と、フリップフロップ３３の
Ｑ出力との排他的論理和をとり、位相比較出力として出
力する。
ップフロップ３２のＱ出力と、フリップフロップ３３の
Ｑ出力との排他的論理和をとり、位相比較出力として出
力する。
【０００８】次に、図３及び図４を参照して、この位相
比較回路の動作を説明する。この位相比較回路には、図
４（ａ）に示すＣＭＩ符号と、図４（ｂ）に示すＶＣＯ
ＣＬＫとが入力される。ここでは、ＣＭＩ符号とし
て、“０１”、“０１”、“００”、及び“１１”が連
続した符号を考える。また、ＶＣＯ ＣＬＫは、その立
ち下がりが、ＣＭＩ符号の変化点と一致しているものと
する。
比較回路の動作を説明する。この位相比較回路には、図
４（ａ）に示すＣＭＩ符号と、図４（ｂ）に示すＶＣＯ
ＣＬＫとが入力される。ここでは、ＣＭＩ符号とし
て、“０１”、“０１”、“００”、及び“１１”が連
続した符号を考える。また、ＶＣＯ ＣＬＫは、その立
ち下がりが、ＣＭＩ符号の変化点と一致しているものと
する。
【０００９】エッジ検出回路３１は、図４（ａ）に示す
ＣＭＩ符号の立ち上り及び立ち下がりを検出して図４
（ｃ）に示すパルス信号を出力する。また、フリップフ
ロップ３２は、図４（ｂ）に示すＶＣＯ ＣＬＫを２分
周してＱ出力に図４（ｄ）に示す波形の信号、Ｑバー出
力に図４（ｅ）に示す波形の信号を出力する。フリップ
フロップ３３は、図４（ｅ）に示す波形の信号を図４
（ｃ）に示すパルス信号で取り込み、図４（ｆ）に示す
波形の信号を出力する。そして、ＥｘＯＲゲート３４
は、図４（ｄ）と図４（ｆ）に示す信号の排他的論理和
をとり図４（ｇ）に示す位相比較出力を出力する。
ＣＭＩ符号の立ち上り及び立ち下がりを検出して図４
（ｃ）に示すパルス信号を出力する。また、フリップフ
ロップ３２は、図４（ｂ）に示すＶＣＯ ＣＬＫを２分
周してＱ出力に図４（ｄ）に示す波形の信号、Ｑバー出
力に図４（ｅ）に示す波形の信号を出力する。フリップ
フロップ３３は、図４（ｅ）に示す波形の信号を図４
（ｃ）に示すパルス信号で取り込み、図４（ｆ）に示す
波形の信号を出力する。そして、ＥｘＯＲゲート３４
は、図４（ｄ）と図４（ｆ）に示す信号の排他的論理和
をとり図４（ｇ）に示す位相比較出力を出力する。
【００１０】
【発明が解決しようとする課題】従来の位相比較回路で
は、エッジ検出回路３１の出力は、図４（ｃ）に示すよ
うに、入力されるＣＭＩ符号が“００”及び“１１”の
ときは、ＣＭＩ符号が“０１”のときに比べて１／２の
周期になる。このため、フリップフロップ３３は、２分
周ＶＣＯ ＣＬＫの“１”のみを読み込むことになり、
フリップフロップ３３の出力は“１”が連続する。即
ち、図４（ｃ）の信号に含まれていたＣＭＩ符号の位相
情報が図４（ｆ）の信号では一部失われることになる。
この結果、ＥｘＯＲゲート３４の出力には、フリップフ
ロップ３２のＱ出力の反転が表われ、ＣＭＩ符号とＶＣ
Ｏ ＣＬＫの位相差を表わす情報が含まれないことにな
る。（図４（ｇ）に示す信号の場合、ハッチングを施し
たパルスが、ＣＭＩ符号とＶＣＯ ＣＬＫの位相差を表
わす情報を含んでいる。）この様な従来の位相比較回路
を採用したＰＬＬでは、入力されたＣＭＩ符号が“０
０”及び“１１”のとき位相同期を取ることができず、
ジッタを発生し、また、“００”及び“１１”が連続す
ると同期はずれを起こしてしまうという問題点があるこ
とを目的とする。
は、エッジ検出回路３１の出力は、図４（ｃ）に示すよ
うに、入力されるＣＭＩ符号が“００”及び“１１”の
ときは、ＣＭＩ符号が“０１”のときに比べて１／２の
周期になる。このため、フリップフロップ３３は、２分
周ＶＣＯ ＣＬＫの“１”のみを読み込むことになり、
フリップフロップ３３の出力は“１”が連続する。即
ち、図４（ｃ）の信号に含まれていたＣＭＩ符号の位相
情報が図４（ｆ）の信号では一部失われることになる。
この結果、ＥｘＯＲゲート３４の出力には、フリップフ
ロップ３２のＱ出力の反転が表われ、ＣＭＩ符号とＶＣ
Ｏ ＣＬＫの位相差を表わす情報が含まれないことにな
る。（図４（ｇ）に示す信号の場合、ハッチングを施し
たパルスが、ＣＭＩ符号とＶＣＯ ＣＬＫの位相差を表
わす情報を含んでいる。）この様な従来の位相比較回路
を採用したＰＬＬでは、入力されたＣＭＩ符号が“０
０”及び“１１”のとき位相同期を取ることができず、
ジッタを発生し、また、“００”及び“１１”が連続す
ると同期はずれを起こしてしまうという問題点があるこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、入力さ
れたＣＭＩ符号と電圧制御発振器からのクロック信号と
の位相を比較する位相比較回路において、Ｄ端子に前記
ＣＭＩ符号が、Ｃ端子に前記クロック信号が入力される
フリップフロップと、前記クロック信号を遅延させる遅
延回路と、前記フリップフロップのＱ出力と前記遅延回
路からの遅延させたクロック信号との排他的論理和の否
定をとる排他的ＮＯＲゲートと、前記ＣＭＩ符号と前記
排他的ＮＯＲゲートの出力との排他的論理和をとり位相
比較出力とする排他的ＯＲゲートとを有することを特徴
とする位相比較回路が得られる。
れたＣＭＩ符号と電圧制御発振器からのクロック信号と
の位相を比較する位相比較回路において、Ｄ端子に前記
ＣＭＩ符号が、Ｃ端子に前記クロック信号が入力される
フリップフロップと、前記クロック信号を遅延させる遅
延回路と、前記フリップフロップのＱ出力と前記遅延回
路からの遅延させたクロック信号との排他的論理和の否
定をとる排他的ＮＯＲゲートと、前記ＣＭＩ符号と前記
排他的ＮＯＲゲートの出力との排他的論理和をとり位相
比較出力とする排他的ＯＲゲートとを有することを特徴
とする位相比較回路が得られる。
【００１２】
【実施例】次に図面を参照して本発明の実施例について
説明する。図１に本発明の一実施例を示す。本実施例の
位相比較回路は、フリップフロップ１１、遅延回路１
２、排他的論理ＮＯＲゲート（ＥｘＮＯＲゲート）１
３、及び排他的論理ＯＲゲート（ＥｘＯＲゲート）１４
を有している。
説明する。図１に本発明の一実施例を示す。本実施例の
位相比較回路は、フリップフロップ１１、遅延回路１
２、排他的論理ＮＯＲゲート（ＥｘＮＯＲゲート）１
３、及び排他的論理ＯＲゲート（ＥｘＯＲゲート）１４
を有している。
【００１３】フリップフロップ１１は、Ｄ端子にＣＭＩ
符号が、Ｃ端子にＶＣＯ（図示せず）からのクロック信
号（ＶＣＯ ＣＬＫ）が入力される。また、フリップフ
ロップ１１のＱ出力は、ＥｘＮＯＲゲート１３の一方の
入力端に接続されている。遅延回路１２には、ＶＣＯ
ＣＬＫが入力され、その出力はＥｘＮＯＲゲート１３の
他方の入力端に接続されている。ＥｘＯＲゲート１４に
は、ＣＭＩ符号と、ＥｘＮＯＲゲート１３の出力が入力
され、その出力が位相比較出力となる。
符号が、Ｃ端子にＶＣＯ（図示せず）からのクロック信
号（ＶＣＯ ＣＬＫ）が入力される。また、フリップフ
ロップ１１のＱ出力は、ＥｘＮＯＲゲート１３の一方の
入力端に接続されている。遅延回路１２には、ＶＣＯ
ＣＬＫが入力され、その出力はＥｘＮＯＲゲート１３の
他方の入力端に接続されている。ＥｘＯＲゲート１４に
は、ＣＭＩ符号と、ＥｘＮＯＲゲート１３の出力が入力
され、その出力が位相比較出力となる。
【００１４】以下、図１及び図２を参照してこの位相比
較回路の動作を説明する。入力されるＣＭＩ符号は、図
２（ａ）に示すように、“０１”、“０１”、“０
０”、及び“１１”が連続した信号とする。また、ＶＣ
Ｏ ＣＬＫは、図２（ｂ）に示すように、その立ち下が
りが、ＣＭＩ符号の変化点に一致しているものとする。
較回路の動作を説明する。入力されるＣＭＩ符号は、図
２（ａ）に示すように、“０１”、“０１”、“０
０”、及び“１１”が連続した信号とする。また、ＶＣ
Ｏ ＣＬＫは、図２（ｂ）に示すように、その立ち下が
りが、ＣＭＩ符号の変化点に一致しているものとする。
【００１５】遅延回路１２は、ＶＣＯ ＣＬＫを１／４
周期遅延させ、図２（ｃ）に示す遅延させたＶＣＯ Ｃ
ＬＫを出力する。また、フリップフロップ１１は、ＶＣ
ＯＣＬＫに従ってＣＭＩ符号を読み込み、Ｑ出力には、
図２（ｄ）に示す波形の信号を出力する。ＥｘＮＯＲゲ
ート１３は、遅延回路１２の出力とフリップフロップ１
１の出力とのレベルが一致したときに“１”を、不一致
のときに“０”を出力するので、ＥｘＮＯＲゲート１３
の出力信号の波形は図２（ｅ）のようになる。
周期遅延させ、図２（ｃ）に示す遅延させたＶＣＯ Ｃ
ＬＫを出力する。また、フリップフロップ１１は、ＶＣ
ＯＣＬＫに従ってＣＭＩ符号を読み込み、Ｑ出力には、
図２（ｄ）に示す波形の信号を出力する。ＥｘＮＯＲゲ
ート１３は、遅延回路１２の出力とフリップフロップ１
１の出力とのレベルが一致したときに“１”を、不一致
のときに“０”を出力するので、ＥｘＮＯＲゲート１３
の出力信号の波形は図２（ｅ）のようになる。
【００１６】ここで、遅延回路１２の出力信号は、ＶＣ
Ｏ ＣＬＫの位相情報を含んでいる。また、フリップフ
ロップ１１の出力信号は、ＶＣＯ ＣＬＫに同期して出
力されるので、ＶＣＯ ＣＬＫの位相情報を含み、ＣＭ
Ｉ符号の位相情報は失われている。従って、遅延回路１
２及びフリップフロップ１１の出力から得られるＥｘＮ
ＯＲゲート１３の出力信号は、ＶＣＯ ＣＬＫの位相情
報のみを含むことになる。
Ｏ ＣＬＫの位相情報を含んでいる。また、フリップフ
ロップ１１の出力信号は、ＶＣＯ ＣＬＫに同期して出
力されるので、ＶＣＯ ＣＬＫの位相情報を含み、ＣＭ
Ｉ符号の位相情報は失われている。従って、遅延回路１
２及びフリップフロップ１１の出力から得られるＥｘＮ
ＯＲゲート１３の出力信号は、ＶＣＯ ＣＬＫの位相情
報のみを含むことになる。
【００１７】ＥｘＯＲゲート１４は、ＣＭＩ符号とＥｘ
ＮＯＲゲート１３の出力信号との排他的論理和をとり、
図２（ｆ）に示す位相比較信号を出力する。このよう
に、ＶＣＯ ＣＬＫの位相情報のみを含むＥｘＮＯＲゲ
ート１３の出力信号とＣＭＩ符号との排他的論理和を取
ると、ＣＭＩ符号の変化点すべてに対応するパルス（ハ
ッチングを施したパルス）が表われる。このパルスに
は、ＣＭＩ符号とＶＣＯＣＬＫとの位相差情報が含まれ
ており、その位相差は、パルス幅として表われる。即
ち、ＶＣＯ ＣＬＫに対してＣＭＩ符号が遅れるとパル
ス幅は狭くなり、ＶＣＯ ＣＬＫに対してＣＭＩ符号が
進むとパルス幅が広くなって、位相差を表わす。
ＮＯＲゲート１３の出力信号との排他的論理和をとり、
図２（ｆ）に示す位相比較信号を出力する。このよう
に、ＶＣＯ ＣＬＫの位相情報のみを含むＥｘＮＯＲゲ
ート１３の出力信号とＣＭＩ符号との排他的論理和を取
ると、ＣＭＩ符号の変化点すべてに対応するパルス（ハ
ッチングを施したパルス）が表われる。このパルスに
は、ＣＭＩ符号とＶＣＯＣＬＫとの位相差情報が含まれ
ており、その位相差は、パルス幅として表われる。即
ち、ＶＣＯ ＣＬＫに対してＣＭＩ符号が遅れるとパル
ス幅は狭くなり、ＶＣＯ ＣＬＫに対してＣＭＩ符号が
進むとパルス幅が広くなって、位相差を表わす。
【００１８】上記のように、本実施例の位相比較回路で
は、“００”及び“１１”が連続するＣＭＩ符号であっ
ても、ＶＣＯ ＣＬＫとの位相差を表わす出力信号が得
られる。従って、この位相比較回路を用いたＰＬＬで
は、ジッタの発生や同期はずれの発生がなく安定した動
作が得られる。
は、“００”及び“１１”が連続するＣＭＩ符号であっ
ても、ＶＣＯ ＣＬＫとの位相差を表わす出力信号が得
られる。従って、この位相比較回路を用いたＰＬＬで
は、ジッタの発生や同期はずれの発生がなく安定した動
作が得られる。
【００１９】
【発明の効果】本発明によれば、“００”及び“１１”
が連続するＣＭＩ符号であっても、ＣＭＩ符号の変化点
のすべてに対応する位相情報を出力する位相比較回路が
得られる。また、本発明によれば、ジッタの発生や同期
はずれのないＰＬＬが得られる。
が連続するＣＭＩ符号であっても、ＣＭＩ符号の変化点
のすべてに対応する位相情報を出力する位相比較回路が
得られる。また、本発明によれば、ジッタの発生や同期
はずれのないＰＬＬが得られる。
【図１】本発明の一実施例の回路図である。
【図２】図１の位相比較回路の各部の出力信号の波形図
である。
である。
【図３】従来の位相比較回路の回路図である。
【図４】図３の位相比較回路の各部の出力信号の波形図
である。
である。
１１ フリップフロップ １２ 遅延回路 １３ 排他的論理ＮＯＲゲート １４ 排他的論理ＯＲゲート ３１ エッジ検出回路 ３２ フリップフロップ ３３ フリップフロップ ３４ 排他的論理ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清水 弘昭 東京都港区西新橋三丁目20番４号 日本電 気エンジニアリング株式会社内
Claims (2)
- 【請求項１】 入力されたＣＭＩ符号と電圧制御発振器
からのクロック信号との位相を比較する位相比較回路に
おいて、Ｄ端子に前記ＣＭＩ符号が、Ｃ端子に前記クロ
ック信号が入力されるフリップフロップと、前記クロッ
ク信号を遅延させる遅延回路と、前記フリップフロップ
のＱ出力と前記遅延回路からの遅延させたクロック信号
との排他的論理和の否定をとる排他的ＮＯＲゲートと、
前記ＣＭＩ符号と前記排他的ＮＯＲゲートの出力との排
他的論理和をとり位相比較出力とする排他的ＯＲゲート
とを有することを特徴とする位相比較回路。 - 【請求項２】 ＣＭＩ符号とクロック信号との位相を比
較し位相比較信号を出力する位相比較回路と、前記位相
比較信号を濾波し濾波された位相比較信号を出力するル
ープフィルタと、前記クロック信号を発生するととも前
記濾波された位相比較信号に基づいて前記クロック信号
の周波数を変更する電圧制御発振器とを備えたＰＬＬに
おいて、Ｄ端子に前記ＣＭＩ符号が、Ｃ端子に前記クロ
ック信号が入力されるフリップフロップと、前記クロッ
ク信号を遅延させる遅延回路と、前記フリップフロップ
のＱ出力と前記遅延回路からの遅延させたクロック信号
との排他的論理和の否定をとる排他的ＮＯＲゲートと、
前記ＣＭＩ符号と前記排他的ＮＯＲゲートの出力との排
他的論理和をとり前記位相比較信号とする排他的ＯＲゲ
ートとを有することを特徴とするＰＬＬ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095725A JP2520560B2 (ja) | 1993-04-22 | 1993-04-22 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5095725A JP2520560B2 (ja) | 1993-04-22 | 1993-04-22 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311153A true JPH06311153A (ja) | 1994-11-04 |
| JP2520560B2 JP2520560B2 (ja) | 1996-07-31 |
Family
ID=14145457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5095725A Expired - Lifetime JP2520560B2 (ja) | 1993-04-22 | 1993-04-22 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520560B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019608A3 (de) * | 1998-09-30 | 2000-11-23 | Koninkl Philips Electronics Nv | Schaltungsanordnung zum verarbeiten von datensignalen |
| CN104065377A (zh) * | 2013-03-21 | 2014-09-24 | 富士通株式会社 | 锁相环电路和锁相环电路中的相位比较方法 |
-
1993
- 1993-04-22 JP JP5095725A patent/JP2520560B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019608A3 (de) * | 1998-09-30 | 2000-11-23 | Koninkl Philips Electronics Nv | Schaltungsanordnung zum verarbeiten von datensignalen |
| US6498817B1 (en) | 1998-09-30 | 2002-12-24 | Koninklijke Philips Electronics N.V. | Circuit for processing data signals |
| CN104065377A (zh) * | 2013-03-21 | 2014-09-24 | 富士通株式会社 | 锁相环电路和锁相环电路中的相位比较方法 |
| JP2014187427A (ja) * | 2013-03-21 | 2014-10-02 | Fujitsu Ltd | Ｐｌｌ回路及びｐｌｌ回路における位相比較方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2520560B2 (ja) | 1996-07-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960402 |