JP2513514Y2 - Decoding circuit - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、自己の回路に対するテスト機能を備えたデ
コード回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a decoding circuit having a test function for its own circuit.

［従来の技術］ 従来、半導体メモリでは、一般にメモリアレイ部と、
このメモリアレイ部を駆動するデコード回路とを組み合
わせて使用している。この半導体メモリで用いられるデ
コード回路は、その機能をチェックする場合、従来では
半導体メモリ全体として正しく動作するか否かを確認す
ることにより行なっている。[Prior Art] Conventionally, in a semiconductor memory, a memory array section is generally used.
It is used in combination with a decoding circuit that drives this memory array section. The function of the decoding circuit used in this semiconductor memory is conventionally checked by checking whether or not the entire semiconductor memory operates properly.

［考案が解決しようとする課題］ 上記のように従来では、半導体メモリに組み込まれて
いるデコード回路の機能をチェックする場合、半導体メ
モリ全体としてチェックしており、デコード回路単独で
はチェックすることができなかった。このためテスト時
間が長くなったり、また、半導体メモリの不良が検出さ
れた場合、不良個所がメモリアレイ部であるのか、デコ
ード回路であるのか区別することが困難であった。[Problems to be Solved by the Invention] As described above, conventionally, when the function of the decode circuit incorporated in the semiconductor memory is checked, the check is performed for the entire semiconductor memory, and the decode circuit alone can perform the check. There wasn't. Therefore, when the test time becomes long, or when a defect of the semiconductor memory is detected, it is difficult to distinguish whether the defective portion is the memory array portion or the decoding circuit.

本考案は上記実情に鑑みて成されたもので、自己の回
路に対するテスト機能を備え、半導体メモリに組み込ま
れた場合でも、単独で機能チェックを行ない得るデコー
ド回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a decoding circuit having a test function for its own circuit and capable of independently performing a function check even when incorporated in a semiconductor memory.

［課題を解決するための手段及び作用］ 本考案は、デコード部の出力段にテスト部を付加して
自己の機能をテストできるようにしたものである。[Means and Actions for Solving the Problems] The present invention is to add a test unit to the output stage of the decoding unit so that its function can be tested.

上記のようにデコード回路内にテスト部を付加するこ
とにより、デコード回路を他の回路と組み合わせ使用し
た場合でも、デコード回路の機能チェックを単独で行な
うことが可能となる。By adding the test section in the decode circuit as described above, even when the decode circuit is used in combination with other circuits, the function check of the decode circuit can be independently performed.

［実施例］ 以下、図面を参照して本考案の一実施例を説明する。
第１図は説明を簡単にするため、ノア（NOR）構成によ
る４出力のデコード回路に実施した場合の例を示したも
のである。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
For simplification of description, FIG. 1 shows an example in the case of being implemented in a 4-output decoding circuit having a NOR structure.

第１図において１はデコード部、２はテスト部であ
る。デコード部１は、ゲートライン11a〜11dと出力ライ
ン12a〜12dがマトリックス状に設けられる。上記ゲート
ライン11a〜11dには、アドレス端子13a〜13dを介してメ
モリアレイ（図示せず）に対するアドレスデータA0,▲
▼,A1,▲▼が入力され、出力ライン12a〜12dは
例えばMOS型のトランジスタ14a〜14dのドレイン・ソー
ス間を介して電源ライン15に接続される。この場合、ト
ランジスタ14a〜14dのゲート電極は、電源ライン15に接
続される。この電源ライン15には、端子16を介して電源
電圧V DDが供給される。In FIG. 1, 1 is a decoding unit and 2 is a testing unit. The decoding unit 1 has gate lines 11a to 11d and output lines 12a to 12d arranged in a matrix. The gate lines 11a to 11d have address data A0, ▲ for a memory array (not shown) via address terminals 13a to 13d.
▼, A1, ▲ ▼ are input, and the output lines 12a to 12d are connected to the power supply line 15 via, for example, the drains and sources of the MOS transistors 14a to 14d. In this case, the gate electrodes of the transistors 14a-14d are connected to the power supply line 15. The power supply voltage V DD is supplied to the power supply line 15 via the terminal 16.

そして、上記出力ライン12a〜12dには、それぞれ２つ
のトランジスタのドレイン電極が接続される。すなわ
ち、出力ライン12aにはMOS型トランジスタ17a,17b、出
力ライン12bにはMOS型トランジスタ18a,18b、出力ライ
ン12cにはMOS型トランジスタ19a,19b、出力ライン12dに
はMOS型トランジスタ20a,20bのドレイン電極が接続され
る。また、上記出力ライン12a〜12dは、出力端子21a〜2
1dに接続される。The drain electrodes of two transistors are connected to the output lines 12a to 12d, respectively. That is, the output line 12a includes MOS transistors 17a and 17b, the output line 12b includes MOS transistors 18a and 18b, the output line 12c includes MOS transistors 19a and 19b, and the output line 12d includes MOS transistors 20a and 20b. The drain electrode is connected. Further, the output lines 12a to 12d are connected to the output terminals 21a to 2
Connected to 1d.

上記トランジスタ17a,17b,18a,18b,19a,19b,20a,20b
は、ソース電極が接地ライン22に共通接続され、ゲート
電極がゲートライン11a〜11dに選択的に接続される。例
えばトランジスタ17a,17bのゲート電極はゲートライン1
1a,11c、トランジスタ18a,18bのゲート電極はゲートラ
イン11b,11c、トランジスタ19a,19bのゲート電極はゲー
トライン11a,11d、トランジスタ20a,20bのゲート電極は
ゲートライン11b,11dに接続される。すなわち、アドレ
スデータA0,▲▼,A1,▲▼により、トランジス
タ17a,17b,18a,18b,19a,19b,20a,20bがオン／オフ制御
されて出力ライン12a〜12dが選択されるようになってい
る。The above transistors 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b
, The source electrodes are commonly connected to the ground line 22, and the gate electrodes are selectively connected to the gate lines 11a to 11d. For example, the gate electrodes of the transistors 17a and 17b are the gate lines 1
The gate electrodes of the transistors 1a and 11c and the transistors 18a and 18b are connected to the gate lines 11b and 11c, the gate electrodes of the transistors 19a and 19b are connected to the gate lines 11a and 11d, and the gate electrodes of the transistors 20a and 20b are connected to the gate lines 11b and 11d. That is, the transistors 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b are on / off controlled by the address data A0, ▲ ▼, A1, ▲ ▼ to select the output lines 12a-12d. ing.

一方、テスト部２は、上記出力ライン12a〜12dにMOS
型トランジスタ23a〜23dのドレイン電極及びMOS型トラ
ンジスタ24a〜24dのゲート電極がそれぞれ接続される。
上記トランジスタ23a〜23dは、ソース電極が接地ライン
22に接続され、ゲート電極がテスト信号ライン25に接続
される。このテスト信号ライン25には、テスト端子26を
介してテスト信号Ｔが与えられる。また、上記トランジ
スタ24a〜24dは、ソース電極が接地ライン22に接続さ
れ、ドレイン電極はテスト信号出力ライン27を介してテ
スト信号出力端子28に接続される。また、上記テスト信
号出力ライン27には、電源電圧V DDがMOSトランジスタ2
9のドレイン・ソース間を介して供給される。また、こ
のトランジスタ29は、ゲート電極に対しても電源電圧V
DDが供給される。即ち、上記テスト部２は、トランジス
タ24a〜24d及びトランジスタ29によりノア回路を構成
し、テスト信号出力端子28からテスト結果信号を得るよ
うにしている。On the other hand, the test unit 2 has MOS on the output lines 12a to 12d.
The drain electrodes of the type transistors 23a to 23d and the gate electrodes of the MOS type transistors 24a to 24d are connected to each other.
The source electrodes of the transistors 23a to 23d are ground lines.
22 and the gate electrode is connected to the test signal line 25. A test signal T is applied to the test signal line 25 via a test terminal 26. The source electrodes of the transistors 24a to 24d are connected to the ground line 22, and the drain electrodes are connected to the test signal output terminal 28 via the test signal output line 27. Further, the power supply voltage V DD is applied to the MOS transistor 2 on the test signal output line 27.
It is supplied via the drain and source of 9. In addition, the transistor 29 has a power supply voltage V
DD is supplied. That is, the test section 2 forms a NOR circuit by the transistors 24a to 24d and the transistor 29, and obtains the test result signal from the test signal output terminal 28.

次に上記実施例の動作を説明する。 Next, the operation of the above embodiment will be described.

まず、デコード部１の動作について説明する。通常の
デコード動作を行なわせる場合、テスト部２のテスト端
子26はハイインピーダンスの状態（オープン）に保持す
る。しかして、デコード部１においては、電源電圧V DD
がそれぞれプルアップ用トランジスタ14a〜14dを介して
各出力ライン12a〜12dに供給されている。そして、アド
レス端子13a〜13dに与えられるアドレスデータA0,▲
▼,A1,▲▼に従ってドライブ用トランジスタ17a,
17b,18a,18b,19a,19b,20a,20bがオン／オフ制御され、
出力ライン12a〜12dが選択される。例えばアドレスデー
タA0,▲▼,A1,▲▼として「0,1,0,1」が与えら
れた場合、出力ライン12aに接続されている両トランジ
スタ17a,17bがオフし、その他の出力ライン12b〜12dに
接続されているトランジスタ18a,18b,19a,19b,20a,20b
は、何れか一方がオン状態となる。この結果、出力ライ
ン12aのみがハイレベル、その他の出力ライン12b〜12d
はローレベルとなる。この各出力ライン12a〜12dの信号
レベルが出力端子21a〜21dを介してデコード出力O1〜O4
として取り出される。以下、同様にしてアドレスデータ
A0,▲▼,A1,▲▼に応じてデコード出力O1〜O4
が得られる。First, the operation of the decoding unit 1 will be described. When performing a normal decoding operation, the test terminal 26 of the test section 2 is held in a high impedance state (open). Therefore, in the decoding unit 1, the power supply voltage V DD
Are respectively supplied to the output lines 12a-12d via pull-up transistors 14a-14d. Then, the address data A0, ▲ given to the address terminals 13a to 13d
According to ▼, A1, ▲ ▼, drive transistor 17a,
17b, 18a, 18b, 19a, 19b, 20a, 20b is on / off controlled,
Output lines 12a-12d are selected. For example, when "0,1,0,1" is given as the address data A0, ▲ ▼, A1, ▲ ▼, both transistors 17a, 17b connected to the output line 12a are turned off and the other output lines 12b Transistors 18a, 18b, 19a, 19b, 20a, 20b connected to ~ 12d
Either one of them is turned on. As a result, only the output line 12a is high level, the other output lines 12b to 12d
Becomes low level. The signal level of each of the output lines 12a to 12d is decoded output O1 to O4 via the output terminals 21a to 21d.
Is taken out as. Similarly, address data
Decode output depending on A0, ▲ ▼, A1, ▲ ▼ O1 to O4
Is obtained.

しかして、デコード部１の動作をテストする場合、ま
ず、テスト部２のテスト端子26にハイレベルのテスト信
号Ｔを入力する。このテスト信号Ｔにより、テスト部２
内のトランジスタ23a〜23dがオンし、出力ライン12a〜1
2dが全てローレベルとなる。これにより出力端子21a〜2
1dから出力される信号O1〜O4も全てローレベルとなる。
このときデコード部１が正常動作し、プルアップ用トラ
ンジスタ14a〜14dの電源とショートしていなければ、出
力ライン12a〜12dが全てローレベル状態に保持され、ト
ランジスタ24a〜24dが全てオフして、テスト信号出力ラ
イン27がハイレベルとなり、テスト信号出力端子28から
ハイレベルの信号が取り出される。Then, when testing the operation of the decoding unit 1, first, the high-level test signal T is input to the test terminal 26 of the test unit 2. With this test signal T, the test unit 2
Transistors 23a-23d inside turn on and output lines 12a-1
2d is all low level. This allows output terminals 21a-2
The signals O1 to O4 output from 1d are all at low level.
At this time, if the decoding unit 1 operates normally and is not short-circuited with the power supply of the pull-up transistors 14a to 14d, all the output lines 12a to 12d are held in the low level state, all the transistors 24a to 24d are turned off, The test signal output line 27 becomes high level, and a high level signal is taken out from the test signal output terminal 28.

このときトランジスタ14a〜14dが正常動作せず、１つ
でも電源とショートした場合には、それに対応する出力
ライン12a〜12dの１つ（あるいは複数）がハイレベルと
なり、その出力ラインに接続されているトランジスタ24
a〜24dの１つ（あるいは複数）がオンする。この結果、
テスト信号出力ライン27がローレベルとなり、テスト信
号出力端子28からローレベルの信号が取り出される。At this time, if the transistors 14a to 14d do not operate normally and at least one of them is short-circuited with the power supply, one (or a plurality) of the output lines 12a to 12d corresponding thereto becomes high level and is connected to the output line. Transistor 24
One (or more) of a to 24d turns on. As a result,
The test signal output line 27 becomes low level, and a low level signal is taken out from the test signal output terminal 28.

次にテスト端子26にローレベルのテスト信号Ｔを入力
する。テスト信号Ｔをローレベルにすると、トランジス
タ23a〜23dがオフ状態となる。この状態で、デコード部
１にアドレスデータA0,▲▼,A1,▲▼を入力
し、アドレスを順次変化させる。デコード部１が正常動
作していれば、このアドレスデータの入力により、上記
したように出力ライン12a〜12dの何れか１つが選択され
てハイレベル、他の出力ラインがローレベルとなる。出
力ライン12a〜12dの何れかがハイレベルになると、それ
に対応するトランジスタ24a〜24dの１つがオンし、テス
ト信号出力ライン27がローレベルとなって、テスト信号
出力端子28からローレベルの信号が出力される。Next, the low-level test signal T is input to the test terminal 26. When the test signal T is set to the low level, the transistors 23a-23d are turned off. In this state, the address data A0, ▲ ▼, A1, ▲ ▼ are input to the decoding unit 1 to sequentially change the address. When the decoding unit 1 is operating normally, any one of the output lines 12a to 12d is selected by the input of this address data and becomes high level, and the other output lines become low level. When any of the output lines 12a to 12d becomes high level, one of the corresponding transistors 24a to 24d is turned on, the test signal output line 27 becomes low level, and the low level signal is output from the test signal output terminal 28. Is output.

このときデコード部１が正常動作せず、例えばトラン
ジスタ17a,17b,18a,18b,19a,19b,20a,20bの何れかが接
地ラインとショートし、アドレス指定された出力ライン
12a〜12dが選択されなかった場合は、出力ライン12a〜1
2dが全てローレベルとなる。この結果、テスト部２のト
ランジスタ24a〜24dが全てオフし、テスト信号出力端子
28からハイレベルの信号が出力される。At this time, the decoding unit 1 does not operate normally, and any of the transistors 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b is short-circuited with the ground line, and the addressed output line
Output lines 12a-1 if 12a-12d are not selected
2d is all low level. As a result, all the transistors 24a to 24d of the test section 2 are turned off, and the test signal output terminal
A high level signal is output from 28.

上記のようにテスト端子26にテスト信号Ｔを入力した
場合、回路が正常動作していれば、テスト信号Ｔと同じ
レベルの信号がテスト信号出力端子28から出力され、正
常動作していなければテスト信号Ｔを反転した信号がテ
スト信号出力端子28から出力される。従って、テスト信
号Ｔの入力に同期してテスト信号出力端子28の出力信号
レベルをチェックすることにより、回路の良否を判定す
ることができる。When the test signal T is input to the test terminal 26 as described above, a signal of the same level as the test signal T is output from the test signal output terminal 28 if the circuit is operating normally, and if the circuit is not operating normally, a test is performed. A signal obtained by inverting the signal T is output from the test signal output terminal 28. Therefore, by checking the output signal level of the test signal output terminal 28 in synchronization with the input of the test signal T, the quality of the circuit can be determined.

なお、上記実施例では、MOS型トランジスタを用いた
場合について説明したが、その他、例えばTFT（薄膜ト
ランジスタ）等のトランジスタを用いた場合でも、同様
にして実施し得るものである。In addition, in the above-described embodiment, the case where the MOS type transistor is used has been described, but the same can be applied to the case where a transistor such as a TFT (thin film transistor) is used.

また、本考案におけるデコード回路は、メモリ回路と
の組み合わせに限定されるものではなく、他の回路と組
み合わせて使用しても良いことは勿論である。The decoding circuit in the present invention is not limited to the combination with the memory circuit, and it goes without saying that it may be used in combination with other circuits.

［考案の効果］ 以上詳記したように本考案によれば、デコード部にテ
スト部を付加するようにしたので、デコード回路をメモ
リ回路等の他の回路と組み合わせて使用した場合でも、
デコード部のみの動作チェックが可能となり、テスティ
ング時間を短縮し得ると共に不良個所を確実に識別する
ことができる。[Effect of the Invention] According to the present invention as described in detail above, since the test section is added to the decode section, even when the decode circuit is used in combination with other circuits such as a memory circuit,
Since it is possible to check the operation of only the decoding section, it is possible to shorten the testing time and surely identify the defective portion.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案の一実施例を示す回路構成図である。 １…デコード部、２…テスト部、11a〜11d…ゲートライ
ン、12a〜12d…出力ライン、13a〜13d…アドレス端子、
15…電源ライン、21a〜21d…出力端子、22…接地ライ
ン、25…テスト信号ライン、26…テスト端子、27…テス
ト信号出力ライン、28…テスト信号出力端子。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention. 1 ... Decode section, 2 ... Test section, 11a-11d ... Gate line, 12a-12d ... Output line, 13a-13d ... Address terminal,
15 ... Power supply line, 21a to 21d ... Output terminal, 22 ... Ground line, 25 ... Test signal line, 26 ... Test terminal, 27 ... Test signal output line, 28 ... Test signal output terminal.

Claims (1)

(57)【実用新案登録請求の範囲】(57) [Scope of utility model registration request] 【請求項１】アドレスデータ信号に基づいてこれをデコ
ードし、このデコード信号を出力するデコード部と、該
デコード部をテストするテスト部を付加してなるデコー
ド回路であって、 前記デコード部は前記アドレスデータ信号をノア回路を
用いてデコードし、前記テスト部とデータ出力端子に前
記デコード信号を出力するデコード回路と、該デコード
回路に所定の電圧を供給するプルアップ用素子と、を具
備し、 前記テスト部は前記アドレスデータ信号がオフ状態時に
テスト入力信号に基づいて、前記デコード部から出力さ
れる前記デコード信号の電圧を検出する検出素子と、こ
の検出された電圧をテスト出力端子に出力するスイッチ
素子と、該スイッチ素子に所定の電圧を供給するプルア
ップ用素子と、を具備したことを特徴とするデコード回
路。1. A decoding circuit comprising a decoding unit for decoding the address data signal based on the address data signal and outputting the decoded signal, and a test unit for testing the decoding unit, wherein the decoding unit comprises: A decode circuit that decodes an address data signal using a NOR circuit and outputs the decode signal to the test section and the data output terminal; and a pull-up element that supplies a predetermined voltage to the decode circuit, The test unit outputs a voltage to the decode signal output from the decode unit based on a test input signal when the address data signal is in an OFF state, and a detection element that outputs the detected voltage to a test output terminal. A device characterized by comprising a switch element and a pull-up element for supplying a predetermined voltage to the switch element. Over de circuit.