JP2643523B2 - ビット多重装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータのビットレートを上げて付
加ビットを多重するビット多重装置に関し、特に付加ビ
ットを多重すべきディジタルデータの外部クロックの入
力無しでも付加ビットを多重できるビット多重装置に関
する。

〔従来の技術〕

従来、この種のビット多重装置では、速度変換後のデ
ィジタルデータのクロックである２次クロックは速度変
換前のディジタルデータのクロックである１次クロック
とビットレートの比に応じて位相比較され、電圧制御発
振器（VCO）に制御電圧が加わることにより、２次クロ
ックレートが決定される。ここで、装置外部より入力さ
れるディジタルデータが無いとき、例えば、テストのた
めにある特定のディジタルデータを送出しようとする場
合に、１次クロックを装置内部で発生させる必要があ
る。

第２図は従来のこの種のビット多重装置の一例を示す
ブロック図である。

第２図において、VCO13の外部電圧制御端子14に外部
から任意の電圧を供給し、VCO13の発振周波数を固定す
る。VCO13の出力は速度変換多重回路10に入力され２次
クロックとなり、同時に、クロック分周器15にVCO13の
出力が入力され、次式の分周器で分周されて１次クロッ
クが生成される。

分周比＝n/（ｎ＋１） ……（１） 但し、ｎは付加ビット１ビットに対するデータビット
の数を示す。これにより１次クロックと２次クロックと
は速度変換の同期がとれ、クロック分周器15の出力であ
る１次クロックをパタン発生器16に入力して任意のディ
ジタルデータが送出される。

装置外部からのディジタルデータが入力される場合
は、スイッチ17を切換えて端子18,19よりディジタルデ
ータ,1次クロックが入力される。

〔発明が解決しようとする課題〕

上述した従来のビット多重装置においては、速度変換
多重回路10に備えられているバッファメモリへのディジ
タルデータの書込み・読出しに不具合が生じる場合があ
る。

第３図を参照してこのバッファメモリの動作について
説明する。

入力されたディジタルデータは、端子20を介して、多
重を行う前にいったんメモリに蓄えられる。これは、デ
ィジタルデータに付加ビットを多重する際にディジタル
データに待ち時間が必要となるためであり、付加ビット
がビット列に割込むための空時間を作るためである。第
３図の例では入力されたディジタルデータがMEM1に書込
まれたところを示しており、以下、MEM2,MEM3,MEM4,MEM
1,…の順にディジタルデータが１ビットずつ蓄えられ
る。速度変換多重回路10は、入力された１次クロックと
VCO13からの入力との位相比較を行い、比較出力をVCO13
に制御電圧として出力することにより２次クロックを作
りだし、この２次クロックのクロックタイミングでバッ
ファメモリからディジタルデータを読み出している。第
３図の例では、MEM3のデータが読出されたところを示し
ており、以下、MEM4,MEM1,…の順でディジタルデータが
取出される。

バッファメモリにおける書込み・読出しのタイミング
が上記のようならばビット別に付加ビットが割込んでも
空時間が確保されており、ディジタルデータの書込み・
読出しは正常に行われる。すなわち、付加ビット多重の
際に読出しクロックは１クロック分止まり、ディジタル
データの書込みは相対的に１ビット進むが、多重の直前
では書込み・読出し間が２ビット分あるのでバッファメ
モリの１つのMEMで書込みと読出しが同時におこること
はない。また、速度変換多重回路10に備えられている位
相比較器は、上記のタイミングとなる様にVCO13を制御
する。

上述した従来例で２次クロックから１次クロックを生
成すると、周波数的には１次クロックと２次クロックの
同期がとれるが、バッファメモリの書込み・読出しクロ
ック間のタイミングの最適化、いいかえれば、位相の最
適化は行われなくなる。なんとならば、１次クロック及
び２次クロックは速度変換多重回路10の外部で作られて
入力され、速度変換多重回路10の位相比較器によるVCO1
3の制御が行われないからである。

このため、電源が立上げなどで決定された書き込み・
読出しのタイミング例えばバッファメモリの同じMEMに
対し同時に起こる様な場合には、付加ビットが割込むた
めの空時間がバッファメモリにないために、ディジタル
データ読出しにエラーを生じる場合がある。

〔課題を解決するための手段〕

本発明のビット多重装置は、電圧制御発振器と、速度
変換するべきディジタルデータのクロックである第１の
クロックで前記ディジタルデータをバッファメモリに書
込み前記電圧制御発振器の出力である第２のクロックで
前記バッファメモリを読出して前記ディジタルデータを
速度変換し付加ビットを多重して出力し前記ディジタル
データが外部から入力し前記第１のクロックが外部クロ
ックとして得られるときは前記バッファメモリの書込み
読出しのタイミングが最適になるように前記電圧制御発
振器を制御し前記書込み読出しのタイミングがずれたと
き非同期検出信号を出力する速度変換多重回路と、前記
ディジタルデータが内部で生成されたディジタルデータ
であり前記第１のクロックが外部クロックとして得られ
ないときあらかじめ定めた制御電圧で制御された前記電
圧制御発振器の出力を分周して前記第１のクロックを生
成する分周器と、この分周器が生成した前記第１のクロ
ックのタイミングで前記ディジタルデータを生成するパ
タン発生器と、前記速度変換多重回路が前記非同期検出
信号を出力したとき前記分周器が生成した前記第１のク
ロックの位相をずらして前記書込み読出しのタイミング
のずれを補正するタイミング補正手段とを備えている。

前記タイミング補正手段は、前記非同期検出信号によ
って起動しあらかじめ定めた時間信号を出力する時定数
回路と、この時定数回路から信号が入力している間前記
電圧制御発振器の出力が前記分周器に入力するのを禁止
するクロックキャンセル回路とを含んで構成されていて
もよい。

前記時定数回路が信号を出力する前記あらかじめ定め
た時間を前記バッファメモリの段数の半分の数に前記第
２のクロックのクロック周期を掛けた時間としてもよ
い。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図に示す実施例は、第２図に示す従来例と同様
に、外部電圧制御端子５に外部から電圧を与え、VCO4の
周波数を任意に固定し、VCO4の出力である２次クロック
をクロック分周器６でn/（ｎ＋１）に分周して１次クロ
ックをつくる。ここで、速度変換多重回路１に備えた１
次クロック,2次クロックの非同期検出出力ASYNCをトリ
ガとして、時定数回路８で決めた時間だけクロック分周
器６に入力される２次クロックをキャンセルする。この
キャンセルはクロックキャンセル回路９によって行う。
時定数はバッファメモリを構成するメモリ段数の半分の
クロック周期に相当する時間とする。２次クロックをキ
ャンセルしている間はクロック分周器６も止まり、速度
変換多重回路１に入力されるディジタルデータと１次ク
ロックも止まることになる。一方、VCO4から速度変換多
重回路１への２次クロックは常に入力されている。

この様な構成をとることにより、先に指摘した様なバ
ッファメモリでの１次クロックと２次クロックとのタイ
ミングの不適性が生じた場合、すなわち、速度変換多重
回路１が備えるバッファメモリの同じ段に対してディジ
タルデータの書込み・読出しが同時に起きた場合、１次
クロックが止まり、書込みと読出しのタイミングが相対
的にずれてタイミング誤差が補正される。時定数回路８
の時間を前述したように設定することにより、この補正
で書込み・読出し間の段数はバッファメモリ段数の半分
になり、ディジタルデータの書込まれる段と読出される
段とは最も離れる。ここで、ASYNC信号は速度変換多重
回路１が備えているVCO13のためのPLL回路により得るこ
とができる。

〔発明の効果〕

以上説明した様に本発明は、入力するディジタルデー
タのクロックが外部クロックとして得られず内部でクロ
ックを発生してこのクロックのタイミングで入力するデ
ィジタルデータを生成する場合でも、バッファメモリの
書込み読出しのタイミングのずれが補正でき、出力する
ディジタルデータに誤りが発生するのを防止できる効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のビット多重装置の一例を示すブロック図、第３図
は第２図における速度変換多重回路10のバッファメモリ
の動作を説明するための図である。 1,10……速度変換多重回路、2,11……データ出力端子、
3,12……クロック出力端子、4,13……VCO、5,14……外
部電圧制御端子、6,15……クロック分周器、7,16……パ
タン発生器、８……時定数回路、９……クロックキャン
セル回路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】電圧制御発振器と、速度変換するべきディ
   ジタルデータのクロックである第１のクロックで前記デ
   ィジタルデータをバッファメモリに書込み前記電圧制御
   発振器の出力である第２のクロックで前記バッファメモ
   リを読出して前記ディジタルデータを速度変換し付加ビ
   ットを多重して出力し前記ディジタルデータが外部から
   入力し前記第１のクロックが外部クロックとして得られ
   るときは前記バッファメモリの書込み読出しのタイミン
   グが最適になるように前記電圧制御発振器を制御し前記
   書込み読出しのタイミングがずれたとき非同期検出信号
   を出力する速度変換多重回路と、前記ディジタルデータ
   が内部で生成されたディジタルデータであり前記第１の
   クロックが外部クロックとして得られないときあらかじ
   め定めた制御電圧で制御された前記電圧制御発振器の出
   力を分周して前記第１のクロックを生成する分周器と、
   この分周器が生成した前記第１のクロックのタイミング
   で前記ディジタルデータを生成するパタン発生器と、前
   記速度変換多重回路が前記非同期検出信号を出力したと
   き前記分周器が生成した前記第１のクロックの位相をず
   らして前記書込み読出しのタイミングのずれを補正する
   タイミング補正手段とを備えたことを特徴とするビット
   多重装置。
2. 【請求項２】前記タイミング補正手段は、前記非同期検
   出信号によって起動しあらかじめ定めた時間信号を出力
   する時定数回路と、この時定数回路から信号が入力して
   いる間前記電圧制御発振器の出力が前記分周器に入力す
   るのを禁止するクロックキャンセル回路とを含むことを
   特徴とする請求項１記載のビット多重装置。
3. 【請求項３】前記時定数回路が信号を出力する前記あら
   かじめ定めた時間を前記バッファメモリの段数の半分の
   数に前記第２のクロックのクロック周期を掛けた時間と
   したことを特徴とする請求項２記載のビット多重装置。