JP2024517197A - 表示パネル及び表示装置 - Google Patents

Abstract

本願は、表示パネル及び表示装置に関する。表示パネルは、基板と、アレイ状に配列された複数の発光ユニットと、複数の第１画素回路ユニットと、複数の第２画素回路ユニットとを含む。前記基板は、表示エリアと、表示エリアを少なくとも部分的に取り囲むフレームエリアとを含む。前記複数の発光ユニットは、表示エリアに設けられる。各発光ユニットは、第１電極を含む。前記複数の第１画素回路ユニットは、アレイ状に配列され且つ表示エリアに設けられる。各第１画素回路ユニットは、複数の第１画素回路を含む。前記複数の第１画素回路は、アレイ状に配列され、且つ少なくとも１つの第１画素回路は、対応する発光ユニットの第１電極に電気的に接続される。前記複数の第２画素回路ユニットは、表示エリアに設けられる。各第２画素回路ユニットは、複数の第２画素回路を含む。前記複数の第２画素回路は、アレイ状に配列され、且つ少なくとも１つの第２画素回路は、対応する発光ユニットの第１電極に電気的に接続される。任意の隣接する２つの第１画素回路ユニットの間に第１配置隙間が形成されている。

Description

本願は、表示技術分野に関し、特に表示パネル及び表示装置に関する。

本願は、２０２２年１月２８日に出願された、出願番号２０２２１０１０８２７２．８、名称「表示パネル及び表示装置」の中国特許出願の優先権を主張し、その全体が参照によりここに取り込まれる。

表示スクリーン技術の発展に伴い、限られた空間で表示領域を最大化するために、狭額縁表示技術が提案されている。

通常、フレームエリアの駆動回路の配置要求に制限され、かつフレキシブルスクリーンは折り曲げプロセスの制限を受ける可能性があるので、スクリーン本体のフレームをさらに小さくすることができない。そのため、市場において一部の駆動回路を表示エリア内に設置してフレームの寸法を減少させる技術が提出されていたが、この技術は、表示エリア内の画素回路の変化を引き起こし、さらにスクリーン本体の表示安定性に影響する。

これに鑑みて、表示パネル及び表示装置を提供する必要がある。

本願の一態様によれば、表示パネルが提供される。当該表示パネルは、基板と、アレイ状に配列された複数の発光ユニットと、複数の第１画素回路ユニットと、複数の第２画素回路ユニットとを含む。前記基板は、表示エリアと、表示エリアを少なくとも部分的に取り囲むフレームエリアとを含む。前記複数の発光ユニットは、表示エリアに設けられる。各発光ユニットは、第１電極を含む。前記複数の第１画素回路ユニットは、アレイ状に配列され且つ表示エリアに設けられる。各第１画素回路ユニットは、複数の第１画素回路を含む。前記複数の第１画素回路は、アレイ状に配列され、且つ少なくとも１つの第１画素回路は、対応する発光ユニットの第１電極に電気的に接続される。前記複数の第２画素回路ユニットは、表示エリアに設けられる。各第２画素回路ユニットは、複数の第２画素回路を含む。前記複数の第２画素回路は、アレイ状に配列され、且つ少なくとも１つの第２画素回路は、対応する発光ユニットの第１電極に電気的に接続される。任意の隣接する２つの第１画素回路ユニットの間に第１配置隙間が形成されている。

本願の他の態様によれば、上記の表示パネルを含む表示装置が提供される。

上記表示装置によれば、複数の第１画素回路を配置して、規律を有する複数の第１画素回路ユニットの配列を設計することで、各第１画素回路ユニットにおける隣接する２つの第１画素回路の間の間隔を小さくするが、任意の隣接する２つの第１画素回路ユニットの間の間隔を対応的に大きくすることができ、この大きくした間隔は、他の材料を添加する要求を満たし、さらに表示パネルの表示安定性を向上させることができる。

本願の一実施例における表示パネルの正面模式図である。 本願の一実施例における表示パネルにおける一部の構成の正面模式図である。 本願の一実施例における表示パネルの一部の構成の断面模式図である。 本願の一実施例における表示パネルの発光ユニットと画素回路ユニットが接続された平面模式図である。 本願の一実施例における表示パネルにおける一部の配線の模式図である。

本願を理解しやすくするために、以下では関連する添付図面を参照して本願に対してより全面的に説明する。添付図面には本願の実施例が示される。しかし、本願は、多くの異なる形式で実現することができ、本明細書で説明した実施例に限らない。逆に、これらの実施例を提供する目的は、本願の開示内容に対する理解をより徹底的かつ全面的にすることである。

本願では、表示パネルの表示面に垂直な方向を第３方向と定義し、表示面に平行であり、且つ交差する２つの方向を第１方向及び第２方向と定義する。第３方向は同時に表示パネル及びその基板の厚さ方向であり、基板から発光ユニットに向かう方向である。

フレームの寸法を減少させるために、本来表示パネルのフレームエリアに位置する駆動回路を部分的に表示エリア内に設置する。

表示パネルの表示エリアにおいて、画素回路は、発光ユニットを発光させるために、発光ユニットに電気的に接続される。画素回路と発光ユニットは、通常、表示パネルの表示面に垂直な方向、即ち第３方向において１対１で対応する。表示エリアの寸法に影響することなく、駆動回路を表示エリア内に設置するために、従来の発光ユニットの寸法を維持するとともに、従来の画素回路の寸法を小さくすることができる。これにより、フレームエリアに近い領域の下方に駆動回路を配置する空間を確保し、フレームエリアの寸法を小さくすることができる。

これに加え、発明者らは研究した結果、画素回路の寸法を小さくして得られた表示エリアの空間は、表示エリア内に駆動回路を配置する需要を満たすことができるが、対応する２つの隣接する画素回路の間の間隔が大きくなり、表示の安定性に一定の影響をもたらす一方、表示エリア内のすべての画素回路がいずれも等間隔で設けられると、隣接する２つの画素回路の間の間隔が大きくなるが、この大きくなった間隔は、他の材料又は素子を設けるのに十分ではなく、さらに表示安定性を向上させることができないことを見出した。

したがって、表示安定性を向上させることが可能な表示パネル及び表示装置を提供す必要がある。図１乃至図４を参照すると、本願の少なくとも１つの実施例における表示パネル１００は、基板１０、複数の発光ユニット２０、複数の第１画素回路ユニット３０及び複数の第２画素回路ユニット４０を含む。基板１０は、表示エリアＡＡと、表示エリアを少なくとも部分的に取り囲むフレームエリアＦＡとを含む。表示パネル１００は、表示過程において、表示エリアＡＡ内で画像を表示するが、フレームエリアＦＡ内で画像を表示しない。

複数の発光ユニット２０は、アレイ状に配列され、且つ表示エリアＡＡに設けられる。各発光ユニット２０は、第１電極２１を含む。さらに、各発光ユニット２０は、発光部２２及び第２電極２３をさらに含む。本願の実施例では、第１電極２１は、陽極であり、第２電極２３は、陰極である。発光部２２は、少なくとも有機発光層を含むことができる。一実施例では、複数の発光ユニット２０は、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列される。一実施例では、第１方向は、第２方向に垂直である。

複数の第１画素回路ユニット３０は、アレイ状に配列され、且つ表示エリアＡＡに設けられる。各第１画素回路ユニット３０は、複数の第１画素回路３１を含む。複数の第１画素回路３１は、アレイ状に配列され、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列され、且つ、各第１画素回路３１は、発光ユニット２０に電気的に接続されて、当該発光ユニット２０を発光させる。具体的には、少なくとも１つの第１画素回路３１は、それに対応する発光ユニット２０の第１電極２１に電気的に接続される。複数の第２画素回路ユニット４０は、表示エリアＡＡに設けられる。各第２画素回路ユニット４０は、複数の第２画素回路４１を含む。複数の第２画素回路４１は、アレイ状に配列され、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列される。少なくとも１つの第２画素回路４１は、発光ユニット２０に電気的に接続されるように配置されて、当該発光ユニット２０を発光させる。具体的には、少なくとも１つの第２画素回路４１は、それに対応する発光ユニット２０の第１電極２１に電気的に接続される。いくつかの実施例では、表示パネル１００において複数の発光ユニット２０におけるいずれかの発光ユニット２０は、１つの第１画素回路３１又は１つの第２画素回路４１に電気的に接続されるように配置される。いくつかの実施例では、第１画素回路ユニット３０及び第２画素回路４１は、並列に第３方向に垂直な同一の平面に設けられ、複数の発光ユニット２０は、全体として第１画素回路ユニット３０及び第２画素回路４１の上方に位置する。

具体的には、第１画素回路３１及び第２画素回路４１は、いずれも薄膜トランジスタを含む。薄膜トランジスタは、電流出力端を有し、当該電流出力端は、発光ユニット２０の第１電極２１に電気的に接続される。より具体的には、第１画素回路３１及び第２画素回路４１における薄膜トランジスタは、いずれもソース３１１、ドレイン３１２、ゲート３１３及び半導体層３１４を含む。ソース３１１とドレイン３１２は、間隔をあけて設けられ、且つそれぞれ半導体層３１４に電気的に接続される。ゲート３１３と半導体層３１４は、第３方向において対向設置され且つ電気的に絶縁される。いくつかの実施形態では、薄膜トランジスタは、Ｐ型トランジスタであり、発光ユニット２０の第１電極２１は、ドレイン３１２に接続される。他のいくつかの実施形態では、薄膜トランジスタは、Ｎ型トランジスタであり、発光ユニット２０の第１電極２１は、ソース３１１に接続される。

図５を参照すると、本願の実施例では、表示パネル１００は、基板１０に設けられた複数本のグリッド線５０及び複数本のデータ線６０をさらに含む。各グリッド線５０は、第１方向に沿って延在し、且つ複数本のグリッド線５０は、第２方向に沿って間隔をあけて配列される。各データ線６０は、第２方向に沿って延在し、且つ複数本のデータ線６０は、第１方向に沿って間隔をあけて配列される。複数本のグリッド線５０は、複数本のデータ線６０と交差して複数の画素領域を画定して形成する。第１方向及び第２方向は、いずれも基板１０に平行である。一実施例では、第１方向は、第２方向に垂直である。図２乃至図５を参照すると、各第１画素回路３１は、対応的に１つの画素領域内に設けられる。各第２画素回路４１は、対応的に別の画素領域内に設けられる。

本願の実施例における複数の第１画素回路ユニット３０は、アレイ状に配列され、任意の隣接する２行の第１画素回路ユニット３０の間、及び／又は任意の隣接する２列の第１画素回路ユニット３０の間に、第１配置隙間ＣＣ１が形成される。一実施例では、複数の第１画素回路ユニット３０は、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列される。

本願の実施例では、同一の第１画素回路ユニット３０において、任意の隣接する２つの第１画素回路３１の基板１０における正投影の間の間隔は、第１配置隙間ＣＣ１の寸法よりも小さい。このように、表示パネル１００がより大きい第１配置隙間ＣＣ１の寸法を有することに有利である。

理解できるように、２つの画素回路は第１方向に隣接すると、この２つの画素回路の間に位置する配置隙間の寸法は、この配置隙間の第１方向における寸法である。２つの画素回路が第２方向に隣接すると、この２つの画素回路の間に位置する配置隙間の寸法は、この配置隙間の第２方向における寸法である。つまり、表示パネル１００における画素回路は、すべて等間隔で設けられるのではなく、それぞれ異なる第１画素回路ユニット３０に位置する隣接する２つの第１画素回路３１の間隔は、同一の第１画素回路ユニット３０に位置する隣接する２つの第１画素回路３１の間隔よりも大きい。

いくつかの実施例では、同一の第１画素回路ユニット３０に位置するすべての第１画素回路３１は、等間隔に分布する。

本願の実施例において、複数の第１画素回路３１を配置して、規律を有する複数の第１画素回路ユニット３０の配列を設計することにより、各第１画素回路ユニット３０における隣接する２つの第１画素回路３１の間の間隔を小さくするが、任意の隣接する２行及び／又は２列の第１画素回路ユニット３０の間の間隔（即ち、第１配置隙間ＣＣ１）を対応的に大きくすることができ、この大きくした間隔は、他の材料又は素子、例えば仮想の画素回路などを設けるために用いることができ、さらに表示パネル１００の表示安定性を向上させる。

本願の実施例では、各第１画素回路ユニット３０の基板１０における正投影は、第１投影領域ＢＢ１を形成し、当該第１画素回路ユニット３０に対応する複数の発光ユニット２０の第１電極２１は、基板１０における正投影が第２投影領域を形成し、第２投影領域は、第１投影領域ＢＢ１内に位置する。第１投影領域ＢＢ１は、隣接する２つの第１画素回路３１の間の隙間の基板１０における正投影領域を含む。

各第２画素回路ユニット４０の基板１０における正投影は、第３投影領域ＢＢ２を形成し、当該第２画素回路ユニット４０に対応する複数の発光ユニット２０の第１電極２１は、基板１０における正投影が第４投影領域を形成し、第４投影領域は、第３投影領域ＢＢ２と重ね合わせず、又は部分的に重ね合わせる。第３投影領域ＢＢ２は、隣接する２つの第２画素回路４１の間の隙間の基板１０における正投影領域を含む。

画素回路は、寸法が小さくなると、対応する発光ユニットとの間の接続回路が変わり、多くの接続回路がすべて変わると、回路のプロセスが複雑になる恐れがあり、かつ、表示の安定性に影響をもたらす恐れもある。

本願の実施例では、第２投影領域が第１投影領域ＢＢ１内に位置するため、第１画素回路ユニット３０内の第１画素回路３１は、対応する発光ユニット２０との間は、第１画素回路３１の寸法が減少していないときの発光ユニット２０との相対位置をほぼ維持することができる。このように、接続回路を変える必要がない。いくつかの実施例では、第１画素回路３１の位置は、それに電気的に接続された発光ユニット２０の位置と第３方向においてほぼ対応することができ、例えば、第１画素回路３１の基板１０における正投影は、対応する発光ユニット２０の基板１０における正投影と少なくとも部分的に重ね合わせる。第４投影領域が第３投影領域ＢＢ２と部分的に重ね合わせるか又は重ね合わせないため、第２画素回路ユニット４０の第２画素回路４１は、対応する発光ユニット２０との間は、第２画素回路４１の寸法が減少していないときの発光ユニット２０との相対位置を維持できない。このように、接続回路もそれによって変わって、狭額縁による画素回路の寸法の縮小の需要を満たす。いくつかの実施例では、少なくとも一部の第２画素回路４１の位置は、それに電気的に接続された発光ユニット２０の位置と第３方向において対応せず、例えば、複数の第２画素回路４１のうちの少なくとも一部の基板１０における正投影は、対応する発光ユニット２０の基板１０における正投影とは全く重ね合わせない。本願の実施例における表示パネル１００は、画素回路を第１画素回路ユニット３０と第２画素回路ユニット４０とに分割し、かつ、接続回路を変える必要のある画素回路を第２画素回路ユニット４０に限定することにより、変える必要のある接続回路の数を減少させ、回路のプロセスを簡略化し、さらに表示の安定性を向上させることができる。

各第１画素回路３１の寸法が減少するため、複数の第１画素回路３１を集めて第１画素回路ユニット３０を形成するために、必然的に隣接する２つの第１画素回路３１の間の距離を接近させる。そのため、隣接する２つの、寸法が減少した第１画素回路３１が互いに近づくと同時に、少なくとも一部又はすべての第１画素回路３１の位置は、対応する発光ユニット２０の位置と第３方向において少しずれが存在するが、この少しのずれは制御可能な範囲内にある。

再び図３を参照すると、いくつかの実施例では、画素回路の寸法を減少させるとともに隣接する画素回路の間隔を変えると同時に、発光ユニット２０の寸法及び配列形態が変わらないため、発光ユニット２０は、第２画素回路４１の電流出力端と第３方向において位置ずれが生じる。いくつかの実施例では、表示パネル１００は、中継金属層６５をさらに含み、中継金属層６５は、複数の第２画素回路４１と、対応する複数の発光ユニット２０の第１電極２１との間に位置する。少なくとも一部の第２画素回路４１は、中継金属層６５を介して対応する発光ユニット２０の第１電極２１に電気的に接続される。具体的には、中継金属層６５は、平坦化層７８とソースドレイン層７３との間に位置する。より具体的には、中継金属層６５とソースドレイン層７３は、パッシベーション層７６に設けられたビアによって接続される。

一実施例では、表示エリアＡＡは、第１表示エリアＡＡ１と、第１表示エリアＡＡ１とフレームエリアＦＡとの間に位置する第２表示エリアＡＡ２とを含む。複数の第１画素回路ユニット３０は、第１表示エリアＡＡ１に設けられ、複数の第２画素回路ユニット４０は、第２表示エリアＡＡ２に設けられる。フレームの寸法を減少させるために、駆動回路５５は、表示エリア、例えば第２表示エリアＡＡ２に部分的に設けられ、且つ表示エリアＡＡの縁に位置する。第２画素回路ユニット４０の位置を第１画素回路ユニット３０の位置よりもフレームエリアＦＡ寄りに設置することにより、これによって引き起こす画素回路と発光ユニット２０との相対位置の変化をできる限り第２画素回路ユニット４０に限定することができ、さらに第１画素回路ユニット３０間に規律的に第１放置空間ＣＣ１を形成することができる。

さらに、表示パネル１００は、駆動回路５５を備えている。駆動回路５５は、基板１０に設けられ、且つ少なくとも一部の駆動回路５５は、表示エリアＡＡ、例えば第２表示エリアＡＡ２に設けられる。駆動回路５５は、駆動信号を提供するように、第１画素回路３１と第２画素回路４１に電気的に接続されてもよい。具体的には、駆動回路５５は、スイッチング回路、ゲート駆動回路及び発光制御回路を含む。

スイッチング回路は、データ線６０を介して第１画素回路３１と第２画素回路４１に電気的に接続される。具体的には、各データ線６０は、対応する、同一の列のすべての第１画素回路３１又はすべての第２画素回路４１に電気的に接続される。

ゲート駆動回路は、ゲート駆動信号を提供するように、グリッド線５０における走査線を介して第１画素回路３１と第２画素回路４１に電気的に接続される。具体的には、各グリッド線５０は、対応する同一行のすべての第１画素回路３１又はすべての第２画素回路４１に電気的に接続される。

発光制御回路は、発光信号を提供するように、グリッド線５０における発光制御線を介して第１画素回路３１と第２画素回路４１に電気的に接続されてもよい。具体的には、発光制御回路とゲート駆動回路は、第２方向に沿ってグリッド線５０の対向する両側に分布する。

画素回路は、グリッド線５０からのゲート駆動信号に応じて、データ線６０からのデータ信号を発光ユニット２０に提供して、各発光ユニット２０の発光を制御し、又は各発光ユニット２０の輝度を制御することができる。

いくつかの実施形態では、表示エリアＡＡに設けられた駆動回路５５の基板１０における正投影は、第５投影領域を形成し、第５投影領域は、第３投影領域ＢＢ２の第１投影領域ＢＢ１から遠い一方側に位置し、且つ第４投影領域と部分的に重ね合わせる。このように、駆動回路５５をフレームエリアＦＡの縁に近い表示エリアＡＡの発光ユニット２０の下方に収納し、さらにフレームの寸法を小さくすることができる。

いくつかの実施例では、表示パネル１００は、電源線をさらに含み、電源線は、電圧信号を提供するように、第１画素回路３１、第２画素回路４１及び発光ユニット２０のうちの少なくとも１つに電気的に接続される。

本願における電源線は、表示エリアＡＡ又はフレームエリアＦＡに設けられてもよい。いくつかの実施例では、電源線は、第１電源線、第２電源線及び第３電源線のうちの少なくとも１つを含むことができる。第１電源線は、低電圧信号（ＶＤＤ）を提供するためのものであり、第２電源線は、高電圧信号（ＶＳＳ）を提供するためのものであり、第３電源線は、基準電圧信号（Ｖｒｅｆ）を提供するためのものである。具体的には、第１電源線ＶＤＤは、電圧を発光ユニット２０の第１電極２１に印加するように、表示エリアＡＡ内で第１画素回路３１及び第２画素回路４１に電気的に接続される。第２電源線ＶＳＳは、電圧を第２電極２３に印加するように、フレームエリアＦＡ内で発光ユニット２０の第２電極２３に電気的に接続される。第３電源線Ｖｒｅｆは、表示エリアＡＡ内で第１画素回路３１及び第２画素回路４１に電気的に接続される。

再び図２及び図３を参照すると、いくつかの実施例では、表示パネル１００は、第１仮想画素回路６８をさらに含み、第１仮想画素回路６８は、表示エリアＡＡに設けられ、具体的には第１配置隙間ＣＣ１に設けられ、第１画素回路ユニット３０及び第２画素回路ユニット４０と同一層に設けられる。第１仮想画素回路６８は、電源線に電気的に接続される。具体的には、第１仮想画素回路６８は、電源線のうちの第１電源線ＶＤＤ、第２電源線ＶＳＳ及び第３電源線Ｖｒｅｆのうちの少なくとも１つ又は任意の組み合わせに電気的に接続されてもよい。そのうちの任意の組み合わせに電気的に接続される場合、一定の規律に従って接続されてもよい。

このように、電源線に接続された第１仮想画素回路６８を設置することで、伝送回路の形態を増やし、長い電源線に生じた明らかな電圧低下（ＩＲ Ｄｒｏｐ）を補償して、複数の第１画素回路３１及び第２画素回路４１が得る電圧が一致し、それぞれの発光ユニット２０に提供する駆動電流が一致し、さらに表示パネル１００の発光輝度を均一にし、表示パネル１００の表示均一性を向上させる。また、第１仮想画素回路６８をまとめて第１配置隙間ＣＣ１に配置することができるため、電源線との間の接続回路を簡単にすることができる。

図４に示すように、複数の発光ユニット２０は、同じ寸法の小格子で４行２列に配列され、対応する第１画素回路ユニット３０における複数の第１画素回路３１も、同じ寸法の小格子で５行２．５列に配列されるので、第１画素回路ユニット３０における余分な１行及び０．５列は、第１仮想画素回路６８を配置可能な領域となる。

再び図３を参照すると、いくつかの実施例では、第１仮想画素回路６８は、互いに接続された複数の第１サブ仮想画素回路６８１を含み、第１サブ仮想画素回路６８１のパターン及び形状は、第１画素回路３１又は第２画素回路４１のパターン及び形状と同じである。このように、第１サブ仮想画素回路６８１は、第１画素回路３１又は第２画素回路４１と同期に成形することが可能であるため、第１仮想画素回路６８の製造難易度を低下させ、表示パネル１００のプロセスを簡略化することができる。また、表示エリアＡＡにおいて、回路設計の違いによる表示ムラ（Ｍｕｒａ）や光学的スジ不良などの問題を回避することもできる。

具体的には、第１サブ仮想画素回路６８１は、第３方向に積層設置された非金属層６８１１、第１金属層６８１２及び第２金属層６８１３を含んでもよい。

より具体的には、表示パネル１００は、第３方向に沿って基板１０上に順に積層設置されたアレイ層７０、パッシベーション層７６、平坦化層７８及び発光素子層８０を含むことができる。アレイ層７０は、活性層７１、ゲート層７２及びソースドレイン層７３を含む。アレイ層７０は、活性層７１とゲート層７２との間に設けられた第１絶縁層７４、及びゲート層７２とソースドレイン層７３との間に設けられた第２絶縁層７５をさらに含む。発光素子層８０は、第１電極層８１、発光層８２及び第２電極層８３を含む。また、ソースドレイン層７３には、第１画素回路３１及び第２画素回路４１の薄膜トランジスタのソース３１１及びドレイン３１２が形成され、活性層７１には、第１画素回路３１及び第２画素回路４１の薄膜トランジスタの半導体層３１４が形成され、ゲート層７２には、第１画素回路３１及び第２画素回路４１の薄膜トランジスタのゲート３１３が形成されている。第１電極層８１は、発光ユニット２０の第１電極２１を形成し、発光層８２は、発光ユニット２０の発光部２２を形成し、第２電極層８３は、発光ユニット２０の第２電極２３を形成する。

非金属層６８１１は、活性層７１と同一層に設けられ、且つ非金属層６８１１のパターン及び形状は、第１画素回路３１又は第２画素回路４１の活性層７１におけるパターン及び形状とそれぞれ同じである。いくつかの実施例では、非金属層６８１１は、仮想半導体層を含み、第１画素回路３１及び第２画素回路４１の薄膜トランジスタの半導体層３１４と同一層に設けられ、且つパターン及び形状がそれぞれ同じである。第１金属層６８１２は、ゲート層７２と同一層に設けられ、且つ第１金属層６８１２のパターン及び形状は、第１画素回路３１及び第２画素回路４１のゲート層７２におけるパターン及び形状とそれぞれ同じである。いくつかの実施例では、第１金属層６８１２は、仮想ゲートを含み、第１画素回路３１及び第２画素回路４１の薄膜トランジスタのゲート３１３と同一層に設けられ、且つパターン及び形状がそれぞれ同じである。第２金属層６８１３は、ソースドレイン層７３と同一層で設けられ、且つ第２金属層６８１３のパターン及び形状は、第１画素回路３１及び第２画素回路４１のソースドレイン層７３におけるパターン及び形状とそれぞれ同じである。いくつかの実施例では、第２金属層６８１３は、仮想ソース及び仮想ドレインを含むことができ、仮想ソース及び仮想ドレインは、それぞれ、第１画素回路３１及び第２画素回路４１の薄膜トランジスタのソース３１１及びドレイン３１２と同一層に設けられ、且つパターン及び形状がそれぞれ同じである。

いくつかの実施例では、非金属層６８１１、第１金属層６８１２及び第２金属層６８１３は、第３方向に沿って互いに接続される。具体的には、三者を接続するように、第１絶縁層７４及び第２絶縁層７５にビアを開けることができる。他の実施形態では、非金属層６８１１と第１金属層６８１２は接続され、又は第１金属層６８１２と第２金属層６８１３は接続され、又は非金属層６８１１と第２金属層６８１３は接続されてもよい。

いくつかの実施例では、第１サブ仮想画素回路６８１は、非金属層６８１１、第１金属層６８１２及び第２金属層６８１３のうちの１つ又は任意の２つの組み合わせのみを含んでもよいが、ここで限定されない。

第１仮想画素回路６８は、発光ユニット２０を駆動する機能を有する必要がないため、第１サブ仮想画素回路６８１は、いずれの発光ユニット２０に電気的に接続されていない。いくつかの実施例では、非金属層６８１１を互いに独立し且つ絶縁する２つの部分に仕切り、例えば、仮想半導体層を互いに独立し且つ絶縁する２つの部分に仕切ることができる。当該互いに独立し且つ絶縁する２つの部分は、それぞれ、第２金属層６８１３の仮想ソース及び仮想ドレインと、第１絶縁層７４及び第２絶縁層７５におけるビアを介して接続されてもよい。

他のいくつかの実施例では、第２金属層６８１３の仮想ソースと仮想ドレインのうちの少なくとも１つを非金属層６８１１に接続しなくてもよく、具体的には、第１絶縁層７４と第２絶縁層７５の対応するビアをなくすことで実現可能である。

図５に示すように、いくつかの実施例では、少なくとも一部の第１仮想画素回路６８の配線形状は、メッシュ状を呈する。具体的には、少なくとも一部の第１仮想画素回路６８の配線形状は、複数本のグリッド線５０及び複数本のデータ線６０の配線形状と合致する。このように、電圧低下を低減する効果を奏することが可能であり、且つスクリーンの表示効果を最適化することができる。具体的には、第１仮想画素回路６８は、グリッド線５０に平行な複数本の第１金属配線６８２と、データ線６０に平行な複数本の第２金属配線６８３を含み、且つ複数本の第１金属配線６８２と複数本の第２金属配線６８３は、交差してメッシュ構造を形成する。より具体的には、第１金属配線６８２は、第２方向に平行であり、第２金属配線６８３は、第１方向に平行である。

一実施形態では、第１金属配線６８２の延在方向は、グリッド線５０の延在方向と同じであり、第２金属配線６８３の延在方向は、データ線６０の延在方向と同じである。第１金属配線６８２及び第２金属配線６８３は、電源線に電気的に接続され、グリッド線５０及びデータ線６０と信号源が異なるため、両者を区別するために、第１金属配線６８２及び第２金属配線６８３がグリッド線５０及びデータ線６０と異なる層にあるとすることができる。

いくつかの実施例では、第１金属配線６８２は、第１金属層６８１２及び第２金属層６８１３のうちの一方を含み、第２金属配線６８３は、第１金属層６８１２及び第２金属層６８１３のうちの他方を含む。具体的には、各第１金属配線６８２は、第１方向に沿って行を呈して配列された複数の第１金属層６８１２及び複数の第２金属層６８１３のうちの一方が順に接続されて形成され、各第２金属配線６８３は、第２方向に沿って列を呈して配列された複数の第１金属層６８１２及び複数の第２金属層６８１３のうちの他方が順に接続されて形成されてもよい。

いくつかの実施例では、表示パネル１００の第１配置隙間ＣＣ１は、第１方向に沿って隣接する２つの第１画素回路ユニット３０の間の第１サブ配置隙間、及び第２方向に沿って隣接する２つの第１画素回路ユニット３０の間の第２サブ配置隙間を含む。第１サブ配置隙間の寸法は、第２サブ配置隙間の寸法と異なる。異なる隙間は、異なる寸法、数又は形態などの配線需要を満たすことができる。

いくつかの実施例では、隣接する第１画素回路ユニット３０と第２画素回路ユニット４０との間には、第２配置隙間ＣＣ２が形成されている。第２配置隙間ＣＣ２を設置することで、第１画素回路ユニット３０と第２画素回路ユニット４０との間に他の材料を設置することができ、さらに表示パネル１００の表示安定性を向上させる。一実施例では、第１配置隙間の寸法ＣＣ１は、第２配置隙間ＣＣ２の寸法と等しい。このように、全体の表示パネルにおける各画素回路ユニット間の隙間の寸法が一致するように保ち、スクリーン本体の表示効果を最適化するのに有利である。

再び図２を参照すると、いくつかの実施例では、表示パネル１００は、第２仮想画素回路をさらに含み、第２仮想画素回路は、隣接する２つの第２画素回路ユニット４０の間に設けられ、且つ電源線に電気的に接続される。

一実施例では、複数の第２画素回路ユニット４０は、複数の第１画素回路ユニット３０の第１方向における一方側に位置し、且つ複数の第２画素回路ユニット４０は、第２方向に沿って列を呈して配列される。第２方向において任意の隣接する２つの第２画素回路ユニット４０の間には第３配置隙間ＣＣ３が形成される。任意の隣接する２列の第１画素回路ユニット３０の間のすべての第１配置隙間ＣＣ１は互いに連通し、且つ対応する第３配置隙間ＣＣ３は互いに連通する。さらに、第２仮想画素回路は、第３配置隙間ＣＣ３内に設けられる。

他のいくつかの実施例では、複数の第２画素回路ユニット４０は、複数の第１画素回路ユニット３０の第２方向における一方側に位置し、且つ複数の第２画素回路ユニット４０は、第１方向に沿って行を呈して配列される。第１方向において任意の隣接する２つの第２画素回路ユニット４０の間には第４配置隙間が形成される。任意の隣接する２行の第１画素回路ユニット３０の間のすべての第１配置隙間ＣＣ１は互いに連通し、且つ対応する第４配置隙間は互いに連通する。さらに、第２仮想画素回路は、第４配置隙間ＣＣ４内に設けられる。

他の実施例では、複数の第２画素回路ユニット４０の配列形態は、上記２種の形態の組み合わせであってもよく、表示パネル１００は、第２方向に列を呈して配列された複数の第２画素回路ユニット４０を含むだけでなく、第１方向に沿って行を呈して配列された複数の第２画素回路ユニット４０も含んでもよいが、ここで限定されない。このように、第１配置隙間ＣＣ１と第３配置隙間ＣＣ３及び第４配置隙間との間の連通関係が複雑になって、第１仮想画素回路６８と第２仮想画素回路との間の接続関係が複雑になり、配線が複雑になることを回避できる。

当然ながら、他の実施例では、複数の第２画素回路ユニット４０を連続して配列して、隣接する２つの第２画素回路ユニット４０の間に形成された第３配置隙間ＣＣ３又は第４配置隙間をなくしてもよいが、ここで限定されない。

同一の第２画素回路ユニット４０において、任意の隣接する２つの第２画素回路４１の基板１０における正投影の間の間隔は、第３配置隙間ＣＣ３又は第４配置隙間の寸法よりも小さい。

さらに、第１仮想画素回路６８と第２仮想画素回路は、第１配置隙間ＣＣ１と第３配置隙間ＣＣ３又は第４配置隙間との連通箇所で接続されてもよい。このように、電源線の配線末端がフレームエリアＦＡのバインディングエリアであるため、第１仮想画素回路６８の配線が集中する第２画素回路ユニット４０から干渉を受けることを避けるために、隣接する２つの第２画素回路ユニット４０の間に第３配置隙間ＣＣ３又は第４配置隙間を形成し、且つ当該第３配置隙間ＣＣ３又は第４配置隙間と第１配置隙間ＣＣ１との連通箇所で第２仮想画素回路を第１仮想画素回路６８に電気的に接続する。従って、第２仮想画素回路は、集中する第２画素回路ユニット４０を避けてフレームエリアＦＡに達する必要がなく、配線経路を簡略化する。

いくつかの実施例では、第２仮想画素回路は、互いに接続された複数の第２サブ仮想画素回路を含み、第２サブ仮想画素回路の構造形態、膜層の配置及び他の部材との接続関係は、いずれも第１仮想画素回路と同じであってもよいため、ここで繰り返し述べない。

同様の発明構想に基づいて、本願の実施例は、上記の表示パネル１００を含む表示装置をさらに提供する。

具体的には、表示装置は、携帯電話端末、バイオニクス電子、電子皮膚、ウェアラブルデバイス、車載デバイス、モノのインターネットデバイスおよび人工知能デバイスなどの分野に応用することができる。表示端末は、具体的には、携帯電話、タブレット、ハンドヘルドコンピュータ、ｉｐｏｄ（登録商標）、スマートウォッチなどのデジタルデバイスであってもよい。

上記実施例の各技術的特徴は任意に組み合わせることができ、説明を簡潔にするために、上記実施例における各技術的特徴のすべての可能な組み合わせについて説明していないが、これらの技術的特徴の組み合わせに矛盾がない限り、すべて本明細書に記載する範囲であると考えるべきである。

Claims (18)

1. 表示パネルであって、
   基板と、アレイ状に配列された複数の発光ユニットと、アレイ状に配列された複数の第１画素回路ユニットと、複数の第２画素回路ユニットとを含み、
   前記基板は、表示エリアと、前記表示エリアを少なくとも部分的に取り囲むフレームエリアとを含み、
   前記複数の発光ユニットは前記表示エリアに設けられ、各前記発光ユニットは、第１電極を含み、
   前記複数の第１画素回路ユニットは前記表示エリアに設けられ、各前記第１画素回路ユニットは、複数の第１画素回路を含み、前記複数の第１画素回路は、アレイ状に配列され、且つ少なくとも１つの前記第１画素回路は、対応する発光ユニットの前記第１電極に電気的に接続され、
   前記複数の第２画素回路ユニットは、前記表示エリアに設けられ、各前記第２画素回路ユニットは、複数の第２画素回路を含み、前記複数の第２画素回路は、アレイ状に配列され、且つ少なくとも１つの前記第２画素回路は、対応する発光ユニットの前記第１電極に電気的に接続され、
   任意の隣接する２つの第１画素回路ユニットの間に第１配置隙間が形成されている、ことを特徴とする表示パネル。
2. 同一の前記第１画素回路ユニットにおいて、任意の隣接する２つの前記第１画素回路の前記基板における正投影の間の間隔は、前記第１配置隙間の寸法よりも小さい、ことを特徴とする請求項１に記載の表示パネル。
3. 隣接する前記第１画素回路ユニットと前記第２画素回路ユニットの間に第２配置隙間が形成され、前記第１配置隙間の寸法は、前記第２配置隙間の寸法と等しい、ことを特徴とする請求項１に記載の表示パネル。
4. 前記複数の第１画素回路ユニットは、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列され、
   前記表示パネルの前記第１配置隙間は、前記第１方向に沿って隣接する２列の前記第１画素回路ユニットの間に位置する第１サブ配置隙間と、前記第２方向に沿って隣接する２行の前記第１画素回路ユニットの間に位置する第２サブ配置隙間を含み、
   前記第１サブ配置隙間の寸法は、前記第２サブ配置隙間の寸法と異なり、
   前記第１方向及び前記第２方向は、いずれも前記基板の表示面に平行であり、且つ前記第１方向は、前記第２方向に垂直である、ことを特徴とする請求項１に記載の表示パネル。
5. 前記表示エリアは、第１表示エリアと、前記第１表示エリアと前記フレームエリアとの間に位置する第２表示エリアとを含み、
   前記複数の第１画素回路ユニットは、前記第１表示エリアに設けられ、前記複数の第２画素回路ユニットは、前記第２表示エリアに設けられている、ことを特徴とする請求項１に記載の表示パネル。
6. 各前記第１画素回路ユニットの前記基板における正投影は、第１投影領域を形成し、前記第１画素回路ユニットに対応する複数の前記発光ユニットの前記第１電極の、前記基板における正投影は第２投影領域を形成し、前記第２投影領域は、前記第１投影領域内に位置する、ことを特徴とする請求項１に記載の表示パネル。
7. 各前記第２画素回路ユニットの前記基板における正投影は第３投影領域を形成し、前記第２画素回路ユニットに対応する複数の前記発光ユニットの前記第１電極の、前記基板における正投影は第４投影領域を形成し、前記第４投影領域は、前記第３投影領域と部分的に重ね合わせるか又は重ね合わせない、ことを特徴とする請求項６に記載の表示パネル。
8. 前記表示パネルは、駆動回路をさらに含み、前記駆動回路は、前記基板に設けられ、且つ少なくとも一部が前記表示エリアに位置し、前記駆動回路は、駆動信号を提供するように、前記複数の第１画素回路及び前記複数の第２画素回路に電気的に接続され、
   前記表示エリアに設けられた前記駆動回路の、前記基板における正投影は第５投影領域を形成し、前記第５投影領域は、前記第４投影領域と部分的に重ね合わせる、ことを特徴とする請求項７に記載の表示パネル。
9. 前記表示パネルは、中継金属層をさらに含み、前記中継金属層は、前記複数の第２画素回路と、前記複数の第２画素回路に対応する複数の前記発光ユニットの前記第１電極との間に位置し、少なくとも一部の前記第２画素回路は、前記中継金属層を介して対応する前記発光ユニットの前記第１電極に電気的に接続されている、ことを特徴とする請求項７に記載の表示パネル。
10. 前記複数の第１画素回路ユニットは、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列され、
    前記複数の第２画素回路ユニットは、前記複数の第１画素回路ユニットの前記第１方向における一方側に位置し、且つ前記複数の第２画素回路ユニットは、前記第２方向に沿って列を呈して配列され、前記第２方向において任意の隣接する２つの第２画素回路ユニットの間に第３配置隙間が形成され、任意の隣接する２列の第１画素回路ユニットの間のすべての前記第１配置隙間は互いに連通し、且つ対応する前記第３配置隙間と互いに連通し、
    前記第１方向及び前記第２方向は、いずれも前記基板の表示面に平行であり、且つ前記第１方向は、前記第２方向に垂直である、ことを特徴とする請求項１に記載の表示パネル。
11. 前記複数の第１画素回路ユニットは、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列され、
    前記複数の第２画素回路ユニットは、前記複数の第１画素回路ユニットの前記第２方向における一方側に位置し、且つ前記複数の第２画素回路ユニットは、前記第１方向に沿って行を呈して配列され、前記第１方向において任意の隣接する２つの第２画素回路ユニットの間に第４配置隙間が形成され、任意の隣接する２行の第１画素回路ユニットの間のすべての前記第１配置隙間は互いに連通し、且つ対応する前記第４配置隙間と互いに連通し、
    前記第１方向及び前記第２方向は、いずれも前記基板の表示面に平行であり、且つ前記第１方向は、前記第２方向に垂直である、ことを特徴とする請求項１に記載の表示パネル。
12. 前記複数の第１画素回路ユニットは、第１方向に沿って行を呈して配列され、且つ第２方向に沿って列を呈して配列され、
    前記複数の第２画素回路ユニットは、前記複数の第１画素回路ユニットの第１方向における一方側に位置し、且つ前記複数の第２画素回路ユニットは、前記第２方向に沿って列を呈して配列され、前記第２方向において任意の隣接する２つの第２画素回路ユニットの間に第３配置隙間が形成され、任意の隣接する２列の第１画素回路ユニットの間のすべての前記第１配置隙間は互いに連通し、且つ対応する前記第３配置隙間と互いに連通し、また、
    前記複数の第２画素回路ユニットは、前記複数の第１画素回路ユニットの前記第２方向における一方側に位置し、且つ前記複数の第２画素回路ユニットは、前記第１方向に沿って行を呈して配列され、前記第１方向において任意の隣接する２つの第２画素回路ユニットの間に第４配置隙間が形成され、任意の隣接する２行の第１画素回路ユニットの間のすべての前記第１配置隙間は互いに連通し、且つ対応する前記第４配置隙間と互いに連通し、
    前記第１方向及び前記第２方向は、いずれも前記基板の表示面に平行であり、且つ前記第１方向は、前記第２方向に垂直である、ことを特徴とする請求項１に記載の表示パネル。
13. 前記表示パネルは、電源線及び第１仮想画素回路をさらに含み、前記電源線は、電圧信号を提供するように、前記第１画素回路、前記第２画素回路及び前記発光ユニットのうちの少なくとも１つに電気的に接続され、前記第１仮想画素回路は、前記第１配置隙間に設けられ、且つ前記電源線に電気的に接続されている、ことを特徴とする請求項１～１２のいずれか１項に記載の表示パネル。
14. 少なくとも一部の前記第１仮想画素回路の配線の形状は、メッシュ状を呈する、ことを特徴とする請求項１３に記載の表示パネル。
15. 前記電源線によって、低電圧信号、高電圧信号又は基準電圧信号のうちの少なくとも１つを取り込むことが可能である、ことを特徴とする請求項１３に記載の表示パネル。
16. 前記第１仮想画素回路は、互いに接続された複数の第１サブ仮想画素回路を含み、前記第１サブ仮想画素回路のパターン及び形状は、前記第１画素回路又は前記第２画素回路のパターン及び形状と同じである、ことを特徴とする請求項１３に記載の表示パネル。
17. 前記第１サブ仮想画素回路は、第３方向に積層設置された非金属層、第１金属層及び第２金属層を含み、前記非金属層、前記第１金属層及び前記第２金属層のうちの少なくとも２つは、第３方向に互いに接続され、
    前記第３方向は、前記基板から前記複数の発光ユニットに向かう方向である、ことを特徴とする請求項１６に記載の表示パネル。
18. 請求項１～１７のいずれか１項に記載の表示パネルを含む、ことを特徴とする表示装置。

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