KR20220011841A - 표시장치 - Google Patents

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김정국
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Abstract

표시장치는 제1 표시영역 및 상기 제1 표시영역에 인접한 제2 표시영역이 정의된 표시패널을 포함한다. 상기 표시패널은, 상기 제1 표시영역에 배치되는 메인 화소들, 상기 제2 표시영역의 제1 서브 영역에 배치된 제1 서브 화소들, 및 상기 제2 표시영역의 제2 서브 영역에 배치되고, 상기 메인 화소들과 다른 화소 구조를 갖는 제2 서브 화소들을 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 구체적으로 확대된 표시영역을 갖는 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 또는 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 전자장치들이 개발되고 있다.
최근 시장에 요구에 따라 전자장치에서 영상을 표시하지 않는 영역을 축소하려는 연구가 진행되고 있다. 동시에 전자장치에서 사용자에게 영상이 표시되는 표시영역을 확대시키려는 연구가 진행되고 있다.
본 발명은 베젤영역의 폭을 감소시켜 표시영역이 확대된 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 제1 표시영역 및 상기 제1 표시영역에 인접한 제2 표시영역이 정의된 표시패널을 포함한다. 상기 표시패널은, 상기 제1 표시영역에 배치되는 메인 화소들, 상기 제2 표시영역의 제1 서브 영역에 배치된 제1 서브 화소들, 및 상기 제2 표시영역의 제2 서브 영역에 배치되고, 상기 메인 화소들과 다른 화소 구조를 갖는 제2 서브 화소들을 포함한다.
본 발명의 일 실시예에 따른 표시장치는 제1 표시영역 및 상기 제1 표시영역에 인접한 제2 표시영역이 정의된 표시패널을 포함한다. 상기 표시패널은, 상기 제1 표시영역에 배치되는 메인 화소들, 상기 제2 표시영역의 제1 서브 영역에 배치된 제1 서브 화소들, 및 상기 제2 표시영역의 제2 서브 영역에 배치된 제2 서브 화소들을 포함한다. 상기 제1 서브 화소들 각각은 제1 서브 화소 구동회로 및 상기 제1 서브 화소 구동회로에 전기적으로 연결된 제1 서브 발광 소자를 포함하고, 상기 제2 서브 화소들 각각은 제2 서브 화소 구동회로 및 상기 제2 서브 화소 구동회로에 전기적으로 연결된 제2 서브 발광 소자를 포함한다. 상기 제1 서브 화소 구동회로와 상기 제2 서브 화소 구동회로는 서로 다른 회로 구조를 갖는다.
본 발명의 일 실시예에 따르면, 표시장치의 에지부 및 코너부가 영상을 표시할 수 있는 표시영역으로 확장되어, 확대된 표시영역을 가지는 표시장치를 제공할 수 있다.
또한, 에지부 및 코너부에서 구동 드라이버에 의해 해상도가 저하되는 문제를 해소하여 에지 표시영역 및 코너 표시영역의 표시품질을 개선할 수 있다. 에지부 및 코너부의 해상도를 증가시킴에 따라, 제1 및 제2 표시영역 사이의 휘도차가 개선되고, 더 나아가 에지부 및 코너부에 배치되는 화소들의 수명 저하 문제를 해소할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 1b는 도 1a에 도시된 표시장치를 제2 방향 상에서 바라본 측면도이다.
도 1c는 도 1a에 도시된 표시장치를 제1 방향 상에서 바라본 측면도이다.
도 2a는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 2b 및 도 2c는 도 2a에 도시된 표시패널의 일 예를 나타낸 평면도들이다.
도 3a는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 평면도이다.
도 3b는 도 3a에 도시된 A2 영역의 발광 소자들과 화소 구동회로들 사이의 연결 관계를 나타낸 도면이다.
도 3c는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 제1 서브 화소의 등가 회로도이다.
도 4b는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다.
도 4c는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다.
도 4d는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다.
도 5a는 도 4b에 도시된 회로 구조를 갖는 제2 서브 화소들 및 신호 라인들의 연결 관계를 나타낸 평면도이다.
도 5b는 도 4c에 도시된 회로 구조를 갖는 제2 서브 화소들 및 신호 라인들의 연결 관계를 나타낸 평면도이다.
도 6a는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 사시도이다.
도 7a는 본 발명의 일 실시예에 따른 메인 화소의 등가 회로도이다.
도 7b는 본 발명의 일 실시예에 따른 제1 서브 화소의 등가 회로도이다.
도 7c는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다.
도 8은 본 발명의 일 실시예에 따른 메인 화소들, 제1 서브 화소들, 제2 서브 화소들 및 신호 라인들의 연결 관계를 나타낸 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시장치의 사시도이고, 도 1b는 도 1a에 도시된 표시장치를 제2 방향 상에서 바라본 측면도이며, 도 1c는 도 1a에 도시된 표시장치를 제1 방향 상에서 바라본 측면도이다.
도 1a 내지 도 1c에는 표시장치(DD)가 스마트폰인 것을 예시적으로 도시하였다. 그러나, 이에 제한되지 않으며, 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 내비게이션, 게임기, 또는 스마트 와치(watch) 등과 같은 중소형 전자장치 등 일 수 있다.
표시장치(DD)에는 이미지(IM)가 표시되는 액티브 영역(AA1, AA2) 및 이미지(IM)가 표시되지 않는 주변 영역(NAA)이 정의될 수 있다. 도 1a에서는 이미지(IM)의 예시로, 날짜, 시간 및 아이콘 이미지가 도시되었다.
액티브 영역(AA1, AA2)은 평면 형상을 갖는 제1 액티브 영역(AA1) 및 제1 액티브 영역(AA1)으로부터 벤딩된 제2 액티브 영역(AA2)을 포함할 수 있다. 제2 액티브 영역(AA2)은 제1 액티브 영역(AA1)으로부터 소정의 곡률을 갖고 휘어진 영역일 수 있다. 그러나, 제2 액티브 영역(AA2)의 형상은 이에 제한되지 않는다. 예를 들어, 제2 액티브 영역(AA2)은 제1 액티브 영역(AA1)으로부터 벤딩되고, 제1 액티브 영역(AA1)에 대해 기울어지거나 수직한 평면 형상을 가질 수 있다. 제1 및 제2 액티브 영역(AA1, AA2)은 형상적으로 구분된 영역일 뿐 실질적으로 하나의 표시면을 구현할 수 있다. 주변 영역(NAA)은 이미지(IM)가 표시되지 않는 영역이다. 주변 영역(NAA)에 의해 표시장치(DD)의 베젤 영역이 정의될 수 있다.
제1 액티브 영역(AA1)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행하다. 제1 액티브 영역(AA1)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)과 평행할 수 있다. 표시장치(DD)의 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
제2 액티브 영역(AA2)은 제1 액티브 영역(AA1)으로부터 벤딩되어 연장된 영역일 수 있다. 제2 액티브 영역(AA2)은 제1 액티브 영역(AA1)의 측변들로부터 벤딩된 에지 액티브 영역들(AA2_E1~AA2_E4) 및 제1 액티브 영역(AA1)의 코너들로부터 벤딩된 코너 액티브 영역들(AA2_C1~AA2_C4)을 포함할 수 있다. 제2 액티브 영역(AA2)은 제1 액티브 영역(AA1)의 제1 측으로부터 벤딩된 제1 에지 액티브 영역(AA2_E1), 제1 액티브 영역(AA1)의 제2 측으로부터 벤딩된 제2 에지 액티브 영역(AA2_E2), 제1 액티브 영역(AA1)의 제3 측으로부터 벤딩된 제3 에지 액티브 영역(AA2_E3) 및 제1 액티브 영역(AA1)의 제4 측으로부터 벤딩된 제4 에지 액티브 영역(AA2_E4)을 포함한다. 제2 액티브 영역(AA2)은 제1 액티브 영역(AA1)의 제1 코너로부터 벤딩된 제1 코너 액티브 영역(AA2_C1), 제1 액티브 영역(AA1)의 제2 코너로부터 벤딩된 제2 코너 액티브 영역(AA2_C2), 제1 액티브 영역(AA1)의 제3 코너로부터 벤딩된 제3 코너 액티브 영역(AA2_C3) 및 제1 액티브 영역(AA1)의 제4 코너로부터 벤딩된 제4 코너 액티브 영역(AA2_C4)을 더 포함한다.
제1 코너 액티브 영역(AA2_C1)은 제1 에지 액티브 영역(AA2_E1) 및 제3 에지 액티브 영역(AA2_E3) 사이에 배치되고, 제2 코너 액티브 영역(AA2_C2)은 제1 에지 액티브 영역(AA2_E1) 및 제4 에지 액티브 영역(AA2_E4) 사이에 배치된다. 제3 코너 액티브 영역(AA2_C3)은 제2 에지 액티브 영역(AA2_E2) 및 제3 에지 액티브 영역(AA2_E3) 사이에 배치되고, 제4 코너 액티브 영역(AA2_C4)은 제2 에지 액티브 영역(AA2_E2) 및 제4 에지 액티브 영역(AA2_E4) 사이에 배치된다.
에지 액티브 영역들(AA2_E1~AA2_E4) 및 코너 액티브 영역들(AA2_C1~AA2_C4)의 개수는 이에 한정되지 않는다. 즉, 제1 액티브 영역(AA1)의 형상에 따라 제2 액티브 영역(AA2)에 포함되는 에지 액티브 영역들(AA2_E1~AA2_E4)의 개수 및 코너 액티브 영역들(AA2_C1~AA2_C4)의 개수는 가변될 수 있다.
제1 내지 제4 에지 액티브 영역들(AA2_E1~AA2_E4) 각각은 제3 방향(DR3) 상에서 소정의 곡률을 갖도록 휘어질 수 있다. 제1 내지 제4 에지 액티브 영역들(AA2_E1~AA2_E4) 각각은 단곡면 형상을 가질 수 있다. 또한, 제1 내지 제4 코너 액티브 영역들(AA2_C1~AA2_C4) 각각은 제3 방향(DR3) 상에서 소정의 곡률을 갖도록 휘어질 수 있다. 제1 내지 제4 코너 액티브 영역들(AA2_C1~AA2_C4) 각각은 복곡면 형상을 가질 수 있다.
본 발명의 일 실시예에서, 제1 액티브 영역(AA1)에서 표시되는 제1 이미지와 제2 액티브 영역(AA2)에서 표시되는 제2 이미지는 서로 종속적일 수 있다. 예를 들어, 제1 이미지와 제2 이미지의 조합에 의해 하나의 그림, 영화의 한 장면, 또는 UI/UX 디자인이 형성될 수 있다. 소정의 곡률을 갖도록 휘어진 제2 액티브 영역(AA2에 의해 표시장치(DD)의 심미감이 향상되고, 사용자에게 인식되는 주변 영역(NAA)의 면적이 줄어들 수 있다.
도 2a는 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이고, 도 2b 및 도 2c는 도 2a에 도시된 표시패널의 일 예를 나타낸 평면도들이다.
도 2a를 참조하면, 표시장치(DD)는 윈도우(WM), 표시패널(DP) 및 하우징(HU)을 포함할 수 있다. 윈도우(WM)는 표시패널(DP)의 상면을 보호한다. 윈도우(WM)는 광학적으로 투명할 수 있다. 이에 따라, 표시패널(DP)에 표시된 영상은 윈도우(WM)를 투과하여 사용자에게 시인될 수 있다. 즉, 표시장치(DD)의 표시면은 윈도우(WM)에 의해서 정의될 수 있다. 윈도우(WM)는 유리, 플라스틱, 또는 필름으로 구성될 수 있다.
윈도우(WM)는 곡면 구조를 가질 수 있다. 윈도우(WM)는 전면부(FS) 및 전면부(FS)로부터 벤딩된 하나 이상의 곡면부를 포함할 수 있다. 여기서, 전면부(FS) 및 하나 이상의 곡면부는 영상 또는 광을 투과하는 투과부로 정의될 수 있다. 윈도우(WM)의 전면부(FS)는 표시장치(DD)의 제1 액티브 영역(AA1, 도 1a에 도시됨)을 정의하고, 하나 이상의 곡면부는 제2 액티브 영역(AA2, 도 1a에 도시됨)을 정의할 수 있다.
본 발명의 일 예로, 윈도우(WM)는 4개의 곡면부, 즉 제1 곡면부(ES1), 제2 곡면부(ES2), 제3 곡면부(ES3) 및 제4 곡면부(ES4)를 포함할 수 있다. 본 실시예에서, 전면부(FS)는 제1 방향(DR1) 및 제2 방향(DR2)에 의해서 정의된 평면일 수 있다. 전면부(FS)는 제3 방향(DR3)에 수직할 수 있다. 제1 내지 제4 곡면부(ES1~ES4) 각각은 전면부(FS)로부터 절곡된다.
제1 곡면부(ES1) 및 제2 곡면부(ES2) 각각은 전면부(FS)로부터 벤딩된다. 제1 및 제2 곡면부(ES1, ES2)는 전면부(FS)의 제1 및 제2 측으로부터 각각 벤딩될 수 있다. 전면부(FS)의 제1 및 제2 측은 제1 방향(DR1)과 나란할 수 있다. 제1 곡면부(ES1)와 제2 곡면부(ES2)는 제1 방향(DR1)으로 서로 나란하게 배치될 수 있다.
제3 곡면부(ES3) 및 제4 곡면부(ES4) 각각은 전면부(FS)로부터 벤딩된다. 특히, 제3 및 제4 곡면부(ES3, ES4)는 전면부(FS)의 제3 및 제4 측으로부터 각각 벤딩될 수 있다. 전면부(FS)의 제3 및 제4 측은 제2 방향(DR2)과 나란할 수 있다. 제3 곡면부(ES3)와 제4 곡면부(ES4)는 제2 방향(DR2)으로 서로 나란하게 배치될 수 있다.
제1 내지 제4 곡면부(ES1~ES4)는 전면부(FS)로부터 소정의 곡률로 벤딩될 수 있다. 본 발명의 일 예로, 제1 내지 제4 곡면부(ES1~ES4)는 서로 동일한 곡률을 가질 수 있다. 또 다른 일 예로, 제1 및 제2 곡면부(ES1, ES2)는 서로 동일한 곡률을 갖고, 제3 및 제4 곡면부(ES3, ES4)는 서로 동일한 곡률을 갖되, 제1 및 제2 곡면부(ES1, ES2)는 제3 및 제4 곡면부(ES3, ES4)와 다른 곡률을 가질 수 있다. 그러나, 제2 표시영역(DA2)의 형상은 이에 한정되지 않으며, 제2 표시영역(DA2)도 평면 형상을 가질 수 있다.
윈도우(WM)는 적어도 하나의 코너부를 더 포함할 수 있다. 본 발명의 일 예로, 윈도우(WM)는 4개의 코너부, 즉 제1 코너부(CS1), 제2 코너부(CS2), 제3 코너부(CS3) 및 제4 코너부(CS4)를 더 포함할 수 있다. 제1 내지 제4 코너부(CS1~CS4) 각각은 적어도 두 개 이상의 곡률을 가질 수 있다. 제1 내지 제4 코너부(CS1~CS4) 각각은 서로 다른 곡률을 갖는 곡면들이 연속적으로 연결된 형상을 가질 수 있다.
제1 코너부(CS1)는 제1 곡면부(ES1)와 제3 곡면부(ES3) 사이에 배치되어, 제1 및 제3 곡면부(ES1, ES3)를 연결한다. 제2 코너부(CS2)는 제1 곡면부(ES1)과 제4 곡면부(ES4) 사이에 배치되어 제1 곡면부(ES1)와 제4 곡면부(ES4)를 연결한다. 제3 코너부(CS3)는 제2 곡면부(ES2)과 제3 곡면부(ES3) 사이에 배치되어 제2 및 제3 곡면부(ES2, ES3)을 연결한다. 제4 코너부(CS4)은 제2 곡면부(ES2)와 제4 곡면부(ES4) 사이에 배치되어 제2 및 제4 곡면부(ES2, ES4)를 연결한다. 여기서, 제1 내지 제4 코너부(CS1~CS4) 각각은 영상 또는 광을 투과하는 투과부로 정의될 수 있다.
도 2a 및 도 2b를 참조하면, 표시패널(DP)은 영상을 표시하는 표시영역을 포함할 수 있다. 본 발명의 일 예로, 표시영역은 제1 표시영역(DA1) 및 제2 표시영역(DA2)을 포함할 수 있다. 제1 표시영역(DA1)은 윈도우(WM)의 전면부(FS)와 평행하게 배치되고, 전면부(FS)와 대응되는 형상을 가질 수 있다. 즉, 제1 표시영역(DA1)은 평면 형상을 갖는 평면 표시영역일 수 있다. 제2 표시영역(DA2)은 하나 이상의 곡면부 및 하나 이상의 코너부에 대응하여 배치된다. 제2 표시영역(DA2)은 하나 이상의 곡면부 및 하나 이상의 코너부에 대응하는 곡면 형상을 가질 수 있다.
제2 표시영역(DA2)은 제1 내지 제4 곡면부(ES1~ES4)에 각각 대응하여 배치되는 제1 내지 제4 에지 표시영역(DA2_E1~DA2_E4)을 포함한다. 제1 및 제2 에지 표시영역(DA2_E1, DA2_E2)은 제1 표시영역(DA1)의 제1 및 제2 측으로부터 벤딩되고, 윈도우(WM)의 제1 및 제2 곡면부(ES1, ES2)와 각각 대응하여 배치될 수 있다. 제1 표시영역(DA1)의 제1 및 제2 측은 제1 방향(DR1)에 평행하게 연장된다. 제1 및 제2 에지 표시영역(DA2_E1, DA2_E2)은 소정의 곡률을 갖고 제1 표시영역(DA1)으로부터 휘어질 수 있다.
제3 및 제4 에지 표시영역(DA2_E3, DA2_E4)은 제1 표시영역(DA1)의 제3 및 제4 측으로부터 벤딩되고, 윈도우(WM)의 제3 및 제4 곡면부(ES3, ES4)와 각각 대응하여 배치될 수 있다. 제1 표시영역(DA1)의 제3 및 제4 측은 제2 방향(DR2)에 평행하게 연장된다. 제3 및 제4 에지 표시영역(DA2_E3, DA2_E4)은 소정의 곡률을 갖고 제1 표시영역(DA1)으로부터 휘어질 수 있다.
이상, 본 발명의 일 실시예에 따른 표시패널(DP)에서 제2 표시영역(DA2)이 4개의 에지 표시영역(DA2_E1~DA2_E4)을 포함하는 구조를 설명하였으나, 본 발명에 따른 표시패널(DP)의 구조는 이에 한정되지 않는다. 즉, 표시패널(DP)의 제2 표시영역(DA2)은 하나의 에지 표시영역만을 포함하거나, 제1 표시영역(DA1)의 제1 및 제2 측에 제공되거나 또는 제3 및 제4 측에 제공된 두 개의 에지 표시영역만을 포함할 수도 있다.
제2 표시영역(DA2)은 윈도우(WM)의 제1 내지 제4 코너부(CS1~CS4)에 각각 대응하여 배치되는 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)을 더 포함할 수 있다. 제1 코너 표시영역(DA2_C1)은 제1 및 제3 에지 표시영역(DA2_E1, DA2_E3) 사이에 배치되고, 제2 코너 표시영역(DA2_C2)는 제1 및 제4 에지 표시영역(DA2_E1, DA2_E4) 사이에 배치된다. 또한, 제3 코너 표시영역(DA2_C3)은 제2 및 제3 에지 표시영역(DA2_E2, DA2_E3) 사이에 배치되고, 제4 코너 표시영역(DA2_C4)은 제2 및 제4 에지 표시영역(DA2_E2, DA2_E4) 사이에 배치된다. 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)은 실질적으로 영상이 표시되는 영역일 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 다른 일 예로, 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)은 영상을 표시하지 않는 영역일 수 있으며, 이들 중 일부만이 영상을 표시할 수 있다.
표시패널(DP)은 제1 표시영역(DA1)에 배치되는 화소들 및 제2 표시영역(DA2)에 배치되는 화소들을 포함할 수 있다. 여기서, 제1 표시영역(DA1)에 배치되는 화소들을 메인 화소들로 지칭하고, 제2 표시영역(DA2)에 배치되는 화소들을 서브 화소들로 지칭한다. 화소들 각각은 발광 소자 및 그에 연결된 화소 구동회로를 포함할 수 있다.
표시패널(DP)은 구동 드라이버(GDC1, GDC2)를 더 포함할 수 있다. 구동 드라이버(GDC1, GDC2)는 제1 구동 드라이버(GDC1) 및 제2 구동 드라이버(GDC2)를 포함할 수 있다. 제1 및 제2 구동 드라이버(GDC1, GDC2) 각각은 복수 개의 스캔 신호들 및 복수 개의 발광 제어 신호들을 생성하고, 생성된 신호들을 대응하는 화소들로 출력할 수 있다.
표시패널(DP)은 제2 표시영역(DA2)의 주변에 비표시영역을 더 포함할 수 있다. 비표시영역은 실질적으로 영상이 표시되지 않는 영역이다. 비표시영역은 제2 표시영역(DA2)을 에워쌀 수 있다.
제1 및 제2 구동 드라이버(GDC1, GDC2) 각각은 제2 표시영역(DA2) 내에 배치되거나 제2 표시영역(DA2)과 부분적으로 중첩하도록 배치될 수 있다. 제1 및 제2 구동 드라이버(GDC1, GDC2) 각각이 제2 표시영역(DA2) 내에 배치되는 경우, 제1 및 제2 구동 드라이버(GDC1, GDC2)에 의해 비표시영역의 폭이 증가되는 것을 방지할 수 있다. 결과적으로, 제2 표시영역(DA2)에 의해 표시장치(DD)에서 사용자에게 인식되는 비표시영역의 면적이 줄어들 수 있다.
도 2b에 도시된 바와 같이, 제1 구동 드라이버(GDC1)는 제3 에지 표시영역(DA2_E3)의 외측변과 인접하도록 배치되고, 제2 구동 드라이버(GDC2)는 제4 에지 표시영역(DA2_E4)의 외측변과 인접하도록 배치된다. 또한, 제1 구동 드라이버(GDC1)는 제1 및 제3 코너 표시영역(DA2_C1, DA2_C3)의 외측변과 인접하도록 배치되고, 제2 구동 드라이버(GDC2)는 제2 및 제4 코너 표시영역(DA2_C2, DA2_C4)의 외측변과 인접하도록 배치된다. 그러나, 제1 및 제2 구동 드라이버(GDC1, GDC2)의 위치는 이에 한정되지 않는다.
도 2c에 도시된 바와 같이, 제1 구동 드라이버(GDC1)는 제1 및 제3 코너 영역(DA2_C1, DA2_C3)에서 제1 표시영역(DA1)과의 경계에 인접하여 배치되고, 제2 구동 드라이버(GDC2)는 제2 및 제4 코너 영역(DA2_C2, DA2_C4)에서 제1 표시영역(DA1)과의 경계에 인접하여 배치될 수 있다. 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)은 제1 표시영역(DA1)을 기준으로 외측으로 갈수록 휨 스트레스가 증가할 수 있다. 제1 및 제2 구동 드라이버(GDC1, GDC2)가 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)에서 외측벽에 인접하도록 배치되면 휨 스트레스가 제1 및 제2 구동 드라이버(GDC1, GDC2)의 동작에 영향을 미칠 수 있다. 따라서, 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)에서 제1 및 제2 구동 드라이버(GDC1, GDC2)를 제1 표시영역(DA1)에 인접하여 배치시킴으로써, 휨 스트레스로 인한 제1 및 제2 구동 드라이버(GDC1, GDC2)의 신뢰성 저하를 방지할 수 있다.
본 발명의 일 실시예에서, 제1 표시영역(DA1)에 표시되는 제1 이미지와 제2 표시영역(DA2)에 표시되는 제2 이미지는 서로 종속적일 수 있다. 예를 들어, 제1 이미지와 제2 이미지의 조합에 의해 하나의 그림, 영화의 한 장면, 또는 UI/UX 디자인이 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 표시영역(DA2) 중 일부 표시영역, 예를 들어 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)은 제1 이미지에 종속되지 않은 블랙 영상을 또는 소정의 패턴 영상을 표시할 수도 있다.
본 발명의 일 예로, 표시패널(DP)은 유기발광 표시패널, 전기영동 표시패널, 또는 전기습윤 표시패널 등일 수 있다. 또한, 표시패널(DP)은 윈도우(WM)의 형상을 따라 휘어질 수 있는 플렉서블 표시패널일 수 있다.
다시 도 2a를 참조하면, 표시패널(DP)은 제2 표시영역(DA2)으로부터 연장되는 패드영역(PP)을 더 포함할 수 있다. 표시패널(DP)의 패드영역(PP)에는 구동칩(D-IC) 및 패드들이 배치될 수 있다. 구동칩(D-IC)은 표시패널(DP)의 제1 및 제2 표시영역(DA1, DA2)에 구동 신호를 제공할 수 있다. 구동칩(D-IC)은 표시패널(DP) 상에 실장될 수 있다. 표시패널(DP)은 패드들을 통해 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서, 구동칩(D-IC)은 인쇄회로기판(PCB) 상에 실장될 수도 있다.
하우징(HU)은 바닥부(BP) 및 측벽(SW)을 포함한다. 측벽(SW)은 바닥부(BP)로부터 연장될 수 있다. 하우징(HU)은 바닥부(BP) 및 측벽(SW)에 의해서 정의된 수용 공간에 표시패널(DP)을 수용할 수 있다. 윈도우(WM)는 하우징(HU)의 측벽(SW)과 결합할 수 있다. 하우징의 측벽(SW)은 윈도우(WM)의 가장자리를 지지할 수 있다.
하우징(HU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 평면도이고, 도 3b는 도 3a에 도시된 A2 영역의 발광 소자들과 화소 구동회로들 사이의 연결 관계를 나타낸 도면이다. 도 3c는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 사시도이다.
도 3a 내지 도 3c를 참조하면, 표시패널(DP)의 제1 표시영역(DA1)에는 메인 화소들(M_PX)이 배치된다. 메인 화소들(M_PX)은 복수 개의 레드 화소들, 복수 개의 그린 화소들, 및 복수 개의 블루 화소들을 포함할 수 있다. 메인 화소들(M_PX) 각각은 화소 구동회로 및 발광 소자를 포함한다. 여기서, 각 메인 화소(M_PX)의 화소 구동회로를 메인 화소 구동회로(M_PD)로 지칭하고, 각 메인 화소(M_PX)의 발광 소자를 메인 발광 소자(M_ED)로 지칭한다.
제2 표시영역(DA2)의 제4 에지 표시영역(DA2_E4)은 제1 및 제2 서브 영역(SA1, SA2)을 포함할 수 있다. 도 3a 및 도 3b에서는 제2 표시영역(DA2)의 제4 에지 표시영역(DA2_E4)만을 도시하였으나, 제2 표시영역(DA2)의 제1 내지 제3 에지 표시영역(DA2_E1~DA2_E3) 및 제1 내지 제4 코너 표시영역들(DA2_C1~DA2_C4)은 제4 에지 표시영역(DA2_E4)과 유사한 구조를 갖는다. 따라서, 도 3a 및 도 3b에서는 제4 에지 표시영역(DA2_E4)에 대해 설명하고, 제2 표시영역(DA2)의 나머지 영역들에 대한 설명은 생략한다.
표시패널(DP)의 제1 서브 영역(SA1)에는 제1 서브 화소들(S_PX1)이 배치되고, 표시패널(DP)의 제2 서브 영역(SA1)에는 제2 서브 화소들(S_PX2)이 배치된다. 제1 서브 화소들(S_PX1)은 복수 개의 레드 화소들, 복수 개의 그린 화소들, 및 복수 개의 블루 화소들을 포함할 수 있다. 제1 서브 화소들(S_PX1) 각각은 화소 구동회로 및 발광 소자를 포함한다. 여기서, 각 제1 서브 화소(S_PX1)의 화소 구동회로를 제1 서브 화소 구동회로(S_PD1)로 지칭하고, 각 제1 서브 화소(S_PX1)의 발광 소자를 제1 서브 발광 소자(S_ED1)로 지칭한다. 제2 서브 화소들(S_PX2)은 복수 개의 레드 화소들, 복수 개의 그린 화소들, 및 복수 개의 블루 화소들을 포함할 수 있다. 제2 서브 화소들(S_PX2) 각각은 화소 구동회로 및 발광 소자를 포함한다. 여기서, 각 제2 서브 화소(S_PX2)의 화소 구동회로를 제2 서브 화소 구동회로(S_PD2)로 지칭하고, 각 제2 서브 화소(S_PX2)의 발광 소자를 제2 서브 발광 소자(S_ED2)로 지칭한다.
제4 에지 표시영역(DA2_E4)의 제1 서브 영역(SA1)에 배치되는 제1 서브 화소들(S_PX1)은 제1 표시영역(DA1)에 배치되는 메인 화소들(M_PX)과 동일한 화소 구조를 가질 수 있다. 특히, 제1 서브 화소 구동회로(S_PD1)와 메인 화소 구동회로(M_PD)는 동일한 회로 구조를 가질 수 있다. 예를 들어, 제1 서브 화소 구동회로(S_PD1)에 포함되는 트랜지스터들의 개수와 메인 화소 구동회로(M_PD)에 포함되는 트랜지스터들의 개수는 서로 동일할 수 있다. 또한, 동일 컬러를 출력하는 제1 서브 발광 소자(S_ED1)와 메인 발광 소자(M_ED)를 비교했을 때, 이들은 동일 사이즈 및 동일 형상을 가질 수 있다. 여기서, 제1 서브 발광 소자(S_ED1) 및 메인 발광 소자(M_ED) 각각은 유기발광 다이오드를 포함할 수 있다.
제4 에지 표시영역(DA2_E4)의 제2 서브 영역(SA2)에 배치되는 제2 서브 화소들(S_PX2)은 제1 표시영역(DA1)에 배치되는 메인 화소들(M_PX)과 상이한 화소 구조를 가질 수 있다. 특히, 제2 서브 화소 구동회로(S_PD2)와 메인 화소 구동회로(M_PD)는 서로 상이한 회로 구조를 가질 수 있다. 예를 들어, 제2 서브 화소 구동회로(S_PD2)에 포함되는 트랜지스터들의 개수와 메인 화소 구동회로(M_PD)에 포함되는 트랜지스터들의 개수가 서로 상이할 수 있다. 제2 서브 화소 구동회로(S_PD2)에 포함되는 트랜지스터들의 개수는 메인 화소 구동회로(M_PD)에 포함되는 트랜지스터들의 개수보다 작을 수 있다. 제2 서브 화소 구동회로(S_PD2)의 사이즈 및 면적은 메인 화소 구동회로(M_PD)의 사이즈 및 면적보다 작을 수 있다. 제2 서브 영역(SA2)에 배치되는 제2 서브 화소들(S_PX2)의 제2 서브 화소 구동회로들(S_PD2)은 제2 구동 드라이버(GDC2)와 평면 상에서 중첩하지 않을 수 있다.
한편, 동일 컬러를 출력하는 제2 서브 발광 소자(S_ED2)와 메인 발광 소자(M_ED)를 비교했을 때, 이들은 동일 사이즈 및 동일 형상을 가질 수 있다. 제2 서브 화소들(S_PX2)의 제2 서브 발광 소자들(S_ED2) 중 일부는 제2 구동 드라이버(GDC2)와 평면 상에서 중첩하지 않을 수 있고, 일부는 제2 구동 드라이버(GDC2)와 평면 상에서 중첩할 수 있다. 즉, 제2 서브 화소들(S_PX2)의 제2 서브 발광 소자들(S_ED2) 중 일부는 제2 서브 화소 구동회로들(S_PD2) 상에 배치되고, 일부는 제2 구동 드라이버(GDC2) 상에 배치될 수 있다.
도 3c에 도시된 바와 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치되는 회로 소자층(DP_CL) 및 회로 소자층(DP_CL) 상에 배치되는 표시 소자층(DP_EL)을 포함한다. 회로 소자층(DP_CL)은 메인 화소 구동회로들(M_PD), 제1 및 제2 서브 화소 구동회로들(S_PD1, S_PD2), 제2 구동 드라이버(GDC2)가 배치되는 층으로 정의될 수 있다. 즉, 제2 구동 드라이버(GDC2)는 메인 화소 구동회로들(M_PD), 제1 및 제2 서브 화소 구동회로들(S_PD1, S_PD2)과 동일층 상에 배치된다.
메인 화소 구동회로들(M_PD) 및 제1 서브 화소 구동회로들(S_PD1)은 제1 방향(DR1) 상에서 제1 폭(W1)을 갖고, 제2 서브 화소 구동회로들(S_PD2)은 제1 방향(DR1) 상에서 제2 폭(W2)을 갖는다. 여기서, 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다.
표시 소자층(DP_EL)은 메인 발광 소자들(M_ED), 제1 및 제2 서브 발광 소자들(S_ED1, S_ED2)을 포함한다. 표시 소자층(DP_EL)은 제2 구동 드라이버(GDC2)와 중첩할 수 있다. 표시 소자층(DP_EL)에 배치되는 제2 서브 발광 소자들(S_ED2) 중 일부는 제2 구동 드라이버(GDC2)와 중첩할 수 있다. 따라서, 제2 서브 영역(SA2) 중 제2 구동 드라이버(GDC2)가 배치되는 영역(이하, 구동영역(GDA))에서도 제2 서브 발광 소자들(S_ED2)에 의해 영상이 표시될 수 있다.
제2 서브 영역(SA2)의 제2 서브 발광 소자들(S_ED2)을 구동하기 위한 제2 서브 화소 구동회로들(S_PD2)은 제2 구동 드라이버(GDC2)가 배치되지 않는 영역(이하, 비구동 영역(NGDA))에 배치된다. 한정된 크기를 갖는 비구동 영역(NGDA) 내에 제2 서브 화소 구동회로들(S_PD2)을 집약하여 배치하기 위하여, 제2 서브 화소 구동회로들(S_PD2) 각각은 제1 서브 화소 구동회로들(S_PD1) 각각보다 작은 폭, 사이즈 또는 면적을 가질 수 있다. 그러기 위해, 제2 서브 화소 구동회로들(S_PD2) 각각에 포함된 트랜지스터의 개수가 제1 서브 화소 구동회로들(S_PD2) 각각에 포함된 트랜지스터의 개수보다 작을 수 있다.
도 4a는 본 발명의 일 실시예에 따른 제1 서브 화소의 등가 회로도이고, 도 4b는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다. 도 4c는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이고, 도 4d는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다. 도 5a는 도 4b에 도시된 회로 구조를 갖는 제2 서브 화소들 및 신호 라인들의 연결 관계를 나타낸 평면도이고, 도 5b는 도 4c에 도시된 회로 구조를 갖는 제2 서브 화소들 및 신호 라인들의 연결 관계를 나타낸 평면도이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 제1 서브 화소(S_PX1)는 제1 서브 화소 구동회로(S_PD1) 및 제1 서브 발광 소자(S_ED1)를 포함할 수 있다. 제1 서브 화소 구동회로(S_PD1)는 복수의 트랜지스터들(T1-T7) 및 커패시터(Cst)를 포함한다. 복수의 트랜지스터들(T1-T7) 및 커패시터(Cst)는 데이터 신호 및 스캔 신호들에 응답하여 제1 서브 발광 소자(S_ED1)에 흐르는 전류량을 제어할 수 있다.
복수의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 구동 전원 전압(ELVDD)을 수신할 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 제1 서브 발광 소자(S_ED1)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 제1 서브 발광 소자(S_ED1)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLn)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)의 제어 전극은 제1 스캔 라인(GWL)에 접속된다. 제1 스캔 라인(GWL)으로 제1 스캔 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어 데이터 라인(DLn)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 제1 스캔 라인(GWL)에 접속된다. 제1 스캔 라인(GWL)으로 제1 스캔 신호가 제공될 때 제3 트랜지스터(T3)는 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전압 라인(VIL) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 제2 스캔 라인(GIL)에 접속된다. 노드(ND)는 제4 트랜지스터(T4)와 제1 트랜지스터(T1)의 제어 전극이 접속되는 노드일 수 있다. 제2 스캔 라인(GIL)으로 제2 스캔 신호가 제공될 때 제4 트랜지스터(T4)가 턴-온되어, 노드(ND)로 초기화 전압(Vint)을 제공한다. 여기서, 제2 스캔 신호는 제1 스캔 신호보다 먼저 발생된 신호일 수 있다. 예를 들어, 제2 스캔 신호는 이전 행 화소의 제1 스캔 라인(GWL)에 인가되는 신호와 동일한 신호일 수 있다.
제5 트랜지스터(T5)는 구동 전원 라인과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 제1 서브 발광 소자(S_ED1)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극과 제6 트랜지스터(T6)의 제어 전극은 발광 제어 라인(EL)에 접속된다.
제7 트랜지스터(T7)는 초기화 전압 라인(VIL)과 제1 서브 발광 소자(S_ED1)의 애노드 전극 사이에 접속된다. 제7 트랜지스터(T7)의 제어 전극은 제3 스캔 라인(GBL)에 접속된다. 제3 스캔 라인(GBL)으로 제3 스캔 신호가 제공될 때 제7 트랜지스터(T7)는 턴-온되어 초기화 전압(Vint)을 제1 서브 발광 소자(S_ED1)의 애노드 전극으로 제공한다. 예를 들어, 제3 스캔 신호는 다음 행 화소의 제1 스캔 라인(GWL)에 인가되는 신호와 동일한 신호일 수 있다.
추가적으로, 도 4a에서는 제7 트랜지스터(T7)의 제어 전극이 제3 스캔 라인(GBL)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 제2 스캔 라인(GWL)에 접속될 수 있다.
도 4a에서는 제1 내지 제7 트랜지스터들(T1~T7)이 PMOS 트랜지스터인 경우를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 제1 내지 제7 트랜지스터들(T1~T7) 중 일부 또는 전체는 NMOS 트랜지스터로 구성될 수 있다.
커패시터(Cst)는 구동 전원 라인과 노드(ND) 사이에 배치된다. 커패시터(Cst)는 데이터 신호에 대응되는 전압을 저장한다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때, 커패시터(Cst)에 저장된 전압에 따라 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
제1 서브 발광 소자(S_ED1)는 제6 트랜지스터(T6)와 소스 전원 라인에 전기적으로 연결될 수 있다. 제1 서브 발광 소자(S_ED1)의 애노드 전극은 제6 트랜지스터(T6)에 연결되고, 제1 서브 발광 소자(S_ED1)의 캐소드 전극은 소스 전원 라인에 연결되어 소스 전원 전압(ELVSS)을 수신할 수 있다. 소스 전원 전압(ELVSS)은 구동 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 따라서, 제1 서브 발광 소자(S_ED1)는 제6 트랜지스터(T6)를 통해 전달된 신호와 소스 전원 전압(ELVSS) 사이의 차이에 대응하는 전압에 따라 발광할 수 있다.
도 4a에서는 본 발명의 일 예로, 제1 서브 화소 구동회로(S_PD1)가 7개의 트랜지스터들(T1-T7) 및 하나의 커패시터(Cst)를 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소 구동회로(S_PD1)는 도 4a에 도시된 회로 구성 이외에도 다양한 회로 구성을 가질 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 따른 제2 서브 화소(S_PX2)는 제2 서브 화소 구동회로(S_PD2) 및 제2 서브 발광 소자(S_ED2)를 포함할 수 있다. 제2 서브 화소 구동회로(S_PD2)는 복수의 트랜지스터들(T1, T2) 및 커패시터(Cst)를 포함한다. 본 발명의 일 예로, 제2 서브 화소 구동회로(S_PD2)는 두 개의 트랜지스터들(T1, T2) 및 하나의 커패시터(Cst)를 포함한다.
제1 트랜지스터(T1)의 제1 전극은 구동 전원 전압(ELVDD)을 수신하고, 제1 트랜지스터(T1)의 제2 전극은 제2 서브 발광 소자(S_ED2)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 제2 서브 발광 소자(S_ED2)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 구체적으로, 제2 트랜지스터(T2)는 데이터 라인(DL)에 연결된 제1 전극, 제1 스캔 라인(GWL)에 접속된 제어 전극, 제1 트랜지스터(T1)의 제어 전극에 접속된 제2 전극을 포함한다. 제1 스캔 라인(GWL)으로 제1 스캔 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어, 데이터 라인(DL)과 제1 트랜지스터(T1)의 제어 전극이 전기적으로 접속시킨다.
커패시터(Cst)는 구동 전원 라인과 노드(NA) 사이에 배치된다. 커패시터(Cst)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(Cst)에 저장된 전압에 따라 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
제2 서브 발광 소자(S_ED2)의 애노드 전극은 제1 트랜지스터(T1)에 연결되고, 제2 서브 발광 소자(S_ED2)의 캐소드 전극은 소스 전원 라인에 연결되어 소스 전원 전압(ELVSS)을 수신할 수 있다. 소스 전원 전압(ELVSS)은 구동 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 따라서, 제2 서브 발광 소자(S_ED2)는 제1 트랜지스터(T1)를 통해 전달된 신호와 소스 전원 전압(ELVSS) 사이의 차이에 대응하는 전압에 따라 발광할 수 있다.
도 3a, 도 4a, 도 4b 및 도 5a를 참조하면, 제2 구동 드라이버(GDC2)는 스캔 신호들을 출력하는 스캔 드라이버(SDC) 및 발광 제어 신호를 출력하는 발광 드라이버(EDC)를 포함할 수 있다. 도 5a에서는 표시패널(DP)의 하나의 화소 행에 배치된 화소들을 구동하기 위한 신호 라인들 중 4개의 신호 라인들을 예시적으로 도시하였다. 4개의 신호 라인들은 제1 스캔 라인(GWL), 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)일 수 있다. 그러나, 화소들을 구동하기 위한 신호 라인들은 상기한 라인 이외에도 초기화 전압 라인(VIL), 구동 전원 라인 및 소스 전원 라인들을 더 포함한다. 여기서, 제1 내지 제3 스캔 라인들(GWL, GIL, GBL)은 스캔 드라이버(SDC)에 연결되고, 발광 제어 라인(EL)은 발광 드라이버(EDC)에 연결된다.
각 화소행에 배치되는 메인 화소들(M_PX)의 메인 화소 구동회로들(M_PD) 및 제1 서브 화소들(S_PX1)의 제1 서브 화소 구동회로들(S_PD1)은 도 4a에 도시된 회로 구성을 갖기 때문에 제1 스캔 라인(GWL), 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)에 전기적으로 연결될 수 있다. 그러나, 각 화소행에 배치되는 제2 서브 화소들(S_PX2)의 제2 서브 화소 구동회로들(S_PD2)은 도 4b에 도시된 회로 구성을 갖기 때문에 제1 스캔 라인(GWL)과 전기적으로 연결되나, 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)과는 전기적으로 연결되지 않는다. 따라서, 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)은 제2 서브 화소 구동회로들(S_PD2)을 우회하여 배치될 수 있다.
도 3b, 4a 및 도 4b에 도시된 바와 같이, 제2 서브 화소 구동회로(S_PD2)에 포함된 트랜지스터의 개수가 제1 서브 화소 구동회로(S_PD1)에 포함된 트랜지스터의 개수보다 작을 수 있다. 따라서, 제2 서브 화소 구동회로(S_PD2)는 제1 서브 화소 구동회로(S_PD1)보다 작은 폭 또는 사이즈를 가질 수 있고, 그 결과 한정된 크기의 비구동 영역(NGDA) 내에 제2 서브 화소 구동회로들(S_PD2)을 집약하여 배치할 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 따른 제2 서브 화소(S_PX2)는 제2 서브 화소 구동회로(S_PD2) 및 제2 서브 발광 소자(S_ED2)를 포함할 수 있다. 제2 서브 화소 구동회로(S_PD2)는 복수의 트랜지스터들(T1, T2a, T3a) 및 커패시터(Cst, Cp)를 포함한다. 본 발명의 일 예로, 제2 서브 화소 구동회로(S_PD2)는 3 개의 트랜지스터들(T1, T2a, T3a) 및 두 개의 커패시터(Cst, Cp)를 포함한다.
제1 트랜지스터(T1)의 제1 전극은 구동 전원 전압(ELVDD)을 수신하고, 제1 트랜지스터(T1)의 제2 전극은 제2 서브 발광 소자(S_ED2)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극은 노드(NB)에 접속된다.
제1 커패시터(Cst)는 초기화 전압 라인(VIL)과 노드(NB) 사이에 접속된다. 초기화 전압 라인(VIL)으로는 초기화 전압이 인가된다.
제2 트랜지스터(T2a)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제어 전극 사이에 접속되고, 제2 커패시터(Cp)를 경유하여 데이터 라인(DL)에 연결된다. 구체적으로, 제2 트랜지스터(T2a)는 제2 커패시터(Cp)에 연결된 제1 전극, 제1 스캔 라인(GWL)에 접속된 제어 전극, 노드(NB)에 접속된 제2 전극을 포함한다. 제1 스캔 라인(GWL)으로 제1 스캔 신호가 제공될 때 제2 트랜지스터(T2a)가 턴-온되고, 턴-온된 제2 트랜지스터(T2a)를 통해 데이터 라인(DL)과 제1 트랜지스터(T1)의 제어 전극이 전기적으로 접속된다.
제2 커패시터(Cp)는 제2 트랜지스터(T2a)의 제1 전극과 데이터 라인(DL) 사이에 접속된다.
제3 트랜지스터(T3a)는 제2 트랜지스터(T2a)와 제1 트랜지스터(T1) 사이에 접속된다. 구체적으로, 제3 트랜지스터(T3a)는 제1 트랜지스터(T1)의 제2 전극에 연결된 제1 전극, 초기화 전압 라인(VIL)에 연결된 제어 전극 및 제2 트랜지스터(T2a)의 제1 전극에 연결된 제2 전극을 포함한다.
제1 스캔 신호에 응답하여 제2 트랜지스터(T2a)가 턴-온되면, 턴-온된 제2 트랜지스터(T2a)를 통해 데이터 전압이 노드(NB)로 인가된다. 노드(NB)의 전압이 데이터 전압에 의해 변화하면 제1 커패시터(Cst)의 커플링에 의해 제3 트랜지스터(T3a)가 턴-온된다. 제2 및 제3 트랜지스터(T3a)가 턴-온되면, 제1 트랜지스터(T1)가 다이오드 형태로 접속된다. 구동 전원 전압(ELVDD)은 턴-온된 제1 트랜지스터(T1)를 통해 제2 서브 발광 소자(S_ED2)의 애노드 전극으로 제공된다. 따라서, 제2 서브 발광 소자(S_ED2)는 제1 트랜지스터(T1)를 통해 전달된 신호와 소스 전원 전압(ELVSS) 사이의 차이에 대응하는 전압에 따라 발광할 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 따른 제2 서브 화소(S_PX2)는 제2 서브 화소 구동회로(S_PD2) 및 제2 서브 발광 소자(S_ED2)를 포함할 수 있다. 제2 서브 화소 구동회로(S_PD2)는 복수의 트랜지스터들(T1, T2, T4a, T5a) 및 커패시터(Cst)를 포함한다. 본 발명의 일 예로, 제2 서브 화소 구동회로(S_PD2)는 4개의 트랜지스터들(T1, T2, T4a, T5a) 및 하나의 커패시터(Cst)를 포함한다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5a)를 경유하여 구동 전원 전압(ELVDD)을 수신할 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제2 서브 발광 소자(S_ED2)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)의 제어 전극과 제2 전극 사이에는 커패시터(Cst)가 연결된다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DL)에 연결된 제1 전극, 제1 스캔 라인(GWL)에 연결된 제어 전극, 노드(NC)에 연결된 제2 전극을 포함한다. 제1 스캔 라인(GWL)으로 제1 스캔 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다.
제4 트랜지스터(T4a)는 제1 트랜지스터(T1)와 초기화 전압 라인(VIL) 사이에 접속된다. 제4 트랜지스터(T4a)의 제어 전극은 제2 스캔 라인(GIL)에 접속된다. 제2 스캔 라인(GIL)으로 제2 스캔 신호가 제공될 때 제4 트랜지스터(T4a)는 턴-온되어 제1 트랜지스터(T1)의 제2 전극(즉, 제2 서브 발광 소자(S-ED2)의 애노드 전극)으로 초기화 전압(Vint)을 제공한다. 여기서, 제2 스캔 신호는 제1 스캔 신호보다 먼저 발생된 신호일 수 있다. 예를 들어, 제2 스캔 신호는 이전 행 화소의 제1 스캔 라인(GWL)에 인가되는 신호와 동일한 신호일 수 있다.
제5 트랜지스터(T5a)는 구동 전원 라인과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제5 트랜지스터(T5a)의 제어 전극은 발광 제어 라인(EL)에 접속된다.
도 3a, 도 4a, 도 4d 및 도 5b를 참조하면, 각 화소행에 배치되는 메인 화소들(M_PX)의 메인 화소 구동회로들(M_PD) 및 제1 서브 화소들(S_PX1)의 제1 서브 화소 구동회로들(S_PD1)은 도 4a에 도시된 회로 구성을 갖기 때문에 제1 스캔 라인(GWL), 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)에 전기적으로 연결될 수 있다. 그러나, 각 화소행에 배치되는 제2 서브 화소들(S_PX2)의 제2 서브 화소 구동회로들(S_PD2)은 도 4d에 도시된 회로 구성을 갖기 때문에 제1 및 제2 스캔 라인(GWL, GIL), 발광 제어 라인(EL)과 전기적으로 연결되나, 제3 스캔 라인(GBL)과는 전기적으로 연결되지 않는다. 따라서, 제3 스캔 라인(GBL)은 제2 서브 화소 구동회로들(S_PD2)을 우회하여 배치될 수 있다.
도 4b 및 도 4d에 도시된 회로 구조 이외에도, 제2 서브 화소 구동회로(S_PD2)는 제1 서브 화소 구동회로(S_PD2)에 포함된 트랜지스터의 개수보다 작은 트랜지스터를 포함하는 범주 내에서 다양한 회로 구조를 가질 수 있다. 따라서, 제2 서브 화소 구동회로(S_PD2)는 제1 서브 화소 구동회로(S_PD1)보다 작은 사이즈를 가질 수 있고, 그 결과 한정된 크기의 비구동 영역(NGDA) 내에 제2 서브 화소 구동회로들(S_PD2)을 집약하여 배치할 수 있다.
비구동 영역(NGDA) 내에 원하는 개수의 제2 서브 화소 구동회로들(S_PD2)을 집약하여 배치할 수 있음으로써, 제2 표시영역(DA2)에서의 해상도가 제1 표시영역(DA1) 대비 감소하는 현상을 방지할 수 있다. 또한, 제2 표시영역(DA2)에서의 해상도가 제1 표시영역(DA1) 대비 낮은 경우, 제1 및 제2 표시영역(DA1, DA2)의 휘도차를 보상하기 위하여 메인 화소(M_PX) 대비 제1 및 제2 서브 화소들(S_PX1, S_PX2)의 구동 전류량을 증가시킬 수 있다. 이 경우, 제1 및 제2 서브 화소들(S_PX1, S_PX2)의 수명이 감소할 수 있다. 그러나, 본 발명에 따르면 제2 표시영역(DA2)의 해상도 및 제1 및 제2 표시영역(DA1, DA2) 사이의 휘도차가 개선되어 제1 및 제2 서브 화소들(S_PX1, S_PX2)의 수명 저하 문제를 해소할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 평면도이고, 도 6b는 본 발명의 일 실시예에 따른 도 2b에 도시된 A1 영역의 확대 사시도이다.
도 6a 및 도 6b를 참조하면, 표시패널(DP)의 제1 표시영역(DA1)에는 메인 화소들(M_PX)이 배치된다. 메인 화소들(M_PX)은 복수 개의 레드 화소들, 복수 개의 그린 화소들, 및 복수 개의 블루 화소들을 포함할 수 있다. 각 메인 화소(M_PX)는 메인 화소 구동회로(M_PD) 및 메인 발광 소자(M_ED)를 포함한다. 제1 표시영역(DA1) 내에서, 메인 화소들(M_PX) 중 중 서로 다른 컬러를 표시하는 화소들은 서로 다른 사이즈 또는 서로 다른 형상을 가질 수 있다.
제2 표시영역(DA2)의 제4 에지 표시영역(DA2_E4)은 제1 및 제2 서브 영역(SA1, SA2)을 포함할 수 있다. 표시패널(DP)의 제1 서브 영역(SA1)에는 제1 서브 화소들(S_PX1)이 배치되고, 표시패널(DP)의 제2 서브 영역(SA1)에는 제2 서브 화소들(S_PX2)이 배치된다. 제1 서브 화소들(S_PX1)은 복수 개의 레드 화소들, 복수 개의 그린 화소들, 및 복수 개의 블루 화소들을 포함할 수 있다. 각 제1 서브 화소(S_PX1)는 제1 서브 화소 구동회로(S_PD1) 및 제1 서브 발광 소자(S_ED1)를 포함한다. 제2 서브 화소들(S_PX2)은 복수 개의 레드 화소들, 복수 개의 그린 화소들, 및 복수 개의 블루 화소들을 포함할 수 있다. 각 제2 서브 화소(S_PX2)는 제2 서브 화소 구동회로(S_PD2) 및 제2 서브 발광 소자(S_ED2)를 포함한다.
제4 에지 표시영역(DA2_E4)의 제1 서브 영역(SA1)에 배치되는 제1 서브 화소들(S_PX1)은 제1 표시영역(DA1)에 배치되는 메인 화소들(M_PX)과 상이한 화소 구조를 가질 수 있다. 따라서, 제1 표시영역(DA1)의 해상도와 제2 표시영역(DA2)의 해상도가 서로 상이할 수 있다.
특히, 제1 서브 화소 구동회로(S_PD1)와 메인 화소 구동회로(M_PD)는 상이한 회로 구조를 가질 수 있다. 예를 들어, 제1 서브 화소 구동회로(S_PD1)에 포함되는 트랜지스터들의 개수와 메인 화소 구동회로(M_PD)에 포함되는 트랜지스터들의 개수는 서로 상이할 수 있다. 또한, 동일 컬러를 출력하는 제1 서브 발광 소자(S_ED1)와 메인 발광 소자(M_ED)를 비교했을 때, 이들은 서로 다른 사이즈 또는 서로 다른 형상을 가질 수 있다. 예를 들어, 메인 발광 소자(M_ED)는 제1 및 제2 방향(DR1, DR2)에 의해 정의된 평면 상에서 마름모 형상을 갖는 반면, 제1 서브 발광 소자(S_ED1)는 평면 상에서 제1 및 제2 방향(DR1, DR2)에 의해 정의된 평면 상에서 직사각형 형상을 가질 수 있다.
제4 에지 표시영역(DA2_E4)의 제2 서브 영역(SA2)에 배치되는 제2 서브 화소들(S_PX2)은 제1 표시영역(DA1)에 배치되는 메인 화소들(M_PX)과 상이한 화소 구조를 가질 수 있다. 또한, 제2 서브 화소들(S_PX2)은 제1 서브영역(SA1)에 배치되는 제1 서브 화소들(S_PX1)과 상이한 화소 구조를 가질 수 있다. 특히, 제2 서브 화소 구동회로(S_PD2)는 메인 화소 구동회로(M_PD) 및 제1 서브 화소 구동회로(S_PD1)와 상이한 회로 구조를 가질 수 있다. 예를 들어, 제2 서브 화소 구동회로(S_PD2)에 포함되는 트랜지스터들의 개수는 제1 서브 화소 구동회로(S_PD1)에 포함되는 트랜지스터들의 개수보다 작을 수 있다. 따라서, 제2 서브 화소 구동회로(S_PD2)의 폭 또는 사이즈는 제1 서브 화소 구동회로(S_PD1)의 폭 또는 사이즈보다 작을 수 있다. 제2 서브 영역(SA2)에 배치되는 제2 서브 화소들(S_PX2)의 제2 서브 화소 구동회로들(S_PD2)은 제2 구동 드라이버(GDC2)와 평면 상에서 중첩하지 않을 수 있다.
한편, 동일 컬러를 출력하는 제2 서브 발광 소자(S_ED2)와 메인 발광 소자(M_ED)를 비교했을 때, 이들은 서로 다른 사이즈 또는 서로 다른 형상을 가질 수 있다. 또한, 동일 컬러를 출력하는 제2 서브 발광 소자(S_ED2)와 제1 서브 발광 소자(S_ED1)를 비교했을 때, 이들은 서로 동일 사이즈 또는 동일 형상을 가질 수 있다.
제2 서브 화소들(S_PX2)의 제2 서브 발광 소자들(S_ED2) 중 일부는 제2 구동 드라이버(GDC2)와 평면 상에서 중첩하지 않을 수 있고, 일부는 제2 구동 드라이버(GDC2)와 평면 상에서 중첩할 수 있다. 즉, 제2 서브 화소들(S_PX2)의 제2 서브 발광 소자드들(S_ED2) 중 일부는 제2 서브 화소 구동회로들(S_PD2) 상에 배치되고, 일부는 제2 구동 드라이버(GDC2) 상에 배치될 수 있다.
도 6b를 참조하면, 메인 화소 구동회로들(M_PD)는 제1 방향(DR1) 상에서 제1 폭(W1)을 갖고, 제1 서브 화소 구동회로들(S_PD1)는 제1 방향(DR1) 상에서 제3 폭(W3)을 갖는다. 여기서, 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다. 또한, 제2 서브 화소 구동회로들(S_PD2)는 제1 방향(DR1) 상에서 제4 폭(W4)을 갖는다. 여기서, 제4 폭(W4)은 제1 및 제3 폭(W1, W3)보다 작을 수 있다.
표시 소자층(DP_EL)은 메인 발광 소자들(M_ED), 제1 및 제2 서브 발광 소자들(S_ED1, S_ED2)을 포함한다. 표시 소자층(DP_EL)은 제2 구동 드라이버(GDC2)와 중첩할 수 있다. 표시 소자층(DP_EL)에 배치되는 제2 서브 발광 소자들(S_ED2) 중 일부는 제2 구동 드라이버(GDC2)와 중첩할 수 있다. 따라서, 제2 서브 영역(SA2) 중 제2 구동 드라이버(GDC2)가 배치되는 구동 영역(GDA)에서도 제2 서브 발광 소자들(S_ED2)에 의해 영상이 표시될 수 있다.
제2 서브 영역(SA2)의 제2 서브 발광 소자들(S_ED2)을 구동하기 위한 제2 서브 화소 구동회로들(S_PD2)은 제2 구동 드라이버(GDC2)가 배치되지 않는 비구동 영역(NGDA)에 배치된다. 한정된 크기를 갖는 비구동 영역(NGDA) 내에 제2 서브 화소 구동회로들(S_PD2)을 집약하여 배치하기 위하여, 제2 서브 화소 구동회로들(S_PD2) 각각은 제1 서브 화소 구동회로들(S_PD1) 각각보다 작은 폭, 사이즈 또는 면적을 가질 수 있다. 그러기 위해, 제2 서브 화소 구동회로들(S_PD2) 각각에 포함된 트랜지스터의 개수가 제1 서브 화소 구동회로들(S_PD2) 각각에 포함된 트랜지스터의 개수보다 작을 수 있다.
본 발명의 일 예로, 제1 서브 영역(SA1)에서 단위 면적 당 제1 서브 발광 소자들(S_ED1)의 밀도는 제2 서브 영역(SA2)에서 단위 면적 당 제2 서브 발광 소자드들(S_ED2)의 밀도와 서로 상이할 수 있다. 즉, 단위 면적 당 제2 서브 발광 소자들(S_ED2)의 밀도는 단위 면적 당 제1 서브 발광 소자들(S_ED1)의 밀도보다 작을 수 있다.
본 발명의 일 예로, 제1 서브 영역(SA1)에서 제1 서브 발광 소자들(S_ED1)은 제1 방향(DR1) 상에서 제1 간격(d1)으로 배치되고, 제2 서브 영역(SA2)의 제2 서브 발광 소자들(S_ED2)은 제1 방향(DR1) 상에서 제2 간격으로 배치될 수 있다. 여기서, 제2 간격(d2)은 제1 간격(d1)보다 클 수 있다.
도 6a 및 도 6b에서는 제4 에지 표시영역(DA2_E4)을 일 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 제1 내지 제4 에지 표시영역(DA2_E1~DA2_E4, 도 2b 참조)에서 제1 서브 발광 소자들(S_ED1)의 밀도와 제2 서브 발광 소자들(S_ED2)의 밀도는 서로 동일할 수 있다. 또한, 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4, 도 2b 참조)에서 제1 서브 발광 소자들(S_ED1)의 밀도와 제2 서브 발광 소자들(S_ED2)의 밀도는 서로 상이할 수 있다.
본 발명의 다른 일 예로, 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)에서 제2 서브 발광 소자들(S_ED2)의 밀도는 제1 표시영역(DA1)으로부터의 거리에 따라 달라질 수 있다. 즉, 제1 내지 제4 코너 표시영역(DA2_C1~DA2_C4)에서 제2 서브 발광 소자들(S_ED2)의 밀도는 제1 표시영역(DA1)으로부터 멀어질수록 감소할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 메인 화소의 등가 회로도이고, 도 7b는 본 발명의 일 실시예에 따른 제1 서브 화소의 등가 회로도이며, 도 7c는 본 발명의 일 실시예에 따른 제2 서브 화소의 등가 회로도이다. 도 8은 본 발명의 일 실시예에 따른 메인 화소, 제1 서브 화소, 제2 서브 화소들 및 신호 라인들의 연결 관계를 나타낸 평면도이다.
도 7a를 참조하면, 본 발명의 일 실시예에 따른 메인 화소(M_PX)는 메인 화소 구동회로(M_PD) 및 메인 발광 소자(M_ED)를 포함할 수 있다. 메인 화소 구동회로(M_PD)는 복수의 트랜지스터들(T1-T7) 및 커패시터(Cst)를 포함한다. 복수의 트랜지스터들(T1-T7) 및 커패시터(Cst)는 데이터 신호 및 스캔 신호에 응답하여 메인 발광 소자(M_ED)에 흐르는 전류량을 제어할 수 있다.
본 발명의 일 예로, 메인 화소 구동회로(M_PD)는 7개의 트랜지스터들(T1~T7) 및 하나의 커패시터(Cst)를 포함한다. 메인 화소 구동회로(M_PD)는 도 4a에 도시된 제1 서브 화소 구동회로(S_PD1)과 동일한 회로 구조를 갖는다. 따라서, 메인 화소 구동회로(M_PD)에 대한 구체적인 설명은 생략한다.
도 7b를 참조하면, 본 발명의 일 실시예에 따른 제1 서브 화소(S_PX1)는 제1 서브 화소 구동회로(S_PD1) 및 제1 서브 발광 소자(S_ED1)를 포함할 수 있다. 제1 서브 화소 구동회로(S_PD1)는 복수의 트랜지스터들(T1, T2, T4a, T5a) 및 커패시터(Cst)를 포함한다. 본 발명의 일 예로, 제1 서브 화소 구동회로(S_PD1)는 4개의 트랜지스터들(T1, T2, T4a, T5a) 및 하나의 커패시터(Cst)를 포함한다. 즉, 제1 서브 화소 구동회로(S_PD1)는 메인 화소 구동회로(M_PD)보다 작은 개수의 트랜지스터를 포함한다.
여기서, 제1 서브 화소 구동회로(S_PD1)는 도 4d에 도시된 제2 서브 화소 구동회로(S_PD2)과 동일한 회로 구조를 갖는다. 따라서, 제1 서브 화소 구동회로(S_PD1)에 대한 구체적인 설명은 생략한다.
도 7c를 참조하면, 본 발명의 일 실시예에 따른 제2 서브 화소(S_PX2)는 제2 서브 화소 구동회로(S_PD2) 및 제2 서브 발광 소자(S_ED2)를 포함할 수 있다. 제2 서브 화소 구동회로(S_PD2)는 복수의 트랜지스터들(T1, T2) 및 커패시터(Cst)를 포함한다. 본 발명의 일 예로, 제2 서브 화소 구동회로(S_PD2)는 2개의 트랜지스터들(T1, T2) 및 하나의 커패시터(Cst)를 포함한다. 즉, 제2 서브 화소 구동회로(S_PD2)는 제1 서브 화소 구동회로(S_PD1)보다 작은 개수의 트랜지스터를 포함한다.
여기서, 제2 서브 화소 구동회로(S_PD2)는 도 4b에 도시된 제2 서브 화소 구동회로(S_PD2)과 동일한 회로 구조를 갖는다. 따라서, 제2 서브 화소 구동회로(S_PD2)에 대한 구체적인 설명은 생략한다.
도 6a, 도 7a 내지 도 7c 및 도 8을 참조하면, 제2 구동 드라이버(GDC2)는 스캔 신호들을 출력하는 스캔 드라이버(SDC) 및 발광 제어 신호를 출력하는 발광 드라이버(EDC)를 포함할 수 있다. 도 8에서는 표시패널(DP)의 하나의 화소 행에 배치된 화소들을 구동하기 위한 신호 라인들 중 4개의 신호 라인들을 예시적으로 도시하였다. 4개의 신호 라인들은 제1 스캔 라인(GWL), 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)일 수 있다. 그러나, 화소들을 구동하기 위한 신호 라인들은 상기한 라인 이외에도 초기화 전압 라인(VIL), 구동 전원 라인 및 소스 전원 라인들을 더 포함한다. 여기서, 제1 내지 제3 스캔 라인들(GWL, GIL, GBL)은 스캔 드라이버(SDC)에 연결되고, 발광 제어 라인(EL)은 발광 드라이버(EDC)에 연결된다.
각 화소행에 배치되는 메인 화소들(M_PX)의 메인 화소 구동회로들(M_PD)은 도 7a에 도시된 회로 구성을 갖기 때문에 제1 스캔 라인(GWL), 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)에 전기적으로 연결될 수 있다. 그러나, 각 화소행에 배치되는 제1 서브 화소들(S_PX1)의 제1 서브 화소 구동회로들(S_PD1)은 도 7b에 도시된 회로 구성을 갖기 때문에 제1 스캔 라인(GWL), 제2 스캔 라인(GIL) 및 발광 제어 라인(EL)과 전기적으로 연결되나, 제3 스캔 라인(GBL)과는 전기적으로 연결되지 않는다. 따라서, 제3 스캔 라인(GBL)은 제1 서브 화소 구동회로들(S_PD1)을 우회하여 배치될 수 있다.
또한, 각 화소행에 배치되는 제2 서브 화소들(S_PX2)의 제2 서브 화소 구동회로들(S_PD2)은 도 7c에 도시된 회로 구성을 갖기 때문에 제1 스캔 라인(GWL)과 전기적으로 연결되나, 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)과는 전기적으로 연결되지 않는다. 따라서, 제2 스캔 라인(GIL), 제3 스캔 라인(GBL) 및 발광 제어 라인(EL)은 제2 서브 화소 구동회로들(S_PD2)을 우회하여 배치될 수 있다.
도 6b, 7a 내지 도 7c에 도시된 바와 같이, 제1 및 제2 서브 화소 구동회로(S_PD1, S_PD2)에 포함된 트랜지스터의 개수가 메인 화소 구동회로(M_PD)에 포함된 트랜지스터의 개수보다 작을 수 있다. 따라서, 제1 및 제2 서브 화소 구동회로(S_PD1, S_PD2)는 메인 화소 구동회로(M_PD)보다 작은 폭 또는 사이즈를 가질 수 있다. 그 결과, 한정된 크기의 제2 표시영역(DA2, 도 2a 참조) 내에 제1 및 제2 서브 화소 구동회로들(S_PD1, S_PD2)을 집약하여 배치할 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범상에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범상에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시장치 DP: 표시패널
DA1: 제1 표시영역 DA2: 제2 표시영역
M_PX: 메인 화소 S_PX1: 제1 서브 화소
S_PX2: 제2 서브 화소 SA1: 제1 서브 영역
SA2: 제2 서브 영역 GDC1, GDC2: 구동 드라이버
M_PD: 메인 화소 구동회로 M_ED: 메인 발광 소자
S_PD1: 제1 서브 화소 구동회로 S_PD2: 제2 서브 화소 구동회로
S_ED1: 제1 서브 발광 소자 S_ED2: 제2 서브 발광 소자

Claims (23)

  1. 제1 표시영역 및 상기 제1 표시영역에 인접한 제2 표시영역이 정의된 표시패널을 포함하고,
    상기 표시패널은,
    상기 제1 표시영역에 배치되는 메인 화소들;
    상기 제2 표시영역의 제1 서브 영역에 배치된 제1 서브 화소들; 및
    상기 제2 표시영역의 제2 서브 영역에 배치되고, 상기 메인 화소들과 다른 화소 구조를 갖는 제2 서브 화소들을 포함하는 표시장치.
  2. 제1항에 있어서, 상기 표시패널은,
    상기 제2 표시영역에 배치되고, 상기 메인 화소들, 상기 제1 및 제2 서브 화소들을 구동하기 위한 구동 드라이버를 더 포함하고,
    상기 제2 서브 영역은 상기 구동 드라이버와 평면 상에서 부분적으로 중첩하는 표시장치.
  3. 제2항에 있어서, 상기 제1 서브 화소들 각각은,
    제1 서브 화소 구동회로; 및
    상기 제1 서브 화소 구동회로에 전기적으로 연결된 제1 서브 발광 소자를 포함하고,
    상기 제2 서브 화소들 각각은,
    상기 제2 서브 화소 구동회로; 및
    상기 제2 서브 화소 구동회로에 전기적으로 연결된 제2 서브 발광 소자를 포함하고,
    상기 제1 서브 화소 구동회로와 상기 제2 서브 화소 구동회로는 서로 다른 회로 구조를 갖는 표시장치.
  4. 제3항에 있어서, 상기 제1 서브 화소 구동회로에 포함되는 트랜지스터들의 개수와 제2 서브 화소 구동회로에 포함되는 트랜지스터들의 개수는 서로 상이한 표시장치.
  5. 제4항에 있어서, 상기 제2 서브 화소 구동회로에 포함되는 트랜지스터들의 개수는 제1 서브 화소 구동회로에 포함되는 트랜지스터들의 개수보다 적은 표시장치.
  6. 제3항에 있어서, 상기 제2 서브 영역은,
    상기 제2 서브 화소들의 제2 서브 화소 구동회로들이 배치되는 비구동 영역; 및
    상기 구동 드라이버가 배치되는 구동 영역을 포함하고,
    상기 제2 서브 화소들의 제2 서브 발광 소자들 중 일부는 상기 구동 영역에 중첩하고, 나머지 일부는 상기 비구동 영역에 중첩하는 표시장치.
  7. 제3항에 있어서, 상기 표시패널은,
    상기 메인 화소들 및 상기 제1 서브 화소들에 연결된 n개의 신호라인들을 더 포함하고,
    상기 n개의 신호라인들 중 일부 신호라인들은 상기 제2 서브 화소들과 전기적으로 연결되고, 상기 n개의 신호라인들 중 상기 일부 신호라인들을 제외한 나머지 신호라인들은 상기 제2 서브 화소들과 전기적으로 연결되지 않는 표시장치.
  8. 제3항에 있어서, 상기 메인 화소들 각각은,
    메인 화소 구동회로; 및
    상기 메인 화소 구동회로에 전기적으로 연결된 메인 발광 소자를 포함하고,
    상기 제1 서브 화소 구동회로는 상기 메인 화소 구동회로와 동일한 회로 구조를 갖는 표시장치.
  9. 제8항에 있어서, 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 실질적으로 동일한 컬러를 갖는 광을 방출하고,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 서로 동일한 사이즈 및 형상을 갖는 표시장치.
  10. 제3항에 있어서, 단위 면적 당 상기 제1 서브 화소들의 밀도는 단위 면적 당 상기 제2 서브 화소들의 밀도와 상이한 표시장치.
  11. 제10항에 있어서, 상기 메인 화소들 각각은,
    메인 화소 구동회로; 및
    상기 메인 화소 구동회로에 전기적으로 연결된 메인 발광 소자를 포함하고,
    상기 제1 서브 화소 구동회로는 상기 메인 화소 구동회로와 상이한 회로 구조를 갖는 표시장치.
  12. 제10항에 있어서,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 실질적으로 동일한 컬러를 갖는 광을 방출하고,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 서로 다른 크기 및 형상을 갖는 표시장치.
  13. 제1항에 있어서, 상기 제2 표시영역은,
    상기 제1 표시영역의 적어도 일측으로부터 벤딩된 에지 표시영역; 및
    상기 제1 표시영역의 코너로부터 벤딩된 코너 표시영역을 포함하는 표시장치.
  14. 제13항에 있어서, 상기 표시패널은,
    상기 에지 표시영역 및 상기 코너 표시영역 내에 배치되고, 상기 메인 화소들, 상기 제1 및 제2 서브 화소들을 구동하기 위한 구동 드라이버를 더 포함하고,
    상기 구동 드라이버는,
    상기 에지 표시영역 내에서 상기 에지 표시영역의 외측변에 인접하여 배치되고, 상기 코너 표시영역 내에서 상기 제1 표시영역과의 경계에 인접하여 배치되는 표시장치.
  15. 제13항에 있어서, 상기 에지 표시영역은 상기 제1 및 제2 서브 영역을 포함하고,
    상기 코너 표시영역은 상기 제1 및 제2 서브 영역을 포함하는 표시장치.
  16. 제1 표시영역 및 상기 제1 표시영역에 인접한 제2 표시영역이 정의된 표시패널을 포함하고,
    상기 표시패널은,
    상기 제1 표시영역에 배치되는 메인 화소들;
    상기 제2 표시영역의 제1 서브 영역에 배치되고, 제1 서브 화소 구동회로 및 상기 제1 서브 화소 구동회로에 전기적으로 연결된 제1 서브 발광 소자를 포함하는 제1 서브 화소들; 및
    상기 제2 표시영역의 제2 서브 영역에 배치되고, 제2 서브 화소 구동회로 및 상기 제2 서브 화소 구동회로에 전기적으로 연결된 제2 서브 발광 소자를 포함하는 제2 서브 화소들을 포함하고,
    상기 제1 서브 화소 구동회로와 상기 제2 서브 화소 구동회로는 서로 다른 회로 구조를 갖는 표시장치.
  17. 제16항에 있어서, 상기 표시패널은,
    상기 제2 표시영역에 배치되고, 상기 메인 화소들, 상기 제1 및 제2 서브 화소들을 구동하기 위한 구동 드라이버를 더 포함하고,
    상기 제2 서브 영역은 상기 구동 드라이버와 평면 상에서 부분적으로 중첩하는 표시장치.
  18. 제17항에 있어서, 상기 제2 서브 영역은,
    상기 제2 서브 화소들의 제2 서브 화소 구동회로들이 배치되는 비구동 영역; 및
    상기 구동 드라이버가 배치되는 구동 영역을 포함하고,
    상기 제2 서브 화소들의 제2 서브 발광 소자들 중 일부는 상기 구동 영역에 중첩하고, 나머지 일부는 상기 비구동 영역에 중첩하는 표시장치.
  19. 제16항에 있어서, 상기 제2 서브 화소 구동회로에 포함되는 트랜지스터들의 개수는 제1 서브 화소 구동회로에 포함되는 트랜지스터들의 개수보다 적은 표시장치.
  20. 제16항에 있어서, 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 실질적으로 동일한 컬러를 갖는 광을 방출하고,
    상기 제1 서브 발광 소자의 사이즈 및 형상은 상기 제2 서브 발광 소자의 사이즈 및 형상과 동일한 표시장치.
  21. 제16항에 있어서, 상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 실질적으로 동일한 컬러를 갖는 광을 방출하고,
    상기 제1 서브 발광 소자와 상기 제2 서브 발광 소자는 서로 다른 사이즈 및 형상을 갖는 표시장치.
  22. 제16항에 있어서, 상기 제2 표시영역은,
    상기 제1 표시영역의 적어도 일측으로부터 벤딩된 에지 표시영역; 및
    상기 제1 표시영역의 코너로부터 벤딩된 코너 표시영역을 포함하는 표시장치.
  23. 제22항에 있어서, 상기 표시패널은,
    상기 에지 표시영역 및 상기 코너 표시영역 내에 배치되고, 상기 메인 화소들, 상기 제1 및 제2 서브 화소들을 구동하기 위한 구동 드라이버를 더 포함하고,
    상기 구동 드라이버는,
    상기 에지 표시영역 내에서 상기 에지 표시영역의 외측변에 인접하여 배치되고, 상기 코너 표시영역 내에서 상기 제1 표시영역과의 경계에 인접하여 배치되는 표시장치.
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