JP2024502220A - 電極構造、表示パネル及び電子機器 - Google Patents

電極構造、表示パネル及び電子機器 Download PDF

Info

Publication number
JP2024502220A
JP2024502220A JP2022574146A JP2022574146A JP2024502220A JP 2024502220 A JP2024502220 A JP 2024502220A JP 2022574146 A JP2022574146 A JP 2022574146A JP 2022574146 A JP2022574146 A JP 2022574146A JP 2024502220 A JP2024502220 A JP 2024502220A
Authority
JP
Japan
Prior art keywords
electrode
strip
conductive connection
connection strip
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022574146A
Other languages
English (en)
Inventor
▲曉▼▲曉▼ ▲陳▼
▲楊▼ 胡
▲創▼ ▲陳▼
▲遠▼▲輝▼ 郭
▲鵬▼ 江
侠 石
玉杰 高
▲寧▼ 朱
云 李
建涛 ▲劉▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Wuhan BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Wuhan BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from CN202110041652.XA external-priority patent/CN114764204A/zh
Priority claimed from PCT/CN2021/083044 external-priority patent/WO2022198578A1/zh
Priority claimed from PCT/CN2021/085622 external-priority patent/WO2022213256A1/zh
Application filed by BOE Technology Group Co Ltd, Wuhan BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2024502220A publication Critical patent/JP2024502220A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G02F1/13394—Gaskets; Spacers; Sealing of cells spacers regularly patterned on the cell subtrate, e.g. walls, pillars
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
    • G02F1/133707—Structures for producing distorted electric fields, e.g. bumps, protrusions, recesses, slits in pixel electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/50—Protective arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本開示の実施例は電極構造、表示パネル及び電子機器に関する。該電極構造は、第１方向（Ｙ）に間隔をおいて配列された第１電極部（２０）及び第２電極部（２１）と、前記第１電極部（２０）と前記第２電極部（２１）との間に位置する導電接続部（２２）とを含み、前記第１電極部（２０）は、前記第１方向（Ｙ）に延伸する第１接続ストリップ（２０１）、及び前記第１方向（Ｙ）に間隔をおいて配列された複数の第１電極ストリップ（２０２）を含み、前記第１接続ストリップ（２０１）は第２方向（Ｘ）に対向する第１側（２０１ａ）と第２側（２０１ｂ）を有し、前記複数の第１電極ストリップ（２０２）は、前記第１接続ストリップ（２０１）の第１側（２０１ａ）に位置し、前記第１接続ストリップ（２０１）に接続され、隣接する前記第１電極ストリップ（２０２）の前記第１接続ストリップ（２０１）から離れる端部間は開口状であり、前記第２電極部（２１）は、前記第１方向（Ｙ）に延伸する第２接続ストリップ（２１１）、及び前記第１方向（Ｙ）に間隔をおいて配列された複数の第２電極ストリップ（２１２）を含み、前記第２接続ストリップ（２１１）は前記第１側（２０１ａ）の前記第２側（２０１ｂ）から離れる位置に位置し、前記第２接続ストリップ（２１１）は前記第２方向（Ｘ）に対向する第３側（２１１ａ）と第４側（２１１ｂ）を有し、前記第３側（２１１ａ）は前記第４側（２１１ｂ）の前記第１側（２０１ａ）に近い位置に位置し、前記複数の第２電極ストリップ（２１２）は、前記第２接続ストリップ（２１１）の第３側（２１１ａ）に位置し、前記第２接続ストリップ（２１１）に接続され、隣接する前記第２電極ストリップ（２１２）の前記第２接続ストリップ（２１１）から離れる端部間は開口状であり、前記導電接続部（２２）の両端はそれぞれ前記第１接続ストリップ（２０１）及び前記第２接続ストリップ（２１１）に接続され、該電極構造の設計は、電極構造の周囲の光効率を向上させることができ、さらに該電極構造を表示パネルに用いるときの表示パネルの品質を向上させることができる。

Description

本願は、２０２１年１月１３日に提出された中国特許出願第２０２１１００４１６５２．Ｘ号の優先権、２０２１年３月２５日に提出されたＰＣＴ国際出願第ＰＣＴ／ＣＮ２０２１／０８３０４４号の優先権、２０２１年４月６日に提出されたＰＣＴ国際出願第ＰＣＴ／ＣＮ２０２１／０８５６２２号の優先権を主張し、上記の中国特許出願及びＰＣＴ国際出願で開示されている全内容は本願の一部として援用されている。
本開示の実施例は表示技術分野に関し、具体的には、電極構造、表示パネル及び電子機器に関する。
液晶表示パネルの継続的な発展に伴い、高解像度の製品が継続的に開発されているが、画素の増加に伴い、一連の問題が発生しやすくなり、例えば、液晶表示パネルに対してある圧力試験又は落下試験を行うときに、輝点、スノー等の輝度ムラの問題が発生しやすい。また、液晶表示パネルの電極構造は製造過程で不純物粒子（Ｐａｒｔｉｃａｌ）の影響を受けやすく、断線等の不具合が発生しやすく、それにより画素欠陥を引き起こし、さらに液晶表示パネルの収率を低下させ、液晶表示パネルの信頼性及び製品の品質に影響を与える。
本開示の実施例は電極構造、表示パネル及び電子機器を提供し、半開放式の第１スリット及び第２スリットを有するように電極構造の第１電極部及び第２電極部をそれぞれ設計することによって、第１スリット及び第２スリットの開口箇所にも液晶分子の偏向を発生させることができ、そして、第１スリット及び第２スリットを半開放式の状態にすることによって、さらに電極構造の周囲の光効率を向上させることができ、さらに関連技術の制限及び欠陥による１つ又は複数の問題を少なくともある程度で解消することができる。
本開示の少なくとも１つの実施例は表示パネルを提供し、該表示パネルはセル化して設置されたアレイ基板と対向基板を含み、前記アレイ基板は、第１ベースと、前記第１ベースの前記対向基板に近い一方側に形成された走査線、データ線、第１阻害壁及び第２阻害壁とを含み、前記データ線は第１方向に延伸し、前記走査線は第２方向に延伸し、前記第１方向は前記第２方向と交差し、前記第１阻害壁及び前記第２阻害壁はそれぞれ前記走査線の前記第１方向における対向両側に位置し、前記第１阻害壁及び前記第２阻害壁はいずれも、前記走査線と同じ層に設置され、互いに間隔をおいた第１阻害層と、前記データ線と同じ層に設置され、互いに間隔をおいた第２阻害層とを含み、前記第２阻害層の前記第１ベースでの正投影は前記第１阻害層の前記第１ベースでの正投影と重ね合わせられ、前記第１阻害層と前記走査線との前記第１方向における間隔を第１間隔とし、前記第２阻害層と前記走査線との前記第１方向における間隔を第２間隔とし、前記第２間隔は前記第１間隔よりも大きく、前記対向基板は、第２ベースと、前記第２ベースの前記アレイ基板に近い一方側に位置するスペーサとを含み、前記スペーサの前記第１ベースに近い表面を天面とし、前記スペーサの天面の前記第１ベースでの正投影は、前記走査線の前記第１ベースでの正投影内に位置し、前記第１阻害壁及び前記第２阻害壁の前記第１ベースでの正投影の間に位置し、前記スペーサの天面の前記第１方向におけるサイズは前記第１間隔よりも大きい。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記スペーサの天面の前記第１方向におけるサイズと前記第１間隔との比は２以上である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第２阻害層と前記スペーサとの前記第１方向における間隔を第３間隔とし、前記第３間隔と前記スペーサの天面の前記第１方向におけるサイズとの比は０．５以上である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第３間隔と前記スペーサの天面の前記第１方向におけるサイズとの比は１以上である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第３間隔と前記データ線の前記第２方向におけるサイズとの比は２～４である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第２阻害層の前記第１ベースでの正投影は前記第１阻害層の前記第１ベースでの正投影内に位置し、前記第１方向は前記第２方向と垂直である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記アレイ基板は、前記第１ベース上に形成され、前記第２方向に延伸する第１共通線をさらに含み、前記第１共通線は前記走査線と同じ層に設置され、互いに間隔をおき、前記第２阻害壁の第１阻害層は前記第１共通線の一部の構造である。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記アレイ基板は前記第２方向及び前記第１方向に前記第１ベース上にアレイ状に配列された複数のサブ画素ユニットをさらに含み、各前記サブ画素ユニットは画素電極、共通電極及びトランジスタを含み、前記トランジスタはゲート、第１極及び第２極を含み、前記ゲートは前記走査線に接続され、前記第１極は前記画素電極に接続され、前記第２極は前記データ線に接続され、前記共通電極の前記第１ベースでの正投影は前記画素電極の前記第１ベースでの正投影と重ね合わせられ、前記共通電極は前記第１共通線に接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記画素電極は前記共通電極の前記第１ベースから離れる一方側に位置し、前記画素電極は、第１電極部と、第２電極部と、導電接続部とを含み、前記第１電極部は、前記第１方向に延伸する第１接続ストリップ、及び前記第１方向に間隔をおいて配列された複数の第１電極ストリップを含み、前記第１接続ストリップは前記第２方向に対向する第１側と第２側を有し、前記複数の第１電極ストリップは、前記第１接続ストリップの第１側に位置し、前記第１接続ストリップに接続され、隣接する前記第１電極ストリップの前記第１接続ストリップから離れる端部間は開口状であり、前記第２電極部は、前記第１電極部と前記第１方向に間隔をおいて配列され、前記第２電極部は、前記第１方向に延伸する第２接続ストリップ、及び前記第１方向に間隔をおいて配列された複数の第２電極ストリップを含み、前記第２接続ストリップは前記第１側の前記第２側から離れる位置に位置し、前記第２接続ストリップは前記第２方向に対向する第３側と第４側を有し、前記第３側は前記第４側の前記第１側に近い位置に位置し、前記複数の第２電極ストリップは、前記第２接続ストリップの第３側に位置し、前記第２接続ストリップに接続され、隣接する前記第２電極ストリップの前記第２接続ストリップから離れる端部間は開口状であり、前記導電接続部は、前記第１電極部と前記第２電極部との間に位置し、前記導電接続部の両端はそれぞれ前記第１接続ストリップ及び前記第２接続ストリップに接続され、前記導電接続部の面積は、前記第１電極ストリップの面積及び前記第２電極ストリップの面積よりも大きい。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記導電接続部は、前記第２方向に間隔をおいて配列され且ついずれも前記第１方向に延伸する第１導電接続ストリップ及び第２導電接続ストリップと、前記第１導電接続ストリップと前記第２導電接続ストリップとの間に位置し、前記第１方向に間隔をおいて配列された少なくとも２本の第３導電接続ストリップとを含み、各前記第３導電接続ストリップの両端はそれぞれ前記第１導電接続ストリップ及び前記第２導電接続ストリップに接続され、前記第１導電接続ストリップは前記第１接続ストリップに接続され、前記第２導電接続ストリップは前記第２接続ストリップに接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１電極ストリップ、前記第２電極ストリップ及び前記第３導電接続ストリップはいずれも第３方向に延伸し、前記第１電極ストリップ、前記第２電極ストリップ及び前記第３導電接続ストリップの第１幅は等しく、前記第１幅は第４方向におけるサイズであり、前記第３方向は前記第４方向と垂直であり、且つ前記第３方向は前記第１方向及び前記第２方向と交差する。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記アレイ基板は、前記データ線と同じ層に設置され、互いに間隔をおいた第２共通線をさらに含み、前記第２共通線は前記第１方向に延伸し、且つ前記第２共通線の両端はそれぞれ、第１ビアホール構造を介して前記第１方向に隣接する２つの前記サブ画素ユニットの共通電極に接続される。
例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１ビアホール構造は第１ビアホール部、第２ビアホール部及びビアホール接続部を含み、前記ビアホール接続部は、前記画素電極と同じ層に設置され、互いに間隔をおき、前記ビアホール接続部は前記第１ビアホール部を介して前記第２共通線に接続され、前記ビアホール接続部は前記第２ビアホール部を介して前記共通電極に接続される。
本開示の少なくとも１つの実施例は電子機器をさらに提供し、該電子機器は上記のいずれか実施例の表示パネルを含む。
本開示の少なくとも１つの実施例は電極構造をさらに提供し、該電極構造は、第１方向に間隔をおいて配列された第１電極部及び第２電極部と、前記第１電極部と前記第２電極部との間に位置する導電接続部とを含み、該第１電極部は、前記第１方向に延伸する第１接続ストリップ、及び前記第１方向に間隔をおいて配列された複数の第１電極ストリップを含み、前記第１接続ストリップは第２方向に対向する第１側と第２側を有し、前記複数の第１電極ストリップは、前記第１接続ストリップの第１側に位置し、前記第１接続ストリップに接続され、隣接する前記第１電極ストリップの前記第１接続ストリップから離れる端部間は開口状であり、前記第２電極部は、前記第１方向に延伸する第２接続ストリップ、及び前記第１方向に間隔をおいて配列された複数の第２電極ストリップを含み、前記第２接続ストリップは前記第１側の前記第２側から離れる位置に位置し、前記第２接続ストリップは前記第２方向に対向する第３側と第４側を有し、前記第３側は前記第４側の前記第１側に近い位置に位置し、前記複数の第２電極ストリップは、前記第２接続ストリップの第３側に位置し、前記第２接続ストリップに接続され、隣接する前記第２電極ストリップの前記第２接続ストリップから離れる端部間は開口状であり、前記導電接続部の両端はそれぞれ前記第１接続ストリップ及び前記第２接続ストリップに接続される。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記導電接続部の面積は、前記第１電極ストリップの面積よりも大きく、且つ前記第２電極ストリップの面積よりも大きい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１電極部の面積及び前記第２電極部の面積はいずれも前記導電接続部の面積よりも大きい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記導電接続部は、前記第２方向に間隔をおいて配列され且ついずれも前記第１方向に延伸する第１導電接続ストリップ及び第２導電接続ストリップと、前記第１導電接続ストリップと前記第２導電接続ストリップとの間に位置し、前記第１方向に間隔をおいて配列された少なくとも２本の第３導電接続ストリップとを含み、各前記第３導電接続ストリップの両端はそれぞれ前記第１導電接続ストリップ及び前記第２導電接続ストリップに接続され、前記第１導電接続ストリップは前記第１接続ストリップに接続され、前記第２導電接続ストリップは前記第２接続ストリップに接続される。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１電極ストリップ、前記第２電極ストリップ及び前記第３導電接続ストリップはいずれも第３方向に延伸し、且つ前記第１電極ストリップ、前記第２電極ストリップ及び前記第３導電接続ストリップの第４方向における第１幅は等しく、前記第３方向は前記第４方向と垂直であり、且つ前記第３方向は前記第１方向及び前記第２方向と交差する。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、隣接する前記第１電極ストリップの前記第１接続ストリップから離れる端部同士は接続されず、隣接する前記第２電極ストリップの前記第２接続ストリップから離れる端部同士は接続されない。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、隣接する前記第１電極ストリップの間は第１スリットを有し、前記第１電極ストリップ及び前記第１スリットの延伸方向は同じであり、前記第１スリットは半開放状であり、隣接する前記第２電極ストリップの間は第２スリットを有し、前記第２電極ストリップ及び前記第２スリットの延伸方向は同じであり、前記第２スリットは半開放状であり、前記第１スリット及び前記第２スリットの開口方向は反対する。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１電極ストリップ及び前記第２電極ストリップの前記第４方向における第１幅は等しく、前記第１スリットの前記第４方向における第１幅は前記第２スリットの前記第４方向における第１幅と等しい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１スリットの前記第４方向における第１幅は前記第１電極ストリップの前記第４方向における第１幅の１～４倍である。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１電極ストリップの前記第４方向における第１幅及び前記第２電極ストリップの前記第４方向における第１幅はいずれも１．８μｍ～３μｍであり、前記第１スリットの前記第４方向における第１幅及び前記第２スリットの前記第４方向における第１幅はいずれも３μｍ～７μｍである。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、隣接する前記第３導電接続ストリップの間は第３スリットを有し、前記第３スリットの四周は閉じられる。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記導電接続部は複数の前記第３スリットを含む。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第３導電接続ストリップの前記第４方向における第１幅は前記第１電極ストリップの前記第４方向における第１幅と等しく、前記第３スリット、前記第１スリット及び前記第２スリットの前記第４方向における第１幅は等しい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第３導電接続ストリップとそれと隣接する前記第１電極ストリップとの間は第４スリットを有し、前記第３導電接続ストリップとそれと隣接する前記第２電極ストリップとの間は第５スリットを有し、前記第１スリット、前記第２スリット、前記第３スリット、前記第４スリット及び前記第５スリットの前記第４方向における第１幅は等しい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１電極ストリップの前記第４方向における前記第１幅及び前記第２電極ストリップの前記第４方向における前記第１幅は、前記導電接続部全体の前記第４方向における第１幅よりも小さい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１接続ストリップの前記第２方向における第２幅は前記第２接続ストリップの前記第２方向における第２幅と等しく、前記第１接続ストリップ及び前記第２接続ストリップの前記第２方向における第２幅は、前記第１電極ストリップ及び前記第２電極ストリップの前記第４方向における第１幅以上である。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１導電接続ストリップの前記第１方向における長さ、前記第２導電接続ストリップの前記第１方向における長さはいずれも、前記第１接続ストリップの前記第１方向における長さよりも小さく、且つ前記第２接続ストリップの前記第１方向における長さよりも小さい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１接続ストリップの前記第１方向における長さは、前記第２接続ストリップの前記第１方向における長さよりも小さい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１接続ストリップの前記第１方向における長さと前記第２接続ストリップの前記第１方向における長さとの比は０．１～０．９である。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１接続ストリップ、前記導電接続部及び前記第２接続ストリップが接続する全体は折れ線型であり、前記第１接続ストリップの一端は前記導電接続部の一端に接続され、前記導電接続部の他端は前記第２接続ストリップの一端に接続され、前記第１接続ストリップ及び前記第２接続ストリップは、前記第２方向において、前記導電接続部の異なる側に位置する。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１導電接続ストリップの前記第２方向における第２幅は前記第１接続ストリップの前記第２方向における第２幅と等しく、前記第２導電接続ストリップの前記第２方向における第２幅は第２接続ストリップの前記第２方向における第２幅と等しい。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記導電接続部は１本の導電接続ストリップを含み、前記導電接続ストリップは第３方向に延伸し、前記第３方向は前記第１方向及び前記第２方向と交差する。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第３方向は前記第４方向と垂直であり、前記導電接続ストリップの前記第４方向における第１幅と前記第１電極ストリップの前記第４方向における第１幅との比は１．５～５．５である。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記導電接続ストリップの前記第４方向における前記第１幅は５μｍ～１０μｍであり、前記第１電極ストリップの前記第４方向における第１幅は１．８μｍ～３μｍである。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１接続ストリップの前記第２方向における第２幅及び前記第２接続ストリップの前記第２方向における第２幅はいずれも２．３μｍ～２．７μｍであり、前記導電接続ストリップの前記第４方向における第１幅は２．５μｍ～３．０μｍであり、前記第１電極ストリップ及び前記第２電極ストリップの前記第４方向における第１幅はいずれも１．８μｍ～２．６μｍである。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第２電極部は信号接続部をさらに含み、前記信号接続部は、複数の前記第２電極ストリップの前記導電接続部から離れる一方側に位置し、前記第２接続ストリップに接続される。
例えば、本開示の少なくとも１つの実施例に係る電極構造において、前記第１接続ストリップと前記第２電極ストリップは前記第２方向に関して鏡像的に設置される。
本開示の他の特性及び利点は以下の詳細な説明によって明らかになり、又は部分的に本開示の実践によって習得される。
理解すべきであるように、以上の一般的な説明及び後述の細部の説明は例示的及び解釈的なものに過ぎず、本開示を制限するものではない。
本開示の実施例の技術的解決手段をより明確に説明するために、以下、実施例の図面を簡単に紹介し、明らかなように、以下に説明される図面は単に本開示のいくつかの実施例に関し、本開示を制限するものではない。
図１は電極構造の平面構造模式図である。 図２は本開示の一実施例に係る電極構造の平面構造模式図である。 図３は本開示の一実施例に係る他の電極構造の平面構造模式図である。 図４は本開示の一実施例に係る表示パネルの局所断面構造模式図である。 図５は本開示の一実施例に係る表示パネルの平面構造模式図である。 図６は図５に示されたＡ部分の拡大構造模式図である。 図７は図６におけるＣ－Ｃ方向に沿った断面構造模式図である。 図８は図５における第１ビアホール構造の拡大構造模式図である。
本開示の実施例の目的、技術的解決手段及び利点をより明確にするために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術的解決手段を明確で、完全に説明する。明らかなように、説明される実施例は本開示の一部の実施例に過ぎず、全部の実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な労働を必要とせずに取得するすべての他の実施例は、いずれも本開示の保護範囲に属する。
特に定義しない限り、本開示に使用される技術用語又は科学用語は当業者が理解できる通常の意味を有する。本開示に使用される「第１」、「第２」及び類似する用語は順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。「含む」又は「包含」等の類似する用語は、該用語の前に記載された素子又は部材が該用語の後に挙げられる素子又は部材及びその同等物を含むが、他の素子又は部材を排除しない。
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ－Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ－ＬＣＤ）技術はマイクロエレクトロニクス技術と液晶ディスプレイ技術を巧みに組み合わせる技術である。当業者はシリコン基板（Ｓｉ）上にマイクロエレクトロニクス微細加工を行う技術を利用し、さらに大面積のガラス上に移植して薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）アレイの加工を行い、それによってアレイ基板を形成し、さらに、成熟した液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）技術を利用して該アレイ基板とカラーフィルム層付きの別の基板（即ち、対向基板）とをセル化し、それによって１つの液晶セルを形成し、さらに後続の工程、例えば、偏光板貼り付け等の過程を経て、最後に液晶表示パネルを形成する。
理解すべきであるように、該液晶セルはスペーサ（Ｐｈｏｔｏ Ｓｐａｃｅｒ、ＰＳと略称）をさらに含み、該スペーサの主な作用は、液晶セルを支持し、液晶表示パネルの各領域のセルの厚さを一致に維持し、表示パネルの輝度の均一性を確保することである。しかし、高級超次元スイッチング（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ、ＡＤＳ）又はインプレーンスイッチング（Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ、ＩＰＳ）等の水平電界偏向製品について、表示パネルが外部応力作用を受けるときに、スペーサは移動するようになり、移動が大きい場合、スペーサはスロット電極（スリットを有する電極構造）上の配向膜（即ち、ＰＩ膜）を傷つけ、該領域における液晶の配向欠陥をもたらし、表示パネルが作動するときに光漏れの現象を引き起こすおそれがあり、それによりマクロ的に不規則な輝点を形成し、さらに製品の品質に影響を与える。
例えば、図１は電極構造の平面構造模式図であり、図１に示すように、該液晶表示パネルの電極構造１０の図形設計について、内部にスロット１１が開けられ、且つスロット１１の四周が閉じられ、しかし、このスロット電極１０の周辺の光効率が悪く、それにより表示不良の問題が発生しやすい。
本開示の実施例は電極構造を提供し、該電極構造は半開放式の第１スリット及び第２スリットを有するように第１電極部及び第２電極部をそれぞれ設計することによって、第１スリット及び第２スリットの開口箇所にも液晶分子の偏向を発生させることができ、そして、第１スリット及び第２スリットを半開放式の状態にすることによって、さらに電極構造の周囲の光効率を向上させることができ、さらに関連技術の制限及び欠陥による１つ又は複数の問題を少なくともある程度で解消することができ、該電極構造は液晶表示パネルに適用でき、液晶表示パネルの画素電極又は共通電極として使用することができる。一例では、該電極構造の材料は酸化インジウムスズであり、即ち、該電極構造はＩＴＯ（酸化インジウムスズ）電極であってもよく、該電極構造は光透過性能を有する。
例えば、図２は本開示の一実施例に係る電極構造の平面構造模式図であり、図２に示すように、該電極構造は、第１方向Ｙに順に配列された第１電極部２０、導電接続部２２及び第２電極部２１を含み、該第１電極部２０は、第１方向Ｙに延伸する第１接続ストリップ２０１、及び第１方向Ｙに間隔をおいて配列された複数の第１電極ストリップ２０２を含んでもよく、第１接続ストリップ２０１は第２方向Ｘに対向する第１側２０１ａと第２側２０１ｂを有し、複数の第１電極ストリップ２０２は、第１接続ストリップ２０１の第１側２０１ａに位置し、第１接続ストリップ２０１に接続され、隣接する第１電極ストリップ２０２の第１接続ストリップ２０１から離れる端部間は開口状であり、つまり、隣接する第１電極ストリップ２０２の第１接続ストリップ２０１から離れる端部間は互いに接続されない。
なお、前述に記載の複数の第１電極ストリップ２０２は第１方向Ｙに間隔をおいて配列され、つまり、隣接する第１電極ストリップ２０２の間は第１スリットＳ１を有し、該第１スリットＳ１は半開放状である。
例えば、図２に示すように、該第２電極部２１は、第１方向Ｙに延伸する第２接続ストリップ２１１、及び第１方向Ｙに間隔をおいて配列された複数の第２電極ストリップ２１２を含み、第２接続ストリップ２１１は第１側２０１ａの第２側２０１ｂから離れる位置に位置し、第２接続ストリップ２１１は第２方向Ｘに対向する第３側２１１ａと第４側２１１ｂを有し、第３側２１１ａは第４側２１１ｂの第１側２０１ａに近い位置に位置し、なお、第２方向Ｘと第１方向Ｙは互いに垂直であり、複数の第２電極ストリップ２１２は、第２接続ストリップ２１１の第３側２１１ａに位置し、第２接続ストリップ２１１に接続され、隣接する第２電極ストリップ２１２の第２接続ストリップ２１１から離れる端部間は開口状であり、つまり、隣接する第２電極ストリップ２１２の第２接続ストリップ２１１から離れる端部間は互いに接続されない。
なお、前述に記載の複数の第２電極ストリップ２１２は第１方向Ｙに間隔をおいて配列され、つまり、隣接する第２電極ストリップ２１２の間は第２スリットＳ２を有し、該第２スリットＳ２は半開放状である。
例えば、図２に示すように、該導電接続部２２は第１電極部２０と第２電極部２１との間に位置し、導電接続部２２の両端はそれぞれ第１接続ストリップ２０１及び第２接続ストリップ２１１に接続される。
例えば、本開示の実施例では、半開放式の第１スリットＳ１及び第２スリットＳ２を有するように電極構造の第１電極部２０及び第２電極部２１をそれぞれ設計することによって、第１スリットＳ１及び第２スリットＳ２の開口箇所にも液晶分子の偏向を発生させることができ、従って、図１に示されたスリットの周囲が閉じられる電極構造に比べて、電極構造の周囲の光効率を向上させることができる。
また、図２に示すように、第１電極部２０の第１スリットＳ１及び第２電極部２１の第２スリットＳ２のうちの一方の開口方向は右に向かい、他方の開口方向は左に向かい、即ち、第１電極部２０の第１スリットＳ１及び第２電極部２１の第２スリットＳ２の開口方向は反対し、このように、電極構造の第２方向Ｘの両側（即ち、図２の左右両側）の光効率を均等にすることができ、それにより電極構造周辺の光効率をより均等にし、表示効果を向上させる。
例えば、一例では、該第１電極部２０、第２電極部２１及び導電接続部２２の参照平面での正投影は互いに重なり、ここで記載の重なることとは許可誤差の範囲内に完全に重なることを指し、このような設計は電極構造の設計の難しさを低減させることができ、それによりアレイ基板における複数の電極構造の配列に有益であるが、本開示の実施例はこれに限定されず、該第１電極部２０、第２電極部２１及び導電接続部２２の参照平面での正投影は重ならなくてもよく、具体的な状況により決まる。
なお、本開示の実施例に記載の参照平面は第１方向Ｙと垂直な平面である。
例えば、一例では、前述に記載の第１電極ストリップ２０２と第２電極ストリップ２１２は互いに平行してもよく、即ち、第１電極ストリップ２０２及び第２電極ストリップ２１２の延伸方向は互いに平行し、それによって第１電極部２０及び第２電極部２１箇所の光効率を均等にする。具体的には、第１電極ストリップ２０２及び第２電極ストリップ２１２はいずれも第３方向Ｑに延伸し、該第３方向Ｑは第１方向Ｙ及び第２方向Ｘと交差し、つまり、第３方向Ｑは第１方向Ｙ及び第２方向Ｘと平行せず又は一直線上になく、このような設計は色ずれを減少させることができ、それによって該電極構造を表示パネルに用いるときの表示パネルの表示効果を向上させる。
例えば、一例では、該第３方向Ｑと第２方向Ｘとの間の鋭角は５°～１５°であってもよく、例えば、５°、７°、９°、１１°、１３°、１５°等であり、本開示の実施例はこれを制限しない。
例えば、一例では、該第１電極ストリップ２０２の第１幅は第２電極ストリップ２１２の第１幅と等しくてもよい。また、該第１スリットＳ１の第１幅は第２スリットＳ２の第１幅と等しくてもよく、このように、第１電極部２０及び第２電極部２１箇所の光効率をさらに均等にすることができ、それによって該電極構造を表示パネルに用いるときの表示パネルの表示効果を向上させる。
なお、本開示の実施例に記載の第１幅とは第４方向Ｐにおけるサイズを指し、この第４方向Ｐは第３方向Ｑと互いに垂直である。
例えば、一例では、第１電極部２０及び第２電極部２１箇所の液晶分子の偏向を良好に確保することで、第１電極部２０及び第２電極部２１箇所の光効率を向上させるために、第１電極ストリップ２０２の第４方向Ｐにおける第１幅、第１スリットＳ１の第４方向Ｐにおける第１幅、第２電極ストリップ２１２の第４方向Ｐにおける第１幅、及び第２スリットＳ２の第４方向Ｐにおける第１幅は所定の要件を満たす必要があり、即ち、第１スリットＳ１の第４方向Ｐにおける第１幅と第１電極ストリップ２０２の第４方向Ｐにおける第１幅との比は１～４であってもよく、例えば、１、１．５、２、２．５、３、３．５、４等であり、本開示の実施例はこれを限定しない。
例えば、一例では、該第１電極ストリップ２０２及び第２電極ストリップ２１２の第４方向Ｐにおける第１幅は１．８μｍ～３μｍであってもよく、例えば、１．８μｍ、２μｍ、２．２μｍ、２．４μｍ、２．６μｍ、２．８μｍ、３μｍ等であり、第１スリットＳ１及び第２スリットＳ２の第４方向Ｐにおける第１幅は３μｍ～７μｍであってもよく、例えば、３μｍ、３．５μｍ、４μｍ、４．５μｍ、５μｍ、５．５μｍ、６μｍ、６．５μｍ、７μｍ等である。
また、第１電極部２０及び第２電極部２１箇所の光効率をさらに均等にすることで、該電極構造を表示パネルに用いるときの表示パネルの表示効果を向上させるために、該第１接続ストリップ２０１の第２方向Ｘにおける第２幅及び第２接続ストリップ２１１の第２方向Ｘにおける第２幅を等しく設定してもよい。例えば、該第１接続ストリップ２０１及び第２接続ストリップ２１１の第２方向Ｘにおける第２幅は、第１電極ストリップ２０２和第２電極ストリップ２１２の第４方向Ｐにおける第１幅と等しくてもよいが、本開示の実施例はこれに限定されず、該第１接続ストリップ２０１及び第２接続ストリップ２１１の第２方向Ｘにおける第２幅は、第１電極ストリップ２０２及び第２電極ストリップ２１２の第４方向Ｐにおける第１幅よりもやや大きくてもよく、それによって光効率を向上させるとともに、第１接続ストリップ２０１及び第２接続ストリップ２１１の第４方向Ｐにおける第１幅が小さすぎるため第１接続ストリップ２０１及び第２接続ストリップ２１１が断線しやすいという問題を改善することができ、それにより最終的に形成される表示パネルの収率を向上させる。
なお、本開示の実施例に記載の第２幅は第２方向Ｘにおけるサイズである。
例えば、前述に記載の電極構造の第１電極部２０及び第２電極部２１は導電接続部２２を介して接続され、製造過程で導電接続部２２が不純物粒子（Ｐａｒｔｉｃａｌ）の影響を受けて断線するという問題を回避するために、本開示の実施例では、導電接続部２２の面積を大きく設計し、それによって断線の問題が発生しやすいことによる画素欠陥の状況を回避する。例えば、一例では、該導電接続部２２の面積は第１電極ストリップ２０２の面積よりも大きく、且つ第２電極ストリップ２１２の面積よりも大きい。
理解すべきであるように、この導電接続部２２全体は第３方向Ｑに延伸してもよく、それによって加工設計の難しさを低減させる。例えば、導電接続部２２の参照平面での正投影は第１電極部２０及び第２電極部２１の参照平面での正投影と重なるときに、導電接続部２２の面積を第１電極ストリップ２０２及び第２電極ストリップ２１２の面積よりも大きくするために、一例では、第１電極ストリップ２０２の第４方向Ｐにおける第１幅及び第２電極ストリップ２１２の第４方向Ｐにおける第１幅を導電接続部２２全体の第４方向Ｐにおける第１幅よりも小さくしてもよい。
例えば、一例では、図２に示すように、該導電接続部２２は１本の導電接続ストリップ２２ａであってもよく、該導電接続ストリップ２２ａは第３方向Ｑに延伸し、該導電接続ストリップ２２ａの第４方向Ｐにおける第１幅と第１電極ストリップ２０２の第４方向Ｐにおける第１幅との比は１．５～５．５であってもよく、つまり、導電接続部２２は第１電極ストリップ２０２に比べて広くするように処理され、それによって導電接続部２２が断線しやすい状況を改善し、それにより最終的に形成される表示パネルの品質を確保する。
例えば、一例では、導電接続部２２が１本のみの導電接続ストリップ２２ａであるときに、該導電接続ストリップ２２ａの第４方向Ｐにおける第１幅は５μｍ～１０μｍであってもよく、例えば、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ等である。
例えば、一例では、該第１接続ストリップ２０１の第２方向Ｘにおける第２幅及び第２接続ストリップ２１１の第２方向Ｘにおける第２幅はいずれも２．３μｍ～２．７μｍであり、導電接続ストリップ２２ａの第４方向Ｐにおける第１幅は２．５μｍ～３．０μｍであり、第１電極ストリップ２０２及び第２電極ストリップ２１２の第４方向Ｐにおける第１幅はいずれも１．８μｍ～２．６μｍである。
例えば、一例では、該第１接続ストリップ２０１と第２電極ストリップ２１２は第２方向Ｘに関して鏡像的に設置され、このように電極構造の製造過程を簡単にすることができる。
例えば、図３は本開示の一実施例に係る他の電極構造の平面構造模式図であり、図３に示すように、該導電接続部２２は第１導電接続ストリップ２２１、第２導電接続ストリップ２２２及び少なくとも２本の第３導電接続ストリップ２２３を含んでもよく、該第１導電接続ストリップ２２１及び第２導電接続ストリップ２２２はいずれも第１方向Ｙに延伸し、第１導電接続ストリップ２２１及び第２導電接続ストリップ２２２は第２方向Ｘに間隔をおいて配列され、この第１導電接続ストリップ２２１は第１接続ストリップ２０１に接続され、第２導電接続ストリップ２２２は第２接続ストリップ２１１に接続され、少なくとも２本の第３導電接続ストリップ２２３は、第１方向Ｙに間隔をおいて配列され、第１導電接続ストリップ２２１と第２導電接続ストリップ２２２との間に位置し、各第３導電接続ストリップ２２３の両端（即ち、その延伸方向における両端）はそれぞれ第１導電接続ストリップ２２１及び第２導電接続ストリップ２２２に接続され、つまり、隣接する第３導電接続ストリップ２２３の間は第３スリットＳ３を有し、この第３スリットＳ３の四周は閉じられる。例えば、該導電接続部２２に含まれる第３スリットＳ３の個数は限定されず、該導電接続部２２に複数の第３スリットＳ３が含まれてもよい。
例えば、図３に示すように、導電接続部２２の内部にスロット（即ち、第３スリットＳ３）の設計を行うことによって、一方では、導電接続部２２の上方の光効率損失を減少させることができ、それにより電極構造全体の光効率を向上させることができ、他方では、第１電極部２０及び第２電極部２１を少なくとも２本の導線（即ち、第３導電接続ストリップ２２３）によって接続して導通することができ、このように、不純物粒子がそのうちの１本の導線の切断を引き起こしても、第１電極部２０及び第２電極部２１を導通するための他の導線が接続され、それにより画素欠陥の発生率を大幅に低減させることができ、即ち、後に形成される表示パネルの収率を向上させることができる。
例えば、一例では、該第３導電接続ストリップ２２３は２本設置され、第１電極部２０と第２電極部２１の安定した接続導通を確保するとともに、導電接続部２２の電極構造における割合を適当に減少させることができ、即ち、第１電極部２０及び第２電極部２１のためにより多くの設計空間を提供することができ、換言すれば、第１電極部２０及び第２電極部２１の面積はいずれも導電接続部２２の面積よりも大きくてもよく、第１電極部２０の第１スリットＳ１及び第２電極部２１の第２スリットＳ２がいずれも半開放の設計であり、導電接続部２２の第３スリットＳ３が密閉式の設計であるため、該第１電極部２０及び第２電極部２１箇所の光効率は導電接続部２２箇所の光効率よりも好ましく、このように、第１電極部２０及び第２電極部２１の面積を導電接続部２２の面積よりも大きくすることによって、電極構造全体の光効率を向上させることができ、それにより該電極構造を表示パネルに用いるときの表示パネルの品質を向上させることができる。また、導電接続部２２に第３スリットＳ３が開けられるため、さらに、電極構造の作製過程で不純物粒子が導電接続部２２に付着する状況を緩和することができ、それにより導電接続部２２の抵抗値が不純物粒子の付着により増加する状況を緩和することができ、次に画素の駆動に与える影響を緩和する。
しかし、理解すべきであるように、第３導電接続ストリップ２２３は２本設置されることに限定されず、３本又は４本等設置されてもよく、具体的な状況により決まり、本開示の実施例はこれを限定しない。
例えば、導電接続部２２の電極構造における割合をさらに減少させるために、第１導電接続ストリップ２２１の長さ及び第２導電接続ストリップ２２２の長さはいずれも、第１接続ストリップ２０１の長さ及び第２接続ストリップ２１１の長さよりも小さくてもよい。理解すべきであるように、ここに記載の長さは第１方向Ｙにおけるサイズである。
例えば、一例では、該第１接続ストリップ２０１の第１方向Ｙにおける長さは第２接続ストリップ２１１の第１方向Ｙにおける長さよりも小さい。
例えば、一例では、該第１接続ストリップ２０１の第１方向Ｙにおける長さと第２接続ストリップ２１１の第１方向Ｙにおける長さとの比は０．１～０．９であり、例えば、該比は０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８又は０．９である。
例えば、図２及び図３に示すように、該第１接続ストリップ２０１、導電接続部２２及び第２接続ストリップ２１１が接続する全体は折れ線型であり、第１接続ストリップ２０１の一端は導電接続部２２の一端に接続され、導電接続部２２の他端は第２接続ストリップ２１１の一端に接続され、第１接続ストリップ２０１及び第２接続ストリップ２１１は第２方向Ｘに導電接続部２２の異なる側に位置する。
例えば、該第１導電接続ストリップ２２１の第２方向Ｘにおける第２幅は第１接続ストリップ２０１の第２方向Ｘにおける第２幅と等しくてもよく、第２導電接続ストリップ２２２の第２方向Ｘにおける第２幅は第２接続ストリップ２１１の第２方向Ｘにおける第２幅と等しくてもよい。
例えば、図３に示すように、該第３導電接続ストリップ２２３は第３方向Ｑに延伸してもよい。該第３導電接続ストリップ２２３の第４方向Ｐにおける第１幅は第１電極ストリップ２０２の第４方向Ｐにおける第１幅と等しくてもよい。また、隣接する第３導電接続ストリップ２２３の間の第３スリットＳ３の第４方向Ｐにおける第１幅は、隣接する第１電極ストリップ２０２の間の第１スリットＳ１の第４方向Ｐにおける第１幅、隣接する第２電極ストリップ２１２の間の第２スリットＳ２の第４方向Ｐにおける第１幅と等しくてもよく、このように、導電接続部２２、第１電極部２０及び第２電極部２１箇所の光効率を均等にすることができ、それによって該電極構造を表示パネルに用いるときの表示パネルの表示効果を向上させる。
さらに、該第３導電接続ストリップ２２３とそれと隣接する第１電極ストリップ２０２との間は第４スリットＳ４を有し、該第３導電接続ストリップ２２３とそれと隣接する第２電極ストリップ２１２との間は第５スリットＳ５を有し、該第４スリットＳ４、第５スリットＳ５及び前述に記載の第１スリットＳ１、第２スリットＳ２、第３スリットＳ３の第４方向（Ｐ）における第１幅はいずれも等しく、それによって導電接続部２２、第１電極部２０、第２電極部２１箇所及び三者間の光効率を均等にし、それにより該電極構造を表示パネルに用いるときの表示パネルの表示効果を向上させることができる。
本開示の一実施例では、図２及び図３に示すように、第２電極部２１は信号接続部２１３をさらに含んでもよく、該信号接続部２１３は、複数の第２電極ストリップ２１２の導電接続部２２から離れる一方側に位置し、第２接続ストリップ２１１に接続されるようにしてもよい。例えば、本開示の実施例の電極構造が共通電極であるときに、この信号接続部２１３はアレイ基板の共通線に接続されてもよく、つまり、この信号接続部２１３は共通信号の受信に適用できるが、本開示の実施例はこれに限定されない。本開示の実施例の電極構造が画素電極であるときに、この信号接続部２１３はさらにアレイ基板のトランジスタのソースドレイン電極に接続されてもよく、該信号接続部２１３はソースドレイン電極から伝達された信号、例えばデータ信号を受信することに用いられる。
なお、図２及び図３の破線は実際の意味を有さず、前述に記載の各構造を区別するためのものに過ぎず、それによって前述に記載の各構造間の位置関係を容易に理解する。
また、さらに理解すべきであるように、信号接続部２１３の形状は図２及び図３に示された形状に限定されず、他の形状であってもよく、具体的な状況により決まり、本開示の実施例はこれを限定しない。なお、本開示の実施例に記載の電極構造全体は一体型構造である。
本開示の実施例は表示パネルをさらに提供し、該表示パネルは液晶表示パネルであってもよい。例えば、図４は本開示の一実施例に係る表示パネルの局所断面構造模式図であり、図４に示すように、該表示パネルはセル化して設置されたアレイ基板３と対向基板４を含んでもよく、対向基板４とアレイ基板３との間に位置する液晶分子５をさらに含んでもよい。
以下、図２～図８を参照して本開示の実施例の表示パネルを詳細に説明する。
図５～図７に示すように、アレイ基板３は第１ベース３０と、第１ベース３０上に形成された複数のサブ画素ユニット、複数行の走査線３１、複数行の第１共通線３２、複数列のデータ線３３とを含んでもよい。
例えば、図５は本開示の一実施例に係る表示パネルの平面構造模式図であり、図５に示すように、第１ベース３０は、行方向Ｘ（第２方向）及び列方向Ｙ（第１方向）にアレイ状に配列された複数のサブ画素領域３０１、隣接する２行のサブ画素領域３０１の間に位置する第１配線領域３０２、及び隣接する２列の間に位置する第２配線領域３０３を有してもよく、第１配線領域３０２は第２配線領域３０３と重ね合わせられる。
図５に示すように、複数のサブ画素ユニットは第１ベース３０上に形成され、各サブ画素ユニットは、少なくとも部分的にサブ画素領域３０１内に位置する画素電極３４、共通電極３５、及び少なくとも部分的に第１配線領域３０２に位置するトランジスタ３６を含む。また、サブ画素ユニットは記憶コンデンサ（図示せず）をさらに含んでもよい。
例えば、図６は図５に示されたＡ部分の拡大構造模式図であり、図５及び図６に示すように、トランジスタ３６は、活性層３６０、ゲート３６１、同じ層に設置された第１極３６２及び第２極３６３を含んでもよく、ゲート３６１と活性層３６０との間に絶縁層がさらに設置されてもよく、それによってゲート３６１と活性層３６０を互いに絶縁し、該絶縁層は無機材料、例えば酸化ケイ素、窒化ケイ素等の無機材料で作製されてもよい。なお、ゲート３６１は走査線３１と同じ層に設置されてもよく、ゲート３６１は前述に記載の走査線３１の一部に属してもよい。
例えば、該トランジスタ３６はトップゲート型薄膜トランジスタであってもよく、ボトムゲート型薄膜トランジスタであってもよい。本開示の実施例では、主に、トランジスタ３６がボトムゲート型薄膜トランジスタであることを例に説明する。トランジスタ３６がボトムゲート型薄膜トランジスタであるときに、ゲート３６１は第１ベース３０上に形成され、該ゲート３６１の材料は金属材料又は合金材料を含んでもよく、例えば、モリブデン、アルミニウム及びチタン等を含み、それによってその良好な導電性能を確保する。絶縁層は第１ベース３０上に形成され、ゲート３６１を被覆し、該絶縁層は、無機材料、例えば酸化ケイ素、窒化ケイ素等の無機材料で作製されてもよい。活性層３６０は絶縁層の第１ベース３０から離反する一方側に形成され、第１極３６２及び第２極３６３はそれぞれ活性層３６０の２つのドーピング領域に接続され、第１極３６２及び第２極３６３の材料は金属材料又は合金材料を含んでもよく、例えば、モリブデン、アルミニウム及びチタン等により形成された金属単層又は多層構造であり、例えば、該多層構造は多金属積層であり、例えばチタン、アルミニウム、チタンの３層金属積層（Ａｌ／Ｔｉ／Ａｌ）等である。
理解すべきであるように、サブ画素ユニットのトランジスタ３６の数量は複数設定されてもよく、該トランジスタ３６はさらにＮ型トランジスタ及びＰ型トランジスタ等に分けられる。
例えば、図５及び図６に示すように、該画素電極３４は第１極３６２に接続されてもよく、トランジスタ３６の第１極３６２はドレイン電極であってもよく、該第２極３６３はソース電極であってもよいが、本開示の実施例はこれに限定されず、トランジスタ３６の第１極３６２はソース電極であり、第２極３６３はドレイン電極であるようにしてもよく、具体的な状況により決まり、共通電極３５の第１ベース３０での正投影は画素電極３４の第１ベース３０での正投影と重ね合わせられてもよい。
例えば、画素電極３４及び共通電極３５のうちの少なくとも一方は前述のいずれか実施例に説明された電極構造であり、それにより画素周辺の光効率を向上させ、該電極構造を表示パネルに用いるときの表示パネルの品質を向上させることができる。なお、本開示の実施例に記載の行方向Ｘは前述に記載の第２方向Ｘであってもよく、列方向Ｙは前述に記載の第１方向Ｙであってもよい。
例えば、図７は図６におけるＣ－Ｃ方向に沿った断面構造模式図であり、図７に示すように、該第１ベース３０は単層構造であってもよく、該第１ベース３０はガラス基板であってもよいが、本開示の実施例はこれに限定されず、該第１ベース３０はさらに多層構造であってもよく、第１ベース３０の材料はガラスに限定されず、他の材料であってもよく、例えば、ポリイミド（ＰＩ）等の材料であり、具体的な状況により決まる。
本開示の実施例では、図７に示すように、画素電極３４は共通電極３５の第１ベース３０から離れる一方側に位置してもよく、つまり、共通電極３５は画素電極３４よりも先に第１ベース３０上に作製され得る。例えば、この共通電極３５は板状電極であってもよく、即ち、共通電極３５は完全な一塊であり、スロットが開けられておらず、画素電極３４は前述のいずれか実施例に説明された電極構造であってもよく、画素電極３４と共通電極３５との間に生じた電界によって、電極間及び電極真上のすべての液晶分子を偏向させ、それにより液晶の作動効率を向上させることができ、光透過効率を増加する。
理解すべきであるように、本開示の実施例では、画素電極３４と共通電極３５の位置関係は前述に記載の関係に限定されず、例えば、画素電極３４は共通電極３５の第１ベース３０に近い一方側に位置してもよく、この共通電極３５は前述のいずれか実施例に説明された電極構造であり、画素電極３４は板状電極である。
本開示の実施例では、アレイ基板の光透過率を確保するために、画素電極３４は酸化インジウムスズ（ＩＴＯ）材料で作製されてもよいが、本開示の実施例はこれに限定されず、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等の透明材料で作製されてもよく、つまり、画素電極３４が用いる材料がトランジスタ３６のゲート３６１、第１極３６２及び第２極３６３の材料と異なるため、該画素電極３４はトランジスタ３６のゲート３６１、第１極３６２及び第２極３６３と異なるパターニングプロセスで作製されてもよい。
例えば、図７に示すように、共通電極３５はトランジスタ３６の第１極３６２及び第２極３６３の第１ベース３０に近い一方側に位置してもよく、該共通電極３５はトランジスタ３６のゲート３６１を形成する前に第１ベース３０上に形成されてもよく、つまり、アレイ基板を作製するときに、まず、パターニングプロセスで第１ベース３０上に共通電極３５を形成し、次に、別のパターニングプロセスで第１ベース３０上にトランジスタ３６のゲート３６１を形成するようにしてもよい。なお、共通電極３５及びゲート３６１がいずれも第１ベース３０上に形成されるが、共通電極３５とゲート３６１は互いに切断される（即ち、接続されない）。理解すべきであるように、共通電極３５はトランジスタ３６のゲート３６１を形成した後に第１ベース３０上に形成されてもよく、この共通電極３５はさらにゲート３６１の第１ベース３０から離れる一方側に位置してもよく、具体的な状況により決まる。
同様に、アレイ基板の光透過率を確保するために、画素電極３４はＩＴＯ等の透明導電性材料で作製されてもよく、該画素電極３４はトランジスタ３６の第１極３６２及び第２極３６３の第１ベース３０から離れる一方側に形成されてもよく、理解すべきであるように、該画素電極３４のトランジスタ３６の第１極３６２と第２極３６３との間は１層の絶縁層をさらに有し、該画素電極３４は第２ビアホール構造Ｈ２を介してトランジスタの第１極３６２に接続されてもよい。具体的には、画素電極３４は前述実施例に記載の電極構造であるときに、該画素電極３４は信号接続部２１３によって第２ビアホール構造Ｈ２を介してトランジスタの第１極３６２に接続されてもよく、理解すべきであるように、この信号接続部２１３は第１配線領域３０２内に位置してもよい。
例えば、画素電極３４が前述実施例に記載の電極構造であるときに、第１方向Ｙ、第２方向Ｘに隣接する２つの画素電極３４における第１電極部２０のスロットの開口方向は反対し、第２電極部２１のスロットの開口は反対する。なお、アレイ基板３の各電極構造の全体的な形状はやや異なってもよく、例えば、一部の電極構造はアレイ基板３の他の構造のために回避設計等を行う必要があるが、理解すべきであるように、アレイ基板３の各電極構造の全体的な形状は完全に同じではなくてもよいが、全体的な設計発想は同じであり、即ち、第１電極部２０、第２電極部２１はいずれも半スロット設計であり、導電接続部２２全体の第４方向Ｐにおける第１幅は、第１電極ストリップ２０２の第４方向Ｐにおける第１幅及び第２電極ストリップ２１２の第４方向Ｐにおける第１幅よりも大きい。
例えば、図５に示すように、少なくとも１行の走査線３１は１つの第１配線領域３０２内に位置してもよく、換言すれば、各第１配線領域３０２内に少なくとも１行の走査線３１が設置されてもよく、理解すべきであるように、この走査線３１の全体は行方向Ｘに延伸すると見なすことができる。該走査線３１はサブ画素ユニットのトランジスタ３６のゲート３６１に接続され、前述に記載の走査線３１はトランジスタ３６のゲート３６１と同じ層に設置されてもよく、且つ一体型構造であり、この走査線３１はサブ画素ユニットに走査信号を提供するように構成される。
例えば、図５に示すように、少なくとも１行の第１共通線３２は１つの第１配線領域３０２内に位置してもよく、換言すれば、各第１配線領域３０２内に少なくとも１行の第１共通線３２が設置されてもよく、理解すべきであるように、該第１共通線３２の全体は行方向Ｘに延伸すると見なすことができ、該第１共通線３２は共通電極３５に接続されてもよく、サブ画素ユニットに共通信号を提供するように構成される。
例えば、該第１共通線３２は走査線３１と同じ層に設置されてもよく、前述に記載の共通電極３５は走査線３１よりも先に第１ベース３０上に設置されてもよく、従って、第１共通線３２と共通電極３５を接続するために、第１共通線３２の作製過程で、第１共通線３２と共通電極３５を一体に重ね継ぐことができる。
例えば、図５に示すように、各第１配線領域３０２内に１行の走査線３１及び１行の第１共通線３２が設置されてもよく、理解すべきであるように、該走査線３１と第１共通線３２は互いに切断され、即ち、走査線３１の第１ベース３０での正投影は第１共通線３２の第１ベース３０での正投影と重ね合わせられない。なお、第１配線領域３０２内に１行の走査線３１及び１行の第１共通線３２が設置されることに限定されず、２行の走査線３１が設置されてもよく、又は第１共通線３２等が設置されなくてもよく、具体的な状況により決まり、本開示の実施例はこれを限定しない。本開示の実施例は主に各第１配線領域３０２内に１行の走査線３１及び１行の第１共通線３２が設置されることを説明する。
例えば、図５に示すように、少なくとも１列のデータ線３３は１つの第２配線領域３０３内に位置してもよく、換言すれば、各第２配線領域３０３内に少なくとも１列のデータ線３３が設置され、理解すべきであるように、該データ線３３の全体は列方向Ｙに延伸すると見なすことができ、該データ線３３の第１ベース３０での正投影は走査線３１及び第１共通線３２の第１ベース３０での正投影と重ね合わせられる。例えば、該データ線３３はサブ画素ユニットのトランジスタ３６の第２極３６３に接続されてもよく、サブ画素ユニットにデータ信号を提供するように構成される。
例えば、本開示の実施例のデータ線３３はサブ画素ユニットのトランジスタ３６の第１極３６２及び第２極３６３と同じ層に設置されてもよく、即ち、同一のパターニングプロセスで作製されてもよく、それによってマスクコストを削減させ、しかし、本開示の実施例はこれに限定されず、異なるパターニングプロセスで作製されてもよく、具体的な状況により決まる。
例えば、図５に示すように、各第２配線領域３０３内に１列のデータ線３３が設置されてもよく、このデータ線３３は同一列における各サブ画素ユニットの第２極３６３に接続されてもよく、つまり、データ線３３は同一列のサブ画素ユニットにデータ信号を提供することができる。
本開示の実施例では、各列のデータ線３３はその中軸線に関して対称に設置されてもよく、なお、ここに記載の中軸線はデータ線３３の中心を通過し、列方向Ｙに延伸する線である。
例えば、１列のサブ画素ユニットでは、各サブ画素ユニットの第１極３６２とそれに接続されるデータ線３３との行方向Ｘにおける間隔は等しく、それによって各列の各サブ画素ユニットのトランジスタ３６とデータ線３３との間の結合容量がほぼ一致することを確保し、さらに各列の各サブ画素ユニット箇所の光効率の均一性を確保する。なお、１列のサブ画素ユニットでは、各サブ画素ユニットの第１極３６２とそれに接続されるデータ線３３との行方向Ｘにおける間隔が等しいとともに、該列の第１極３６２とゲート３６１との重ね合わせ面積は他の列と一致するように維持する必要がある。
例えば、図５に示すように、アレイ基板は第２共通線３７をさらに含んでもよく、該第２共通線３７はデータ線３３と同じ層に設置され、互いに間隔をおくようにしてもよい。該第２共通線３７は第１方向Ｙに延伸し、この第２共通線３７の第１ベース３０での正投影の中間部分は第１配線領域３０２に位置し、該第２共通線３７の両端はそれぞれサブ画素領域３０１内に位置する。本開示の実施例では、第２共通線３７の両端はそれぞれ、第１ビアホール構造Ｈ１を介して第１方向Ｙに隣接する２つのサブ画素の共通電極３５に接続される。
例えば、図８は図５における第１ビアホール構造の拡大構造模式図であり、図８に示すように、第１ビアホール構造Ｈ１は第１ビアホール部Ｈ１１、第２ビアホール部Ｈ１２及びビアホール接続部Ｈ１３を含み、ビアホール接続部Ｈ１３は画素電極３４と同じ層に設置され、互いに間隔をおき、ビアホール接続部Ｈ１３は第１ビアホール部Ｈ１１を介して第２共通線３７に接続され、ビアホール接続部Ｈ１３は第２ビアホール部Ｈ１２を介して共通電極３５に接続される。
例えば、図５～図７に示すように、対向基板４は、第２ベース４１と、第２ベース４１のアレイ基板３に近い一方側に位置するスペーサ４２と、スペーサ４２の第２ベース４１に近い一方側に位置する遮蔽層４０とをさらに含んでもよい。該第２ベース４１の具体的な構造は第１ベース３０の説明を参照すればよく、ここで繰り返して説明しない。該遮蔽層４０の第１ベース３０での正投影は第１配線領域３０２、第２配線領域３０３を完全に被覆し、少なくとも一部のサブ画素領域３０を被覆することができ、スペーサ４２は複数設置されてもよく、該スペーサ４２の設置によって、表示パネル全体の厚さの均一性を向上させることができ、液晶分子の変動に対する表示パネルの許容度を向上させることができ、さらに表示パネルの収率を向上させる。
例えば、複数のスペーサ４２は主スペーサ及び補助スペーサを含んでもよく、該主スペーサは、表示パネルが外部の圧力を受けないときに、第２ベース４１から離れる一端がアレイ基板３と接触し、主に支持の役割を果たし、補助スペーサは、表示パネルが外部の圧力を受けないときに、補助スペーサの第２ベース４１から離れる一端とアレイ基板１との間は一定の間隔を有し、つまり、主スペーサと補助スペーサとの間に段差（高さ差）が存在し、主スペーサと補助スペーサとの間の段差を調節することによって、表示パネルの厚さに対して微調整を行うことができる。
例示的に、主スペーサの高さは補助スペーサの高さよりも大きく、表示パネルが外部の圧力を受けるときに、主スペーサは、まずすべての圧力を受けて圧縮され、主スペーサは主スペーサと補助スペーサとの間の段差が０になるまで圧縮されるときに、主スペーサ及び補助スペーサはともに外部の圧力を受ける。
なお、主スペーサ及び補助スペーサの両方は所定の周期に応じて配列されてもよい。プロセスの作製過程で異なる種類のスペーサのサイズ及び高さを監視する必要がある。スペーサのサイズが小さく、且つ主スペーサが一般的に少ないため、サイズだけでは、機器は主スペーサの位置を正確に識別しにくく、通常、主スペーサの周囲のある位置にスペーサを欠くように設計し（即ち、何らのスペーサを設置しない）、それによって主スペーサの位置をより速くより正確に識別して監視し、例えば、設計時に主スペーサの下方に何らのスペーサを設置せず、監視するときに、まず何らのスペーサが設置されない位置を迅速に確定することができ、次に、前述に記載の設計規則により、何らのスペーサが設置されない位置の上方のスペーサが主スペーサであることを明確にすることができる。
なお、本開示の実施例のスペーサ４２の第１ベース３０に近い表面は天面とされてもよく、第１ベース３０から離れる表面は底面とされ、図５に示すように、スペーサ４２の天面の第１ベース３０での正投影は走査線３１の第１ベース３０での正投影内に位置し、つまり、スペーサ４２の天面の第１ベース３０での正投影の外輪郭は走査線３１の第１ベース３０での正投影の外輪郭の内側に位置し、それによりスペーサ４２の支持箇所の平坦度を確保し、それによってスペーサ４２がアレイ基板３上に安定して支持されることを確保する。なお、本開示の実施例のスペーサ４２の第１ベース３０での正投影はデータ線３３及びトランジスタの第１ベース３０での正投影と重ならない。
理解すべきであるように、本開示の実施例のスペーサ４２の天面の第１ベース３０での正投影はスペーサ４２の底面の第１ベース３０での正投影内に位置してもよく、つまり、このスペーサ４２の全体は錐体形に類似してもよいが、本開示の実施例はこれに限定されず、本開示の実施例のスペーサ４２の天面の第１ベース３０での正投影はスペーサ４２の底面の第１ベース３０での正投影と完全に重なってもよく、具体的な状況により決まる。
なお、スペーサ４２の底面の第１ベース３０での正投影は走査線３１の第１ベース３０での正投影内に位置してもよいが、本開示の実施例はこれに限定されず、スペーサ４２の列方向Ｙにおける輪郭は走査線３１の列方向Ｙにおける輪郭を超えてもよい。
例えば、スペーサ４２が外力作用により移動して配向膜を傷つけて赤い斑点が発生する状況を防止するために、スペーサ４２の周囲に阻害壁を設置することができる。具体的には、スペーサ４２の第１ベース３０での正投影が走査線３１の第１ベース３０での正投影内に位置し、且つ走査線３１箇所が遮蔽層４０により遮蔽されるため、スペーサ４２が行方向Ｘに移動しても、依然として遮蔽層４０により遮蔽された範囲内に位置し、基本的に表示効果に影響を与えず、これに基づいて、スペーサ４２の行方向Ｘにおける対向両側に阻害壁を設置する必要がなく、それによって設計の難しさを低減させる。
また、図５に示すように、スペーサ４２の行方向Ｘにおける対向両側にトランジスタが設置され、アレイ基板３において、トランジスタが位置する領域の全体高さは、スペーサ４２が位置する領域の全体高さよりも大きく、つまり、このトランジスタは阻害壁としてスペーサ４２の行方向Ｘにおけるスライドを阻害することができる。
スペーサ４２が外力作用により列方向Ｙにスライドし過ぎることを防止するために、図５及び図６に示すように、アレイ基板３上に第１阻害壁３８ａ及び第２阻害壁３８ｂを設置することができ、この第１阻害壁３８ａ及び第２阻害壁３８ｂはそれぞれ走査線３１の列方向Ｙにおける対向両側に位置し、スペーサ４２の第１ベース３０での正投影は第１阻害壁３８ａ及び第２阻害壁３８ｂの第１ベース３０での正投影の間に位置してもよく、換言すれば、スペーサ４２の列方向Ｙにおける対向両側に第１阻害壁３８ａ及び第２阻害壁３８ｂが設置されてもよい。
なお、この第１阻害壁３８ａ及び第２阻害壁３８ｂの少なくとも一部はサブ画素領域３０１に位置してもよく、この第１阻害壁３８ａ及び第２阻害壁３８ｂは遮蔽層４０により遮蔽され得る。
例えば、第１阻害壁３８ａ及び第２阻害壁３８ｂはいずれも、走査線３１と同じ層に設置され、互いに間隔をおいた第１阻害層３８１と、データ線３３と同じ層に設置され、互いに間隔をおいた第２阻害層３８２とを含み、この第２阻害層３８２の第１ベース３０での正投影は第１阻害層３８１の第１ベースでの正投影と重ね合わせられる。例えば、図５～図７に示すように、第１阻害層３８１と走査線３１との第１方向Ｙにおける間隔を第１間隔Ｗ１とし、第２阻害層３８２と走査線３１との第１方向Ｙにおける間隔を第２間隔Ｗ２とし、この第２間隔Ｗ２は前記第１間隔Ｗ１よりも大きく、つまり、第１阻害層３８１は第２阻害層３８２に比べてスペーサ４２に近い方向に突出して設置され、この突出部分はスペーサが力を受けて移動するときに支持役割を果たすことができ、それによって、スペーサ４２が走査線３１と第１阻害層３８１との間の隙間に落ちて原状に回復できない状況を緩和し、また、本開示の実施例の第２阻害層３８２とスペーサ４２との間の間隔は第１阻害層３８１とスペーサ４２との間の間隔よりも大きく、このように、第２阻害層３８２とスペーサ４２との間の間隔及び第１阻害層３８１とスペーサ４２との間の間隔を等しく設計する解決手段に比べて、スペーサ４２が受ける外応力が同じであるときに、スペーサ４２の反り角度を小さくすることができ、このように、スペーサ４２が受ける外応力が水平方向（例えば、第１方向Ｙ）における力であるときに、垂直方向（即ち、表示パネルの厚さ方向）における抵抗を減少させることができ、このとき、スペーサ４２が阻害壁を越えて光透過領域（即ち、サブ画素領域３０１の遮蔽層４０により被覆されていない領域）箇所の配向膜を傷つけることはより困難になり、即ち、配向膜を傷つけるリスクを低減させる。また、表示パネルの垂直方向のひずみ量が低下し、Ｔ－ＤＮＵ（Ｔｏｕｃｈ－Ｄａｒｋ Ｎｏｎ－ｕｎｉｆｏｒｍｉｔｙ、タッチ後の黒表示不均一性）も改善された。
なお、本開示の実施例のスペーサ４２の第１ベース３０に近い表面は天面とされてもよく、このスペーサ４２の天面の第１方向ＹにおけるサイズＷ４は第１間隔Ｗ１よりも大きくてもよく、それによって、スペーサ４２が移動過程で走査線３１と第１阻害層３８１との間の隙間に落ちて原状に回復できない状況を緩和する。
例えば、スペーサ４２の天面の第１方向ＹにおけるサイズＷ４と第１間隔Ｗ１との比は２以上であり、それによって、スペーサ４２が移動過程で走査線３１と第１阻害層３８１との間の隙間に落ちて原状に回復できない状況をさらに緩和する。
例えば、第２阻害層３８２とスペーサ４２との第１方向Ｙにおける間隔を第３間隔Ｗ３とし、第３間隔Ｗ３とスペーサ４２の天面の第１方向Ｙにおけるサイズとの比は０．５以上であり、このような設計は、スペーサ４２が阻害壁を越えるリスクを低減させることができ、それにより光透過領域箇所の配向膜を傷つけるリスクを低減させることができ、さらに、第３間隔Ｗ３とスペーサ４２の天面の第１方向ＹにおけるサイズＷ４との比は１以上であってもよい。
例えば、第３間隔Ｗ３とデータ線３３の第２方向Ｘにおけるサイズとの比は２～４であり、データ線３３の第２方向Ｘにおけるサイズは５μｍ～７μｍであってもよく、例えば、５μｍ、５．５μｍ、６μｍ、６．５μｍ、７μｍ等であり、このとき、第３間隔Ｗ３は１０μｍ～２８μｍであってもよく、例えば、１０μｍ、１３μｍ、１７μｍ、２１μｍ、２５μｍ、２８μｍ等である。
理解すべきであるように、前述に記載の第２阻害層３８２の第１ベース３０での正投影は前記第１阻害層３８１の第１ベース３０での正投影内に位置し、このように、第１阻害壁３８ａ及び第２阻害壁３８ｂにおける主に阻害役割を果たす膜層（即ち、第２阻害層３８２）が第１方向Ｙにおいて十分な幅を有することを確保することができ、それによってスペーサ４２の第１方向Ｙにおける摺動をよりよく阻害する。つまり、図７に示すように、本開示の実施例の第１阻害壁３８ａ及び第２阻害壁３８ｂの縦断面全体は「Ｌ」型と見なすことができ、ここでの縦断面とは表示パネルの厚さ方向及び第１方向Ｙに平行する面を指す。
なお、前述に記載の第２阻害壁３８ｂの第１阻害層３８１は第１共通線３２の一部の構造であってもよい。なお、第２阻害壁３８ｂと走査線３１との間の第１間隔Ｗ１、第２間隔Ｗ２、及び第２阻害壁３８ｂとスペーサ４２との間の第３間隔Ｗ３は、第１阻害壁３８ａと走査線３１との間の第１間隔Ｗ１、第２間隔Ｗ２、及び第１阻害壁３８ａとスペーサ４２との間の第３間隔Ｗ３と等しくてもよく、等しくなくてもよく、具体的な状況により決まる。
本開示の実施例では、前述に記載の遮蔽層４０は第１配線領域３０２、第２配線領域３０３を完全に被覆する以外に、一部のサブ画素領域３０１を被覆することができ、具体的に一部の共通電極３５及び一部の画素電極３４を被覆することができる。画素電極３４のエッジの走査線３１、データ線３３に近い領域に結合電界が存在し、表示過程で液晶配列の乱れを引き起こし、欠陥領域が発生し、黒表示画素エッジの光漏れを引き起こし、従って、この一部の欠陥領域を遮蔽する遮蔽層４０を必要とする。
例えば、画素電極３４及び走査線３１に結合電界が存在し、つまり、画素電極３４の走査線３１に近い部分に欠陥領域が存在し、この欠陥領域を遮蔽するために、列方向Ｙに、遮蔽層４０は画素電極３４の少なくとも５μｍのエッジを被覆することができ、なお、カラーフィルム層が対向基板上に位置するときに、上下基板のセル化精度を考慮すると、広くする必要があるが、１０μｍを超えてはならず、それによって画素の開口率に影響を与えすぎることを回避する。
また、データ線３３及び画素電極３４のエッジに同様に結合電界が存在し、つまり、本開示の実施例の画素電極３４のデータ線３３に近い部分に欠陥領域が存在する。例えば、液晶分子５がネガ型液晶分子であるときに、該電界は液晶回転を引き起こさず、この遮蔽層４０は画素電極３４の約１μｍのエッジを被覆することができ、それによってデータ線３３付近のシャドウ（Ｓｈａｄｏｗ）領域を遮蔽し、液晶分子５がポジ型液晶分子であるときに、データ線３３と画素電極３４との間の結合電界は明らかな黒表示光漏れを引き起こさないが、液晶分子のクロストーク（Ｃｒｏｓｓｔａｌｋ）現象を著しくし、このとき、遮蔽層４０は画素電極３４の少なくとも６μｍのエッジを被覆することができ、それによって結合電界領域を遮蔽する。
なお、液晶表示パネルに用いられるカラーフィルム層は対向基板４上に位置してもよく、アレイ基板３上に位置してもよく、具体的な状況により決まる。
上記内容に基づいて、本開示の実施例の液晶表示パネルは４Ｋ解像度又は８Ｋ解像度の表示製品に用いることができる。
本開示の実施例は電子機器をさらに提供し、上記のいずれか実施例に説明された表示パネルを含む。
本開示の実施例に基づいて、該電子機器の具体的なタイプは特に制限されず、本分野の通常の電子機器のタイプであればよく、具体的に、例えば液晶表示スクリーン、携帯電話、ノートパソコン等の移動装置、腕時計等のウェアラブル機器、ＶＲ装置等であり、当業者は該表示装置の具体的な用途に基づいて対応する選択を行うことができ、ここで繰り返して説明しない。
なお、該電子機器は、表示パネルに加えて、他の必要な部材及び構成をさらに含み、ディスプレイを例として、バックライトモジュール、ケーシング、主回路基板、電源線等をさらに含んでもよく、本分野では該電子機器の具体的な使用要件に応じて対応する補充を行うことができ、ここで繰り返して説明しない。
なお、本明細書に記載の「・・・上に位置する」、「・・・上に形成する」及び「・・・上に設置する」は一層が別の一層上に直接形成又は設置されることを示してもよく、一層が別の一層上に間接的に形成又は設置されることを示してもよく、即ち、両層の間に他の層がさらに存在する。
用語「１つ」、「一」、「該」、「前記」及び「少なくとも１つ」は１つ又は複数の要素／構成部分／等が存在することを示すことに用いられ、用語「含む」及び「有する」は、オープンな包含の意味を示し、挙げられた要素／構成部分／等に加えて、他の要素／構成部分／等が存在してもよい。
本開示では、特に説明しない限り、「同じ層に設置する」という用語とは、２つの層、部材、部品、素子又は部分が同一のパターニングプロセスで形成され得ることを指し、且つ、この２つの層、部材、部品、素子又は部分は一般的に同じ材料で形成される。
本開示では、特に説明しない限り、「パターニングプロセス」という表現は、一般的に、フォトレジストの塗布、露光、現像、エッチング、フォトレジストの剥離等のステップを含む。「一次パターニングプロセス」という表現は、１枚のマスクを用いてパターン化された層、部材、部品等を形成するプロセスを意味する。
以下の点を説明する必要がある。
（１）本開示の実施例の図面では、本開示の実施例に関する構造のみに関し、他の構造は通常の設計を参照すればよい。
（２）矛盾のない場合、本開示の同一実施例及び異なる実施例の特徴を組み合わせてもよい。
以上は本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するためのものではなく、本開示の保護範囲は添付の特許請求の範囲により確定される。
１０ スロット電極
１１ スロット
２０ 第１電極部
２０１ 第１接続ストリップ
２０１ａ 第１側
２０１ｂ 第２側
２０２ 第１電極ストリップ
２１ 第２電極部
２１１ 第２接続ストリップ
２１１ａ 第３側
２１１ｂ 第４側
２１２ 第２電極ストリップ
２１３ 信号接続部
２２ 導電接続部
２２１ 第１導電接続ストリップ
２２２ 第２導電接続ストリップ
２２３ 第３導電接続ストリップ
３ アレイ基板
３０ 第１ベース
３０１ サブ画素領域
３０２ 第１配線領域
３０３ 第２配線領域
３１ 走査線
３２ 第１共通線
３３ データ線
３４ 画素電極
３５ 共通電極
３６ トランジスタ
３６０ 活性層
３６１ ゲート
３６２ 第１極
３６３ 第２極
３７ 第２共通線
３８ａ 第１阻害壁
３８ｂ 第２阻害壁
３８１ 第１阻害層
３８２ 第２阻害層
４ 対向基板
４０ 遮蔽層
４１ 第２ベース
４２ スペーサ
５ 液晶分子

Claims (41)

  1. 表示パネルであって、セル化して設置されたアレイ基板（３）と対向基板（４）を含み、
    前記アレイ基板（３）は、第１ベース（３０）と、前記第１ベース（３０）の前記対向基板（４）に近い一方側に形成された走査線（３１）、データ線（３３）、第１阻害壁（３８ａ）及び第２阻害壁（３８ｂ）とを含み、前記データ線（３３）は第１方向（Ｙ）に延伸し、前記走査線（３１）は第２方向（Ｘ）に延伸し、前記第１方向（Ｙ）は前記第２方向（Ｘ）と交差し、前記第１阻害壁（３８ａ）及び前記第２阻害壁（３８ｂ）はそれぞれ前記走査線（３１）の前記第１方向（Ｙ）における対向両側に位置し、且つ前記第１阻害壁（３８ａ）及び前記第２阻害壁（３８ｂ）はいずれも、前記走査線（３１）と同じ層に設置され、互いに間隔をおいた第１阻害層（３８１）と、前記データ線（３３）と同じ層に設置され、互いに間隔をおいた第２阻害層（３８２）とを含み、前記第２阻害層（３８２）の前記第１ベース（３０）での正投影は前記第１阻害層（３８１）の前記第１ベース（３０）での正投影と重ね合わせられ、前記第１阻害層（３８１）と前記走査線（３１）との前記第１方向（Ｙ）における間隔を第１間隔（Ｗ１）とし、前記第２阻害層（３８２）と前記走査線（３１）との前記第１方向（Ｙ）における間隔を第２間隔（Ｗ２）とし、前記第２間隔（Ｗ２）は前記第１間隔（Ｗ１）よりも大きく、
    前記対向基板（４）は、第２ベース（４１）と、前記第２ベース（４１）の前記アレイ基板（３）に近い一方側に位置するスペーサ（４２）とを含み、前記スペーサ（４２）の前記第１ベース（３０）に近い表面を天面とし、前記スペーサ（４２）の天面の前記第１ベース（３０）での正投影は、前記走査線（３１）の前記第１ベース（３０）での正投影内に位置し、前記第１阻害壁（３８ａ）及び前記第２阻害壁（３８ｂ）の前記第１ベース（３０）での正投影の間に位置し、前記スペーサ（４２）の天面の前記第１方向（Ｙ）におけるサイズ（Ｗ４）は前記第１間隔（Ｗ１）よりも大きい表示パネル。
  2. 前記スペーサ（４２）の天面の前記第１方向（Ｙ）におけるサイズ（Ｗ４）と前記第１間隔（Ｗ１）との比は２以上である、請求項１に記載の表示パネル。
  3. 前記第２阻害層（３８２）と前記スペーサ（４２）との前記第１方向（Ｙ）における間隔を第３間隔（Ｗ３）とし、前記第３間隔（Ｗ３）と前記スペーサ（４２）の天面の前記第１方向（Ｙ）におけるサイズ（Ｗ４）との比は０．５以上である、請求項２に記載の表示パネル。
  4. 前記第３間隔（Ｗ３）と前記スペーサ（４２）の天面の前記第１方向（Ｙ）におけるサイズ（Ｗ４）との比は１以上である、請求項３に記載の表示パネル。
  5. 前記第３間隔（Ｗ３）と前記データ線（３３）の前記第２方向（Ｘ）におけるサイズとの比は２～４である、請求項３に記載の表示パネル。
  6. 前記第２阻害層（３８２）の前記第１ベース（３０）での正投影は前記第１阻害層（３８１）の前記第１ベース（３０）での正投影内に位置し、前記第１方向（Ｙ）は前記第２方向（Ｘ）と垂直である、請求項１～５のいずれか１項に記載の表示パネル。
  7. 前記アレイ基板（３）は、前記第１ベース（３０）上に形成され、前記第２方向（Ｘ）に延伸する第１共通線（３２）をさらに含み、前記第１共通線（３２）は前記走査線（３１）と同じ層に設置され、互いに間隔をおき、前記第２阻害壁（３８ｂ）の第１阻害層（３８１）は前記第１共通線（３２）の一部の構造である、請求項６に記載の表示パネル。
  8. 前記アレイ基板（３）は、前記第２方向（Ｘ）及び前記第１方向（Ｙ）に前記第１ベース（３０）上にアレイ状に配列された複数のサブ画素ユニットをさらに含み、
    各前記サブ画素ユニットは画素電極（３４）、共通電極（３５）及びトランジスタ（３６）を含み、前記トランジスタ（３６）はゲート（３６１）、第１極（３６２）及び第２極（３６３）を含み、前記ゲート（３６１）は前記走査線（３１）に接続され、前記第１極（３６２）は前記画素電極（３４）に接続され、前記第２極（３６３）は前記データ線（３３）に接続され、
    前記共通電極（３５）の前記第１ベース（３０）での正投影は前記画素電極（３４）の前記第１ベース（３０）での正投影と重ね合わせられ、前記共通電極（３５）は前記第１共通線（３２）に接続される、請求項７に記載の表示パネル。
  9. 前記画素電極（３４）は前記共通電極（３５）の前記第１ベース（３０）から離れる一方側に位置し、前記画素電極（３４）は、第１電極部（２０）と、第２電極部（２１）と、導電接続部（２２）とを含み、
    前記第１電極部（２０）は、前記第１方向（Ｙ）に延伸する第１接続ストリップ（２０１）、及び前記第１方向（Ｙ）に間隔をおいて配列された複数の第１電極ストリップ（２０２）を含み、前記第１接続ストリップ（２０１）は前記第２方向（Ｘ）に対向する第１側（２０１ａ）と第２側（２０１ｂ）を有し、前記複数の第１電極ストリップ（２０２）は、前記第１接続ストリップ（２０１）の第１側（２０１ａ）に位置し、前記第１接続ストリップ（２０１）に接続され、隣接する前記第１電極ストリップ（２０２）の前記第１接続ストリップ（２０１）から離れる端部間は開口状であり、
    前記第２電極部（２１）は、前記第１電極部（２０）と前記第１方向（Ｙ）に間隔をおいて配列され、前記第２電極部（２１）は、前記第１方向（Ｙ）に延伸する第２接続ストリップ（２１１）、及び前記第１方向（Ｙ）に間隔をおいて配列された複数の第２電極ストリップ（２１２）を含み、前記第２接続ストリップ（２１１）は前記第１側（２０１ａ）の前記第２側（２０１ｂ）から離れる位置に位置し、前記第２接続ストリップ（２１１）は前記第２方向（Ｘ）に対向する第３側（２１１ａ）と第４側（２１１ｂ）を有し、前記第３側（２１１ａ）は前記第４側（２１１ｂ）の前記第１側（２０１ａ）に近い位置に位置し、前記複数の第２電極ストリップ（２１２）は、前記第２接続ストリップ（２１１）の第３側（２１１ａ）に位置し、前記第２接続ストリップ（２１１）に接続され、隣接する前記第２電極ストリップ（２１２）の前記第２接続ストリップ（２１１）から離れる端部間は開口状であり、
    前記導電接続部（２２）は、前記第１電極部（２０）と前記第２電極部（２１）との間に位置し、前記導電接続部（２２）の両端はそれぞれ前記第１接続ストリップ（２０１）及び前記第２接続ストリップ（２１１）に接続され、前記導電接続部（２２）の面積は、前記第１電極ストリップ（２０２）の面積及び前記第２電極ストリップ（２１２）の面積よりも大きい、請求項８に記載の表示パネル。
  10. 前記導電接続部（２２）は、前記第２方向（Ｘ）に間隔をおいて配列され且ついずれも前記第１方向（Ｙ）に延伸する第１導電接続ストリップ（２２１）及び第２導電接続ストリップ（２２２）と、前記第１導電接続ストリップ（２２１）と前記第２導電接続ストリップ（２２２）との間に位置し、前記第１方向（Ｙ）に間隔をおいて配列された少なくとも２本の第３導電接続ストリップ（２２３）とを含み、各前記第３導電接続ストリップ（２２３）の両端はそれぞれ前記第１導電接続ストリップ（２２１）及び前記第２導電接続ストリップ（２２２）に接続され、
    前記第１導電接続ストリップ（２２１）は前記第１接続ストリップ（２０１）に接続され、前記第２導電接続ストリップ（２２２）は前記第２接続ストリップ（２１１）に接続される、請求項９に記載の表示パネル。
  11. 前記第１電極ストリップ（２０２）、前記第２電極ストリップ（２１２）及び前記第３導電接続ストリップ（２２３）はいずれも第３方向（Ｑ）に延伸し、前記第１電極ストリップ（２０２）、前記第２電極ストリップ（２１２）及び前記第３導電接続ストリップ（２２３）の第１幅は等しく、
    前記第１幅は第４方向（Ｐ）におけるサイズであり、前記第３方向（Ｑ）は前記第４方向（Ｐ）と垂直であり、且つ前記第３方向（Ｑ）は前記第１方向（Ｙ）及び前記第２方向（Ｘ）と交差する、請求項１０に記載の表示パネル。
  12. 前記アレイ基板（３）は、前記データ線（３３）と同じ層に設置され、互いに間隔をおいた第２共通線（３７）をさらに含み、前記第２共通線（３７）は前記第１方向（Ｙ）に延伸し、前記第２共通線（３７）の両端はそれぞれ、第１ビアホール構造（Ｈ１）を介して前記第１方向（Ｙ）に隣接する２つの前記サブ画素ユニットの共通電極（３５）に接続される、請求項９に記載の表示パネル。
  13. 前記第１ビアホール構造（Ｈ１）は第１ビアホール部（Ｈ１１）、第２ビアホール部（Ｈ１２）及びビアホール接続部（Ｈ１３）を含み、前記ビアホール接続部（Ｈ１３）は、前記画素電極（３４）と同じ層に設置され、互いに間隔をおき、前記ビアホール接続部（Ｈ１３）は前記第１ビアホール部（Ｈ１１）を介して前記第２共通線（３７）に接続され、前記ビアホール接続部（Ｈ１３）は前記第２ビアホール部（Ｈ１２）を介して前記共通電極（３５）に接続される、請求項１２に記載の表示パネル。
  14. 請求項１～１３のいずれか１項に記載の表示パネルを含む電子機器。
  15. 電極構造であって、第１方向（Ｙ）に間隔をおいて配列された第１電極部（２０）及び第２電極部（２１）と、前記第１電極部（２０）と前記第２電極部（２１）との間に位置する導電接続部（２２）とを含み、
    前記第１電極部（２０）は、前記第１方向（Ｙ）に延伸する第１接続ストリップ（２０１）、及び前記第１方向（Ｙ）に間隔をおいて配列された複数の第１電極ストリップ（２０２）を含み、前記第１接続ストリップ（２０１）は第２方向（Ｘ）に対向する第１側（２０１ａ）と第２側（２０１ｂ）を有し、前記複数の第１電極ストリップ（２０２）は、前記第１接続ストリップ（２０１）の第１側（２０１ａ）に位置し、前記第１接続ストリップ（２０１）に接続され、隣接する前記第１電極ストリップ（２０２）の前記第１接続ストリップ（２０１）から離れる端部間は開口状であり、
    前記第２電極部（２１）は、前記第１方向（Ｙ）に延伸する第２接続ストリップ（２１１）、及び前記第１方向（Ｙ）に間隔をおいて配列された複数の第２電極ストリップ（２１２）を含み、前記第２接続ストリップ（２１１）は前記第１側（２０１ａ）の前記第２側（２０１ｂ）から離れる位置に位置し、前記第２接続ストリップ（２１１）は前記第２方向（Ｘ）に対向する第３側（２１１ａ）と第４側（２１１ｂ）を有し、前記第３側（２１１ａ）は前記第４側（２１１ｂ）の前記第１側（２０１ａ）に近い位置に位置し、前記複数の第２電極ストリップ（２１２）は、前記第２接続ストリップ（２１１）の第３側（２１１ａ）に位置し、前記第２接続ストリップ（２１１）に接続され、隣接する前記第２電極ストリップ（２１２）の前記第２接続ストリップ（２１１）から離れる端部間は開口状であり、
    前記導電接続部（２２）の両端はそれぞれ前記第１接続ストリップ（２０１）及び前記第２接続ストリップ（２１１）に接続される電極構造。
  16. 前記導電接続部（２２）の面積は、前記第１電極ストリップ（２０２）の面積よりも大きく、且つ前記第２電極ストリップ（２１２）の面積よりも大きい、請求項１５に記載の電極構造。
  17. 前記第１電極部（２０）の面積及び前記第２電極部（２１）の面積はいずれも前記導電接続部（２２）の面積よりも大きい、請求項１５に記載の電極構造。
  18. 前記導電接続部（２２）は、前記第２方向（Ｘ）に間隔をおいて配列され且ついずれも前記第１方向（Ｙ）に延伸する第１導電接続ストリップ（２２１）及び第２導電接続ストリップ（２２２）と、前記第１導電接続ストリップ（２２１）と前記第２導電接続ストリップ（２２２）との間に位置し、前記第１方向（Ｙ）に間隔をおいて配列された少なくとも２本の第３導電接続ストリップ（２２３）とを含み、各前記第３導電接続ストリップ（２２３）の両端はそれぞれ前記第１導電接続ストリップ（２２１）及び前記第２導電接続ストリップ（２２２）に接続され、
    前記第１導電接続ストリップ（２２１）は前記第１接続ストリップ（２０１）に接続され、前記第２導電接続ストリップ（２２２）は前記第２接続ストリップ（２１１）に接続される、請求項１５～１７のいずれか１項に記載の電極構造。
  19. 前記第１電極ストリップ（２０２）、前記第２電極ストリップ（２１２）及び前記第３導電接続ストリップ（２２３）はいずれも第３方向（Ｑ）に延伸し、前記第１電極ストリップ（２０２）、前記第２電極ストリップ（２１２）及び前記第３導電接続ストリップ（２２３）の第４方向（Ｐ）における第１幅は等しく、
    前記第３方向（Ｑ）は前記第４方向（Ｐ）と垂直であり、且つ前記第３方向（Ｑ）は前記第１方向（Ｙ）及び前記第２方向（Ｘ）と交差する、請求項１８に記載の電極構造。
  20. 隣接する前記第１電極ストリップ（２０２）の前記第１接続ストリップ（２０１）から離れる端部同士は接続されず、隣接する前記第２電極ストリップ（２１２）の前記第２接続ストリップ（２１１）から離れる端部同士は接続されない、請求項１８に記載の電極構造。
  21. 隣接する前記第１電極ストリップ（２０２）の間は第１スリット（Ｓ１）を有し、前記第１電極ストリップ（２０２）及び前記第１スリット（Ｓ１）の延伸方向は同じであり、前記第１スリット（Ｓ１）は半開放状であり、隣接する前記第２電極ストリップ（２１２）の間は第２スリット（Ｓ２）を有し、前記第２電極ストリップ（２１２）及び前記第２スリット（Ｓ２）の延伸方向は同じであり、前記第２スリット（Ｓ２）は半開放状であり、前記第１スリット（Ｓ１）及び前記第２スリット（Ｓ２）の開口方向は反対する、請求項２０に記載の電極構造。
  22. 前記第１電極ストリップ（２０２）及び前記第２電極ストリップ（２１２）の前記第４方向（Ｐ）における第１幅は等しく、前記第１スリット（Ｓ１）の前記第４方向（Ｐ）における第１幅は、前記第２スリット（Ｓ２）の前記第４方向（Ｐ）における第１幅と等しい、請求項２１に記載の電極構造。
  23. 前記第１スリット（Ｓ１）の前記第４方向（Ｐ）における第１幅は前記第１電極ストリップ（２０２）の前記第４方向（Ｐ）における第１幅の１～４倍である、請求項２２に記載の電極構造。
  24. 前記第１電極ストリップ（２０２）の前記第４方向（Ｐ）における第１幅及び前記第２電極ストリップ（２１２）の前記第４方向（Ｐ）における第１幅はいずれも１．８μｍ～３μｍであり、前記第１スリット（Ｓ１）の前記第４方向（Ｐ）における第１幅及び前記第２スリット（Ｓ２）の前記第４方向（Ｐ）における第１幅はいずれも３μｍ～７μｍである、請求項２３に記載の電極構造。
  25. 隣接する前記第３導電接続ストリップ（２２３）の間は第３スリット（Ｓ３）を有し、前記第３スリット（Ｓ３）の四周は閉じられる、請求項２１に記載の電極構造。
  26. 前記導電接続部（２２）は複数の前記第３スリット（Ｓ３）を含む、請求項２５に記載の電極構造。
  27. 前記第３導電接続ストリップ（２２３）の前記第４方向（Ｐ）における第１幅は、前記第１電極ストリップ（２０２）の前記第４方向（Ｐ）における第１幅と等しく、前記第３スリット（Ｓ３）、前記第１スリット（Ｓ１）及び前記第２スリット（Ｓ２）の前記第４方向（Ｐ）における第１幅は等しい、請求項２５に記載の電極構造。
  28. 前記第３導電接続ストリップ（２２３）とそれと隣接する前記第１電極ストリップ（２０２）との間は第４スリット（Ｓ４）を有し、前記第３導電接続ストリップ（２２３）とそれと隣接する前記第２電極ストリップ（２１２）との間は第５スリット（Ｓ５）を有し、前記第１スリット（Ｓ１）、前記第２スリット（Ｓ２）、前記第３スリット（Ｓ３）、前記第４スリット（Ｓ４）及び前記第５スリット（Ｓ５）の前記第４方向（Ｐ）における第１幅は等しい、請求項２７に記載の電極構造。
  29. 前記第１電極ストリップ（２０２）の前記第４方向（Ｐ）における前記第１幅及び前記第２電極ストリップ（２１２）の前記第４方向（Ｐ）における前記第１幅は、前記導電接続部（２２）全体の前記第４方向（Ｐ）における第１幅よりも小さい、請求項１８に記載の電極構造。
  30. 前記第１接続ストリップ（２０１）の前記第２方向（Ｘ）における第２幅は前記第２接続ストリップ（２１１）の前記第２方向（Ｘ）における第２幅と等しく、前記第１接続ストリップ（２０１）及び前記第２接続ストリップ（２１１）の前記第２方向（Ｘ）における第２幅は、前記第１電極ストリップ（２０２）及び前記第２電極ストリップ（２１２）の前記第４方向（Ｐ）における第１幅以上である、請求項１５に記載の電極構造。
  31. 前記第１導電接続ストリップ（２２１）の前記第１方向（Ｙ）における長さ、前記第２導電接続ストリップ（２２２）の前記第１方向（Ｙ）における長さはいずれも、前記第１接続ストリップ（２０１）の前記第１方向（Ｙ）における長さよりも小さく、且つ前記第２接続ストリップ（２１１）の前記第１方向（Ｙ）における長さよりも小さい、請求項１８に記載の電極構造。
  32. 前記第１接続ストリップ（２０１）の前記第１方向（Ｙ）における長さは、前記第２接続ストリップ（２１１）の前記第１方向（Ｙ）における長さよりも小さい、請求項３１に記載の電極構造。
  33. 前記第１接続ストリップ（２０１）の前記第１方向（Ｙ）における長さと前記第２接続ストリップ（２１１）の前記第１方向（Ｙ）における長さとの比は０．１～０．９である、請求項３２に記載の電極構造。
  34. 前記第１接続ストリップ（２０１）、前記導電接続部（２２）及び前記第２接続ストリップ（２１１）が接続する全体は折れ線型であり、前記第１接続ストリップ（２０１）の一端は前記導電接続部（２２）の一端に接続され、前記導電接続部（２２）の他端は前記第２接続ストリップ（２１１）の一端に接続され、前記第１接続ストリップ（２０１）及び前記第２接続ストリップ（２１１）は、前記第２方向（Ｘ）において、前記導電接続部（２２）の異なる側に位置する、請求項１５に記載の電極構造。
  35. 前記第１導電接続ストリップ（２２１）の前記第２方向（Ｘ）における第２幅は前記第１接続ストリップ（２０１）の前記第２方向（Ｘ）における第２幅と等しく、前記第２導電接続ストリップ（２２２）の前記第２方向（Ｘ）における第２幅は第２接続ストリップ（２１１）の前記第２方向（Ｘ）における第２幅と等しい、請求項１５に記載の電極構造。
  36. 前記導電接続部（２２）は１本の導電接続ストリップ（２２ａ）を含み、前記導電接続ストリップ（２２ａ）は第３方向（Ｑ）に延伸し、前記第３方向（Ｑ）は前記第１方向（Ｙ）及び前記第２方向（Ｘ）と交差する、請求項１５～１７のいずれか１項に記載の電極構造。
  37. 前記第３方向（Ｑ）は前記第４方向（Ｐ）と垂直であり、前記導電接続ストリップ（２２ａ）の前記第４方向（Ｐ）における第１幅と前記第１電極ストリップ（２０２）の前記第４方向（Ｐ）における第１幅との比は１．５～５．５である、請求項３６に記載の電極構造。
  38. 前記導電接続ストリップ（２２ａ）の前記第４方向（Ｐ）における前記第１幅は５μｍ～１０μｍであり、前記第１電極ストリップ（２０２）の前記第４方向（Ｐ）における第１幅は１．８μｍ～３μｍである、請求項３７に記載の電極構造。
  39. 前記第１接続ストリップ（２０１）の前記第２方向（Ｘ）における第２幅及び前記第２接続ストリップ（２１１）の前記第２方向（Ｘ）における第２幅はいずれも２．３μｍ～２．７μｍであり、前記導電接続ストリップ（２２ａ）の前記第４方向（Ｐ）における第１幅は２．５μｍ～３．０μｍであり、前記第１電極ストリップ（２０２）及び前記第２電極ストリップ（２１２）の前記第４方向（Ｐ）における第１幅はいずれも１．８μｍ～２．６μｍである、請求項３７に記載の電極構造。
  40. 前記第２電極部（２１）は信号接続部（２１３）をさらに含み、前記信号接続部（２１３）は、複数の前記第２電極ストリップ（２１２）の前記導電接続部（２２）から離れる一方側に位置し、前記第２接続ストリップ（２１１）に接続される、請求項１５に記載の電極構造。
  41. 前記第１接続ストリップ（２０１）と前記第２電極ストリップ（２１２）は前記第２方向（Ｘ）に関して鏡像的に設置される、請求項１５に記載の電極構造。
JP2022574146A 2021-01-13 2022-01-13 電極構造、表示パネル及び電子機器 Pending JP2024502220A (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
CN202110041652.X 2021-01-13
CN202110041652.XA CN114764204A (zh) 2021-01-13 2021-01-13 显示面板及电子设备
CNPCT/CN2021/083044 2021-03-25
PCT/CN2021/083044 WO2022198578A1 (zh) 2021-03-25 2021-03-25 像素单元、阵列基板和显示面板
PCT/CN2021/085622 WO2022213256A1 (zh) 2021-04-06 2021-04-06 像素电极、阵列基板及显示装置
CNPCT/CN2021/085622 2021-04-06
PCT/CN2022/071870 WO2022152223A1 (zh) 2021-01-13 2022-01-13 电极结构、显示面板及电子设备

Publications (1)

Publication Number Publication Date
JP2024502220A true JP2024502220A (ja) 2024-01-18

Family

ID=82447999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022574146A Pending JP2024502220A (ja) 2021-01-13 2022-01-13 電極構造、表示パネル及び電子機器

Country Status (6)

Country Link
US (1) US20230185141A1 (ja)
EP (1) EP4145215A4 (ja)
JP (1) JP2024502220A (ja)
KR (1) KR20230127198A (ja)
CN (1) CN115702380A (ja)
WO (1) WO2022152223A1 (ja)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4829501B2 (ja) * 2005-01-06 2011-12-07 シャープ株式会社 液晶表示装置
JP5425485B2 (ja) * 2009-02-09 2014-02-26 株式会社ジャパンディスプレイ 液晶表示装置
CN202141876U (zh) * 2011-07-05 2012-02-08 北京京东方光电科技有限公司 一种薄膜晶体管阵列基板与液晶显示面板及液晶显示器
JP6116220B2 (ja) * 2012-12-12 2017-04-19 三菱電機株式会社 液晶表示パネル
KR102069821B1 (ko) * 2013-07-03 2020-01-28 삼성디스플레이 주식회사 액정 표시 장치
KR20150026586A (ko) * 2013-09-03 2015-03-11 엘지디스플레이 주식회사 컬럼스페이서를 구비한 액정표시소자
CN103488002B (zh) * 2013-09-18 2015-03-11 京东方科技集团股份有限公司 像素电极、阵列基板和显示装置
CN105629591B (zh) * 2016-01-11 2018-10-30 京东方科技集团股份有限公司 一种阵列基板、其制备方法及液晶显示面板
CN105572983A (zh) * 2016-03-11 2016-05-11 深圳市华星光电技术有限公司 一种像素电极结构及液晶显示面板
CN106444171B (zh) * 2016-08-03 2019-06-07 厦门天马微电子有限公司 一种液晶显示面板及液晶显示装置
CN107255879A (zh) * 2017-08-01 2017-10-17 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN107272271A (zh) * 2017-08-16 2017-10-20 京东方科技集团股份有限公司 一种显示面板及其制作方法、显示装置
WO2021168683A1 (zh) * 2020-02-26 2021-09-02 京东方科技集团股份有限公司 液晶显示面板及液晶显示装置
CN111505870B (zh) * 2020-05-19 2022-08-05 武汉京东方光电科技有限公司 像素电极、像素结构、显示面板及显示装置
CN214375724U (zh) * 2021-01-13 2021-10-08 京东方科技集团股份有限公司 显示面板及电子设备

Also Published As

Publication number Publication date
EP4145215A1 (en) 2023-03-08
WO2022152223A9 (zh) 2022-11-24
KR20230127198A (ko) 2023-08-31
CN115702380A (zh) 2023-02-14
WO2022152223A1 (zh) 2022-07-21
EP4145215A4 (en) 2024-04-17
US20230185141A1 (en) 2023-06-15

Similar Documents

Publication Publication Date Title
CN106094363B (zh) 像素结构、显示面板及曲面显示装置
US6912024B2 (en) Array substrate of liquid crystal display device having thin film transistor on color filter structure and method of fabricating the same
US8455870B2 (en) Thin film transistor array panel and method of manufacturing the same
CN214375724U (zh) 显示面板及电子设备
KR101212067B1 (ko) 액정표시장치 및 이의 제조방법
WO2021208643A1 (zh) 显示面板及显示装置
CN108508661B (zh) 液晶显示面板及液晶显示装置
KR20120038846A (ko) 액정표시장치 및 그 제조방법
KR102000648B1 (ko) 어레이 기판, 디스플레이 장치 및 어레이 기판 제조 방법
CN101950101A (zh) 液晶显示面板
US8304768B2 (en) Thin film transistor array substrate and method for manufacturing the same
WO2015180302A1 (zh) 阵列基板及其制备方法、显示装置
CN212569352U (zh) 显示面板及显示装置
WO2013075591A1 (zh) 阵列基板及其制作方法、显示装置
US10268094B1 (en) Array substrate, display panel and method of manufacturing array substrate
KR20070080475A (ko) 박막 트랜지스터 기판 및 액정 표시 장치
KR20130063404A (ko) 박막 트랜지스터 액정표시장치 및 이의 제조방법
US20230152635A1 (en) Display panel and display device
US9348184B2 (en) Liquid crystal display device, array substrate and method for manufacturing the same
JP2024502220A (ja) 電極構造、表示パネル及び電子機器
WO2022151836A1 (zh) 显示面板及电子设备
CN114981719B (zh) 电极结构、显示面板及显示装置
KR20060128564A (ko) 액정 표시 장치, 박막 트랜지스터 기판 및 그 제조 방법
CN220855416U (zh) 显示面板及显示装置
US20230110276A1 (en) Array substrate and display device