JP2024069476A - 画素回路、画素回路の駆動方法及び表示装置 - Google Patents

画素回路、画素回路の駆動方法及び表示装置 Download PDF

Info

Publication number
JP2024069476A
JP2024069476A JP2024040114A JP2024040114A JP2024069476A JP 2024069476 A JP2024069476 A JP 2024069476A JP 2024040114 A JP2024040114 A JP 2024040114A JP 2024040114 A JP2024040114 A JP 2024040114A JP 2024069476 A JP2024069476 A JP 2024069476A
Authority
JP
Japan
Prior art keywords
circuit
reset
signal
transistor
light emission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2024040114A
Other languages
English (en)
Inventor
雪嶺 高
寛軍 彭
振中 羊
祥祥 鄒
緯 秦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2024069476A publication Critical patent/JP2024069476A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275Details of drivers for data electrodes
    • G09G3/3291Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0439Pixel structures
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/08Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809Several active elements per pixel in active matrix panels
    • G09G2300/0819Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/08Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809Several active elements per pixel in active matrix panels
    • G09G2300/0842Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/08Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809Several active elements per pixel in active matrix panels
    • G09G2300/0842Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0262The addressing of the pixel, in a display other than an active matrix LCD, involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependent on signals of two data electrodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0278Details of driving circuits arranged to drive both scan and data electrodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/06Details of flat display driving waveforms
    • G09G2310/061Details of flat display driving waveforms for resetting or blanking
    • G09G2310/062Waveforms for resetting a plurality of scan lines at a time
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/0233Improving the luminance or brightness uniformity across the screen
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/0257Reduction of after-image effects
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/04Maintaining the quality of display appearance
    • G09G2320/043Preventing or counteracting the effects of ageing
    • G09G2320/045Compensation of drifts in the characteristics of light emitting or modulating elements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/021Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】画素回路、画素回路の駆動方法及び表示装置が提供される。【解決手段】当該画素回路は、駆動回路と、データ書き込み回路と、第1リセット回路と、第1発光制御回路と、発光素子とを含む。駆動回路は、制御端と、第1端と、第2端とを含み、第1端及び第2端に流れて発光素子の発光を駆動するための駆動電流を制御するように構成され、データ書き込み回路は、走査信号GATEに応答してデータ信号DATAを駆動回路の制御端に書き込むように構成され、第1発光制御回路は、第1発光制御信号EM1に応答して第1電圧VDDを駆動回路の第1端に印加するように構成され、第1リセット回路は、第1リセット信号RST1に応答してリセット電圧VINTを駆動回路の制御端に印加するように構成され、リセット電圧VINTと第1電圧VDDとが共に印加される時に駆動回路が固定バイアス状態になる。【選択図】図2

Description

関連出願の相互参照
本出願は、2017年9月30日に中国特許庁に提出された中国特許出願201710
917398.9の優先権を主張し、その全ての内容が援用により本出願に取り込まれて
本出願の一部とされる。
本発明は、画素回路、画素回路の駆動方法及び表示装置に関する。
有機発光ダイオード(Organic Light Emitting Diode、
OLED)表示装置は、広い視野角、高いコントラスト、速い応答速度、及び無機発光表
示部品より高い発光輝度、より低い駆動電圧等の強みを有するため、人々から大きな注目
を集めている。上記の特徴によって、有機発光ダイオード(OLED)は、携帯電話、デ
ィスプレイ、ノートパソコン、デジタルカメラ、器具及び計器等の表示機能付きの装置に
適用されることができる。
OLED表示装置における画素回路は、通常、マトリックス駆動方式を用いるが、各々
の画素ユニットの中にスイッチ素子が導入されるか否かによって、アクティブマトリクス
(Active Matrix、AM)駆動とパッシブマトリックス(Passive
Matrix、PM)駆動とに分かれる。PMOLEDは、工程が簡単で、原価が低いが
、クロストーク、高い消費電力、短い寿命等の欠点があるため、高解像度及び大型サイズ
の表示の要求を満たすことができない。これに対して、AMOLEDは、各々の画素の画
素回路に1組の薄膜トランジスタ及び蓄積コンデンサが集積されており、薄膜トランジス
タ及び蓄積コンデンサに対する駆動制御を通じてOLEDに流れる電流に対する制御を実
現することで、OLEDが必要によって発光するようにする。PMOLEDに比べ、AM
OLEDは所要の駆動電流が小さく、消費電力が低く、寿命がより長いため、高解像度及
び多階調の大型サイズの表示要求を満たすことができる。それとともに、AMOLEDは
、視野角、色再現、消費電力及び応答時間等の面で明らかな優位点を持ち、高情報コンテ
ンツ、高解像度の表示装置に適用される。
本発明の少なくとも一つの実施例は、画素回路を提供する。前記画素回路は、駆動回路
と、データ書き込み回路と、第1リセット回路と、第1発光制御回路と、発光素子とを含
む。前記駆動回路は、制御端と、第1端と、第2端とを含み、前記第1端及び前記第2端
に流れて前記発光素子の発光を駆動するための駆動電流を制御するように構成され、前記
データ書き込み回路は、走査信号に応答してデータ信号を前記駆動回路の制御端に書き込
むように構成され、前記第1発光制御回路は、第1発光制御信号に応答して第1電圧を前
記駆動回路の第1端に印加するように構成され、前記第1リセット回路は、第1リセット
信号に応答してリセット電圧を前記駆動回路の制御端に印加するように構成され、前記リ
セット電圧と前記第1電圧とが共に印加される時に前記駆動回路が固定バイアス状態にな
る。
例えば、本発明の一実施例に係る画素回路において、前記第1リセット信号と前記第1
発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号である。
例えば、本発明の一実施例に係る画素回路において、前記駆動回路は、第1トランジス
タを含み、前記第1トランジスタのゲート電極は、前記駆動回路の制御端として第1ノー
ドに接続され、前記第1トランジスタの第1電極は、前記駆動回路の第1端として第2ノ
ードに接続され、前記第1トランジスタの第2電極は、前記駆動回路の第2端として第3
ノードに接続され、前記第1トランジスタは、前記リセット電圧と前記第1電圧とが共に
印加される時に前記固定バイアス状態にある。
例えば、本発明の一実施例に係る画素回路において、前記データ書き込み回路は、第2
トランジスタを含み、前記第2トランジスタのゲート電極は、走査信号端に接続されて前
記走査信号を受信するように構成され、前記第2トランジスタの第1電極は、データ信号
端に接続されて前記データ信号を受信するように構成され、前記第2トランジスタの第2
電極は、前記第2ノードに接続される。
例えば、本発明の一実施例に係る画素回路は、書き込まれる前記データ信号を記憶し且
つ前記走査信号に応答して前記駆動回路に対して補償を行うように構成される補償回路を
更に含む。
例えば、本発明の一実施例に係る画素回路において、前記補償回路は、第3トランジス
タと、蓄積コンデンサとを含み、前記第3トランジスタのゲート電極は、走査信号端に接
続されて前記走査信号を受信するように構成され、前記第3トランジスタの第1電極は、
前記第3ノードに接続され、前記第3トランジスタの第2電極は、前記蓄積コンデンサの
第1電極に接続され、前記蓄積コンデンサの第2電極は、第1電圧端に接続されるように
構成される。
例えば、本発明の一実施例に係る画素回路において、前記第1リセット回路は、第4ト
ランジスタを含み、前記第4トランジスタのゲート電極は、第1リセット制御端に接続さ
れて前記第1リセット信号を受信するように構成され、前記第4トランジスタの第1電極
は第1ノードに接続され、前記第4トランジスタの第2電極は、リセット電圧端に接続さ
れて前記リセット電圧を受信するように構成される。
例えば、本発明の一実施例に係る画素回路において、前記第1発光制御回路は、第5ト
ランジスタを含み、前記第5トランジスタのゲート電極は、第1発光制御端に接続されて
前記第1発光制御信号を受信するように構成され、前記第5トランジスタの第1電極は、
第1電圧端に接続されて前記第1電圧を受信するように構成され、前記第5トランジスタ
の第2電極は、前記第2ノードに接続される。
例えば、本発明の一実施例に係る画素回路は、前記第1発光制御信号とは異なる第2発
光制御信号に応答して前記駆動電流を前記発光素子に印加するように構成される第2発光
制御回路を更に含む。
例えば、本発明の一実施例に係る画素回路において、前記第2発光制御回路は、第6ト
ランジスタを含み、前記第6トランジスタのゲート電極は、第2発光制御端に接続されて
前記第2発光制御信号を受信するように構成され、前記第6トランジスタの第1電極は、
前記第3ノードに接続され、前記第6トランジスタの第2電極は第4ノードに接続され、
前記発光素子の第1電極は、前記第4ノードに接続するように構成され、前記発光素子の
第2電極は、第2電圧端に接続されて第2電圧を受信するように構成される。
例えば、本発明の一実施例に係る画素回路は、前記第1リセット信号とは異なる第2リ
セット信号に応答して前記リセット電圧を前記駆動回路の第2端に印加するように構成さ
れる第2リセット回路を更に含む。
例えば、本発明の一実施例に係る画素回路において、前記第2リセット回路は、第7ト
ランジスタを含み、前記第7トランジスタのゲート電極は、第2リセット制御端に接続さ
れて前記第2リセット信号を受信するように構成され、前記第7トランジスタの第1電極
は、前記第4ノードに接続され、前記第7トランジスタの第2電極は、リセット電圧端に
接続されて前記リセット電圧を受信するように構成される。
例えば、本発明の一実施例に係る画素回路において、前記第1発光制御信号と前記第2
発光制御信号とは、少なくとも一部の時間帯内で同時にオン信号である。
本発明の少なくとも一つの実施例は、表示装置を更に提供する。前記表示装置は、アレ
イ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ信号
線と、複数本の発光制御線とを含み、前記画素ユニットの各々は、本発明の実施例に係る
画素回路を含む。N(1より大きい整数)行目の走査信号線は、N行目の画素回路におけ
るデータ書き込み回路及び補償回路に接続されて前記走査信号を提供し、M(0より大き
い整数)列目のデータ信号線はM列目の画素回路におけるデータ書き込み回路に接続され
て前記データ信号を提供し、N-1行目の走査信号線は、N行目の画素回路における第1
リセット回路に接続され、前記N-1行目の走査信号線に入力される走査信号は、前記第
1リセット信号として前記第1リセット回路に提供され、N+1行目の発光制御線は、N
行目の画素回路における第1発光制御回路に接続されて前記第1発光制御信号を提供する
例えば、本発明の一実施例に係る表示装置において、前記画素回路は、第2発光制御信
号に応答して前記駆動電流を前記発光素子に印加し、前記第2発光制御信号は、前記第1
発光制御信号と異なるように構成される第2発光制御回路と、前記第1リセット信号とは
異なる第2リセット信号に応答して前記リセット電圧を前記駆動回路の第2端及び前記補
償回路に印加するように構成される第2リセット回路とを更に含む。N行目の発光制御線
は、N行目の画素回路における第2発光制御回路に接続されて前記第2発光制御信号を提
供し、N+1行目の走査信号線は、N行目の画素回路における第2リセット回路に接続さ
れ、前記N+1行目の走査信号線に入力される走査信号は、前記第2リセット信号として
前記第2リセット回路に提供される。
本発明の少なくとも一つの実施例は、表示装置を更に提供する。前記表示装置は、アレ
イ状の分布を呈する複数の画素ユニットと複数本の走査信号線と、複数本のデータ信号線
と、複数本のリセット制御線と、複数の発光制御線とを含み、前記画素ユニットの各々は
、本発明の実施例に係る画素回路を含む。N行目の走査信号線は、N(1より大きい整数
)行目の画素回路におけるデータ書き込み回路及び補償回路に接続されて前記走査信号を
提供し、M(0より大きい整数)列目のデータ信号線はM列目の画素回路におけるデータ
書き込み回路に接続されて前記データ信号を提供し、N行目のリセット制御線は、N行目
の画素回路における第1リセット回路に接続されて前記第1リセット信号を提供し、N+
1行目の発光制御線は、N行目の画素回路における第1発光制御回路に接続されて前記第
1発光制御信号を提供する。
例えば、本発明の一実施例に係る表示装置において、前記画素回路は、第2発光制御信
号に応答して前記駆動電流を前記発光素子に印加し、前記第2発光制御信号は、前記第1
発光制御信号と異なるように構成される第2発光制御回路と、前記第1リセット信号と異
なる第2リセット信号に応答して前記リセット電圧を前記駆動回路の第2端及び前記補償
回路に印加するように構成される第2リセット回路とを更に含む。N行目の発光制御線は
、N行目の画素回路における第2発光制御回路に接続されて前記第2発光制御信号を提供
し、N+1行目のリセット制御線は、N行目の画素回路における第2リセット回路に接続
されて前記第2リセット信号を提供する。
本発明の少なくとも一つの実施例は、画素回路の駆動方法を更に提供する。前記画素回
路の駆動方法は、前記第1リセット信号を入力して、前記第1リセット回路をオンし、前
記リセット電圧を前記駆動回路の制御端に印加し、前記第1発光制御信号を入力して、前
記第1発光制御回路をオンし、前記第1電圧を前記駆動回路の第1端に印加して、前記駆
動回路が前記固定バイアス状態になるようにする初期化段階を含む。
本発明の少なくとも一つの実施例は、画素回路の駆動方法を更に提供する。前記画素回
路の駆動方法は、前記第1リセット信号を入力して、前記第1リセット回路をオンし、前
記リセット電圧を前記駆動回路の制御端に印加し、前記第1発光制御信号を入力して、前
記第1発光制御回路をオンし、前記第1電圧を前記駆動回路の第1端に印加して、前記駆
動回路が前記固定バイアス状態になるようにする初期化段階と、前記走査信号及び前記デ
ータ信号を入力して、前記データ書き込み回路、前記駆動回路及び前記補償回路をオンし
、前記データ書き込み回路が前記データ信号を前記駆動回路に書き込み、前記補償回路が
前記駆動回路に対して補償を行うデータ書き込み及び補償段階と、前記第2発光制御信号
及び前記第2リセット信号を入力して、前記第2発光制御回路及び前記第2リセット回路
をオンし、前記駆動回路、前記補償回路及び前記発光素子をリセットするリセット段階と
、前記第1発光制御信号及び前記第2発光制御信号を入力して、前記第1発光制御回路、
第2発光制御回路及び前記駆動回路をオンし、前記第2発光制御回路が前記駆動電流を前
記発光素子に印加して前記発光素子を発光させる発光段階とを含む。
本発明の実施例の技術方案をより明らかに説明するために、以下では、実施例の図面を
簡単に紹介することにする。以下の記述における図面は単に本発明の幾つかの実施例に関
するものであり、本発明に対する限定ではないことは自明である。
一表示装置が表示する画像1の概略図である。 一表示装置が表示しようとする画像2の概略図である。 一表示装置が実際に表示する画像2の概略図である。 本発明の一実施例に係る画素回路の概略的ブロック図である。 図2に示す画素回路の一具現例の回路図である。 図3に示す画素回路作動に対応する信号シーケンス図である。 図3に示す画素回路の図4における四つの信号シーケンス段階に対応する回路概略図である。 図3に示す画素回路の図4における四つの信号シーケンス段階に対応する回路概略図である。 図3に示す画素回路の図4における四つの信号シーケンス段階に対応する回路概略図である。 図3に示す画素回路の図4における四つの信号シーケンス段階に対応する回路概略図である。 本発明の一実施例に係る別の画素回路の回路図である。 本発明の一実施例に係る表示装置の概略図である。 本発明の一実施例に係る別の表示装置の概略図である。
本発明の実施例の目的、技術方案及び利点をより明らかにするために、以下では、本発
明の実施例の図面を結び付けて本発明の実施例の技術方案を明瞭且つ完全に記述すること
にする。記述される実施例は本発明の一部の実施例であり、全部の実施例ではないことは
自明である。記述される本発明の実施例に基づいて、本技術分野における通常の知識を有
する者により創造的労働をしないという前提で得られる他の実施例は全て本発明の保護範
囲に属する。
別途に定義されない限り、本発明で使用される技術用語又は科学用語は、本発明の所属
する分野における通常の知識を有する者により理解される通常の意味であるべきである。
本発明で使用される「第1」、「第2」及び類似した語句はいかなる順序、数量又は重要
性も表さず、単に異なる構成部分を区別するために用いられる。同様に、「一つ」、「一
」又は「当該」等の類似した語句も数量的な限定を表すものではなく、少なくとも一つの
存在を表す。「含む」又は「包含」等の類似した語句は、当該単語の前に現れた素子又は
物件が当該単語の後に現れた列挙された素子又は物件及びその均等物を包含することを意
味するものであり、他の素子又は物件を排除するものではない。「接続」又は「互いに接
続」等の類似した語句は必ずしも物理的又は機械的接続に限定されるものではなく、直接
又は間接的な電気的接続を含み得る。「上」、「下」、「左」、「右」等は相対位置関係
を表すためのみに用いられ、記述対象の絶対位置が変更された後、当該相対位置関係もそ
れに応じて変更され得る。
駆動トランジスタのヒステリシス効果によって、一つの表示装置が同一画像を一定時間
表示した後、現在表示画像から次の画像に切り替える時、もとの画像が部分的に残留して
次の画像に浮かんで現われ、しばらく経ってから残像が消えるが、このような現象を短期
残像と称する。ヒステリシス効果は、主に正孔の中に残留する可動イオンによる閾値電圧
(Vth)ドリフトによって引き起こされる。異なる画面の切り替え時に、その初期化段
階のVGS(駆動トランジスタのゲート電極とソース電極の間の電圧差)は異なり得るの
で、駆動トランジスタの異なる程度の閾値電圧ドリフトを引き起こし得、短期残像を引き
起こす。
例えば、図1Aは一表示装置が表示する画像1の概略図であり、図1Bは当該表示装置
が表示しようとする画像2の概略図であり、図1Cは当該表示装置が実際に表示する画像
2の概略図である。当該表示装置が画像1、例えば図1Aに示すような黒白のチェスボー
ド画像を一定時間表示した後、表示装置が表示する画像が新しい画像2、例えば図1Bに
示すようなグレースケールが48である画像に切り替えられる時、図1Aに示すチェスボ
ード画像が依然として部分的に残留し、実際表示される画像は図1Cに示す通りである。
本発明の少なくとも一つの実施例は、画素回路を提供する。当該画素回路は、駆動回路
と、データ書き込み回路と、第1リセット回路と、第1発光制御回路と、発光素子とを含
む。駆動回路は、制御端と、第1端と、第2端とを含み、第1端及び第2端に流れて発光
素子の発光を駆動するための駆動電流を制御するように構成され、データ書き込み回路は
、走査信号に応答してデータ信号を駆動回路の制御端に書き込むように構成され、第1発
光制御回路は、第1発光制御信号に応答して第1電圧を駆動回路の第1端に印加するよう
に構成され、第1リセット回路は、第1リセット信号に応答してリセット電圧を駆動回路
の制御端に印加するように構成され、前記リセット電圧と前記第1電圧とが共に印加され
る時に前記駆動回路が固定バイアス状態になる。本発明の実施例は、上記の画素回路に対
応する駆動方法及び表示装置を更に提供する。
本発明の実施例に係る画素回路、画素回路の駆動方法及び表示装置は、駆動トランジス
タが初期化段階でVGSが固定バイアスであるオン状態になってから、例えばデータ書き
込み及び補償段階に入り始めるようにすることができ、ヒステリシス効果によって引き起
こされ得る短期残像の問題点を改善することができる。
本発明の一実施例は、画素回路10を提供する。当該画素回路10は、例えばOLED
表示装置のサブ画素に用いられる。図2に示すように、当該画素回路10は、駆動回路1
00と、データ書き込み回路200と、補償回路300と、第1リセット回路400と、
第1発光制御回路500と、発光素子600とを含む。
例えば、駆動回路100は、制御端110と、第1端120と、第2端130とを含み
、且つデータ書き込み回路200、補償回路300、第1リセット回路400及び第1発
光制御回路500に接続され、第1端120及び第2端130に流れて発光素子600の
発光を駆動するための駆動電流を制御するように構成される。例えば、発光段階で、駆動
回路100は発光素子600に駆動電流を提供して発光素子600を発光し且つ必要な「
グレースケール」に従って発光するように駆動することができる。例えば、発光素子60
0はOLEDを用いても良く、本発明の実施例はこれを含むがこれに限らない。
例えば、データ書き込み回路200は、駆動回路100及び第1発光制御回路500に
接続され、走査信号GATEに応答してデータ信号DATAを駆動回路100の制御端1
10に書き込むように構成される。例えば、データ書き込み及び補償段階で、データ書き
込み回路200は走査信号GATEに応答してオンされて、データ信号DATAを駆動回
路100の制御端110に書き込み、補償回路300に記憶して、例えば、発光段階の時
に当該データ信号DATAに基づいて発光素子600の発光を駆動させる駆動電流を生成
する。
例えば、補償回路300は駆動回路100及び第1リセット回路400に接続され、書
き込まれるデータ信号DATAを記憶し、走査信号GATEに応答して駆動回路100に
対して補償を行うように構成される。例えば、補償回路300が蓄積コンデンサを含む場
合において、データ書き込み及び補償段階で、補償回路300は走査信号GATEに応答
してオンされて、データ書き込み回路200により書き込まれるデータ信号DATAを蓄
積コンデンサに記憶することができる。例えば、同時にデータ書き込み及び補償段階で、
補償回路300は駆動回路100の制御端110と第2端130とを電気的に接続させて
、駆動回路100の閾値電圧の関連情報もそれに応じて蓄積コンデンサに記憶されるよう
にし、これにより、発光段階で、記憶されたデータ信号DATA及び閾値電圧を含むデー
タを利用して駆動回路100を制御して、駆動回路100が補償を得るようにすることが
できる。
例えば、第1発光制御回路500は駆動回路100及びデータ書き込み回路200に接
続され、第1発光制御信号EM1に応答して第1電圧VDDを駆動回路100の第1端1
20に印加するように構成される。例えば、初期化段階で、第1発光制御回路500は、
第1発光制御信号EM1に応答してオンされて、第1電圧VDDを駆動回路100の第1
端120に印加することができる。また例えば、発光段階でも、第1発光制御回路500
は第1発光制御信号EM1に応答してオンされて、第1電圧VDDを駆動回路100の第
1端120に印加することができる。駆動回路100が導通される時、その第2端130
の電位もVDDであることは容易に理解できる。そして、駆動回路100はこの第1電圧
VDDを発光素子600に印加して駆動電圧を提供し、発光素子の発光を駆動させる。例
えば、第1電圧VDDは、例えば高電圧のような駆動電圧であっても良い。
例えば、第1リセット回路400は駆動回路100及び補償回路300に接続され、第
1リセット信号RST1に応答してリセット電圧VINTを駆動回路100の制御端11
0に印加するように構成される。例えば、初期化段階で、第1リセット回路400は第1
リセット信号RST1に応答してオンされて、リセット電圧VINTを駆動回路の制御端
110に印加し、リセット電圧VINTと第1電圧VDDとが共に印加される時に駆動回
路100が、例えば固定バイアスのオン状態のような固定バイアス状態になるようにする
ことができる。
駆動回路100が駆動トランジスタに具現される場合において、例えば、駆動トランジ
スタのゲート電極は駆動回路100の制御端とされても良く、第1電極(例えば、ソース
電極)は駆動回路100の第1端とされても良く、第2電極(例えば、ドレイン電極)は
駆動回路100の第2端とされても良い。
例えば、第1リセット信号RST1と第1発光制御信号EM1とは、少なくとも一部の
時間帯内で同時にオン信号である。例えば、上記の画素回路10が初期化段階時に第1リ
セット信号RST1と第1発光制御信号EM1とを同時にオン信号にすることができ、リ
セット電圧VINTを駆動トランジスタのゲート電極に印加することができる。それとと
もに、第1電圧VDDを駆動トランジスタのソース電極に印加し、駆動トランジスタのゲ
ート電極及びソース電極の電圧VGSが|VGS|>|Vth|(Vthは駆動トランジ
スタの閾値電圧であり、例えば、駆動トランジスタがP型トランジスタである場合、Vt
hは負値である)を満たすようにし、駆動トランジスタをVGSが固定バイアスであるオ
ン状態にすることができる。このような構成方式により、一つ前のフレームのデータ信号
DATAがブラック状態であるかホワイト状態信号であるかを問わず、駆動トランジスタ
はいずれの場合でも固定バイアスのオン状態から、例えばデータ書き込み及び補償段階に
入り始めることを実現でき、上記の画素回路を用いる表示装置におけるヒステリシス効果
によって引き起こされ得る短期残像の問題点を改善することができる。
例えば、図2に示すように、本発明の別の実施例において、画素回路10は第2発光制
御回路700を更に含んでも良い。第2発光制御回路700は、駆動回路100、補償回
路300及び発光素子600に接続され、第2発光制御信号EM2に応答して駆動電流を
発光素子600に印加するように構成される。
例えば、発光段階で、第2発光制御回路700は、第2発光制御信号EM2に応答して
オンされて、駆動回路100は第2発光制御回路700を介して駆動電流を発光素子60
0に印加して発光素子600を発光させることができる。非発光段階では、第2発光制御
回路700は第2発光制御信号EM2に応答してオフされて、発光素子600が発光する
のを回避し、相応する表示装置のコントラストを提供することができる。
また例えば、幾つかの例において、リセット段階で、第2発光制御回路700は第2発
光制御信号EM2に応答してオンされて、他のリセット回路と結合し駆動回路100及び
発光素子600に対してリセット操作を行うこともできる。
例えば、第2発光制御信号EM2は第1発光制御信号EM1と異なり、例えば、両者は
異なる信号出力端に接続されても良い。上記のように、例えば、リセット段階で、第2発
光制御信号EM2を単独的にオン信号にしても良い。例えば、第1発光制御信号と第2発
光制御信号とが少なくとも一部の時間帯内で同時にオン信号であり、例えば、発光段階で
、第1発光制御信号EM1と第2発光制御信号EM2とを同時にオン信号にして、発光素
子600が発光するようにしても良い。
説明すべきことは、本発明の実施例に記載の第1発光制御信号EM1及び第2発光制御
信号EM2は、異なる二つのシーケンスを区別するための異なる発光制御信号である。例
えば、一表示装置において、画素回路10がアレイ状の配置される場合、第1発光制御信
号EM1は、本行の画素回路10における第1発光制御回路500を制御する制御信号で
あっても良い。それとともに、第1発光制御信号EM1は、さらに、次行の画素回路10
における第2発光制御回路700を制御する。同様に、第2発光制御信号EM2は本行の
画素回路10における第2発光制御回路700を制御する制御信号である。それとともに
、第2発光制御信号EM2は、さらに、前行の画素回路10における第1発光制御回路5
00を制御する。
例えば、図2に示すように、本発明の別の実施例において、画素回路10は第2リセッ
ト回路800を更に含んでも良い。第2リセット回路800は、第2発光制御回路700
及び発光素子600に接続され、第2リセット信号RST2に応答してリセット電圧(例
えば、同じくVINTである)を駆動回路100の第2端130に印加するように構成さ
れる。
例えば、リセット段階で、第2リセット回路800は、第2リセット信号RST2に応
答してオンされても良い。上記のように、この段階で、第2発光制御回路700も同時に
オンされて、リセット電圧VINTを駆動回路100の第2端130に印加して、リセッ
ト操作を実現することができる。
例えば、第2リセット信号RST2は第1リセット信号RST1と異なり、両者は異な
る信号出力端に接続されても良い。例えば、第1リセット信号RST1と第2リセット信
号RST2とは二つの異なるリセット制御線により提供されるようにそれぞれ構成されて
も良い。また例えば、一表示装置において、画素回路10がアレイ状に配置される場合、
第1リセット信号RST1は前行の走査信号線により提供されても良く、第2リセット信
号RST2は次行の走査信号線により提供されても良い。
例えば、図2に示す画素回路10は、図3に示す画素回路構造に具現されても良い。図
3に示すように、当該画素回路10は、第1乃至第7トランジスタT1、T2、T3、T
4、T5、T6、T7と、蓄積コンデンサC1と、発光素子D1とを含む。例えば、第1
トランジスタT1は駆動トランジスタとして用いられ、他の第2乃至第7トランジスタは
スイッチングトランジスタとして用いられる。例えば、発光素子D1はOLEDを用いて
も良く、本発明の実施例はこれを含むがこれに限らない。以下の各実施例は、いずれもO
LEDの場合を例として説明し、これ以上繰り返し説明しないことにする。当該OLED
は、例えば、トップエミッション型、ボトムエミッション型等の各種のタイプであっても
良く、赤色光、緑色光、青色光又は白色光等を発しても良く、本発明の実施例はこれに対
して限定しないことにする。
例えば、図3に示すように、より詳細には、駆動回路100は第1トランジスタT1に
具現されても良い。第1トランジスタT1のゲート電極は駆動回路100の制御端110
として第1ノードN1に接続され、第1トランジスタT1の第1電極は駆動回路100の
第1端120として第2ノードN2に接続され、第1トランジスタT1の第2電極は駆動
回路100の第2端130として第3ノードN3に接続される。例えば、第1トランジス
タT1は、リセット電圧VINTと第1電圧VDDとが共に印加される時に固定バイアス
状態になり、例えば、固定バイアスのオン状態にある。
データ書き込み回路200は、第2トランジスタT2に具現されても良い。第2トラン
ジスタT2のゲート電極は、走査信号端に接続されて走査信号GATEを受信するように
構成され、第2トランジスタT2の第1電極は、データ信号端に接続されてデータ信号D
ATAを受信するように構成され、第2トランジスタT2の第2電極は第2ノードN2に
接続される。
補償回路300は、第3トランジスタT3と、蓄積コンデンサC1とを含むように具現
されても良い。第3トランジスタT3のゲート電極は、走査信号端に接続されて走査信号
GATEを受信するように構成され、第3トランジスタT3の第1電極は第3ノードN3
に接続され、第3トランジスタT3の第2電極は蓄積コンデンサC1の第1電極(第1ノ
ードN1)に接続され、蓄積コンデンサC1の第2電極は、第1電圧端に接続されて第1
電圧VDDを受信するように構成される。
第1リセット回路400は、第4トランジスタT4に具現されても良い。第4トランジ
スタのゲート電極は、第1リセット制御端に接続されて第1リセット信号RST1を受信
するように構成され、第4トランジスタの第1電極は第1ノードに接続され、第4トラン
ジスタの第2電極は、リセット電圧端に接続されてリセット電圧VINTを受信するよう
に構成される。
第1発光制御回路500は、第5トランジスタT5に具現されても良い。第5トランジ
スタT5のゲート電極は、第1発光制御端に接続されて第1発光制御信号EM1を受信す
るように構成され、第5トランジスタT5の第1電極は、第1電圧端に接続されて第1電
圧VDDを受信するように構成され、第5トランジスタT5の第2電極は第2ノードN2
に接続される。
第2発光制御回路700は、第6トランジスタT6に具現されても良い。第6トランジ
スタT6のゲート電極は、第2発光制御端に接続されて第2発光制御信号EM2を受信す
るように構成され、第6トランジスタT6の第1電極は第3ノードN3に接続され、第6
トランジスタT6の第2電極は第4ノードN4に接続される。
発光素子D1の第1電極(陽極)は、第4ノードN4に接続されるように構成され、発
光素子D1の第2電極(陰極)は、第2電圧端に接続されて第2電圧VSSを受信するよ
うに構成される。例えば、第2電圧端は接地されても良く、即ち、VSSは0Vであって
も良い。
第2リセット回路800は、第7トランジスタT7に具現されても良い。第7トランジ
スタT7のゲート電極は、第2リセット制御端に接続されて第2リセット信号RST2を
受信するように構成され、第7トランジスタの第1電極は第4ノードN4に接続され、第
7トランジスタの第2電極は、リセット電圧端に接続されてリセット電圧VINTを受信
するように構成される。例えば、リセット電圧VINTは0V(他のローレベル等であっ
ても良い)であっても良い。
説明すべきことは、本発明の実施例で用いられるトランジスタはいずれも薄膜トランジ
スタ又は電界効果トランジスタ又は特性の同じ他のスイッチング素子であっても良く、本
発明の実施例は、いずれも薄膜トランジスタの場合を例として説明する。ここで用いられ
るトランジスタのソース電極とドレイン電極とは構造的に対称であってもよいため、その
ソース電極とドレイン電極とは構造的に差違がなくても良い。本発明の実施例において、
トランジスタのゲート電極以外の二つの電極を区別するために、直接そのうちの一つの電
極を第1電極と記述し、もう一つの電極を第2電極と記述した。
また、説明すべきことは、図3に示す画素回路10におけるトランジスタはいずれもP
型トランジスタの場合を例として説明され、この場合、第1電極はソース電極であっても
良く、第2電極はドレイン電極であっても良い。図3に示すように、当該画素回路10に
おける発光素子D1の陰極は第2電圧端に接続されて第2電圧VSSを受信する。例えば
、一表示装置において、図3に示す画素回路10がアレイ状に配置される場合、発光素子
D1の陰極は同一電圧端に電気的に接続されても良く、即ち、共通陰極接続方式を用いる
本発明の実施例は、図3における構成方式を含むがこれに限らない。例えば、図9に示
すように、本発明の別の実施例において、画素回路10におけるトランジスタはいずれも
N型トランジスタを用いても良い。この場合、第1電極はドレイン電極であっても良く、
第2電極はソース電極であっても良い。図9に示す実施例において、当該画素回路10に
おける発光素子D1の陽極は第1電圧端に接続されて第1電圧VDDを受信する。例えば
、一表示装置において、図9に示す画素回路10がアレイ状に配置される場合、発光素子
D1の陽極は同一電圧端(例えば、共通電圧端)に電気的に接続されても良く、即ち、共
通陽極接続方式を用いる。本実施例における他のトランジスタの接続関係に関しては、図
9に示すものを参考すれば良く、ここでは繰り返し説明しないことにする。
また例えば、本発明の実施例に係る画素回路におけるトランジスタは、P型トランジス
タ及びN型トランジスタを混合して用いても良く、同時に選定タイプのトランジスタのポ
ート極性を本発明の実施例における相応するトランジスタのポート極性に合わせて接続し
さえすれば良い。
以下、図4に示す信号シーケンス図を結び付けて図3に示す画素回路10の作動原理を
説明することにする。図4に示すように、四つの段階が含まれるが、それぞれ初期化段階
1、データ書き込み及び補償段階2、リセット段階3、発光段階4である。図4に各々の
段階における各信号のシーケンス波形を示している。
説明すべきことは、図5は図3に示す画素回路10が初期化段階1にある時の概略図で
あり、図6は図3に示す画素回路10がデータ書き込み及び補償段階2にある時の概略図
であり、図7は図3に示す画素回路10がリセット段階3にある時の概略図であり、図8
は図3に示す画素回路10が発光段階4にある時の概略図である。また、図5乃至図8に
おいて破線で表示されるトランジスタはいずれも対応段階内で遮断状態にあることを表す
。図5乃至図8に示すトランジスタはいずれもP型トランジスタの場合を例とし、即ち、
各トランジスタのゲート電極はローレベルが印加される時に導通され、ハイレベルが印加
される時に遮断される。
初期化段階1で、第1リセット信号RST1を入力して、第1リセット回路400をオ
ンし、リセット電圧VINTを駆動回路100の制御端110に印加し、第1発光制御信
号EM1を入力して、第1発光制御回路500をオンし、第1電圧VDDを駆動回路10
0の第1端120に印加する。
図4及び図5に示すように、初期化段階1で、第4トランジスタT4は第1リセット信
号RST1のローレベルにより導通され、第5トランジスタT5は第1発光制御信号EM
1のローレベルにより導通される。それとともに、第2トランジスタT2、第3トランジ
スタT3、第6トランジスタT6及び第7トランジスタT7は、それぞれ印加されるハイ
レベル信号により遮断される。
初期化段階1で、第4トランジスタT4は導通されるため、リセット電圧VINT(ロ
ーレベル信号、例えば、接地されるか又は他のローレベル信号であっても良い)を第1ト
ランジスタT1のゲート電極に印加することができる。それとともに、第5トランジスタ
T5は導通されるため、第1電圧VDD(ハイレベル信号)を第1トランジスタT1のソ
ース電極に印加することができる。これにより、この段階では、第1トランジスタT1の
ゲート電極とソース電極の電圧差VGSが|VGS|>|Vth|(Vthは第1トラン
ジスタT1の閾値電圧であり、例えば、第1トランジスタT1がP型トランジスタである
場合、Vthは負値である)を満たすようにし、第1トランジスタT1が、VGSが固定
バイアスであるオン状態になるようにする。このような構成方式により、一つ前のフレー
ムのデータ信号DATAがブラック状態信号であるかホワイト状態信号であるかを問わず
、第1トランジスタT1はいずれの場合でも固定バイアスのオン状態からデータ書き込み
及び補償段階2に入り始めることを実現でき、従って画素回路10を用いる表示装置にお
けるヒステリシス効果によって引き起こされ得る短期残像の問題点を改善することができ
る。
データ書き込み及び補償段階2で、走査信号GATE及びデータ信号DATAを入力し
て、データ書き込み回路200、駆動回路100及び補償回路300をオンし、データ書
き込み回路200はデータ信号DATAを駆動回路100に書き込み、補償回路300は
駆動回路100に対して補償を行う。
図4及び図6に示すように、データ書き込み及び補償段階2で、第2トランジスタT2
及び第3トランジスタT3は走査信号GATEのローレベルにより導通される。それとと
もに、第4トランジスタT4、第5トランジスタT5、第6トランジスタT6及び第7ト
ランジスタT7は、それぞれ印加されるハイレベル信号により遮断される。
図6に示すように、データ書き込み及び補償段階2で、データ信号DATAは第2トラ
ンジスタT2、第1トランジスタT1及び第3トランジスタT3を経由した後、第1ノー
ドN1に対して充電(即ち、蓄積コンデンサC1に対して充電)を行い、即ち、第1ノー
ドN1の電位は大きくなる。容易に理解できることは、第2ノードN2の電位はVdat
aに維持され、それとともに、第1トランジスタT1の自体特性によって、第1ノードN
1の電位がVdata+Vthまで増大される時、第1トランジスタT1は遮断され、充
電過程が終了する。説明すべきことは、Vdataはデータ信号DATAの電圧値を表し
、Vthは第1トランジスタの閾値電圧を表す。本実施例において、第1トランジスタT
1はP型トランジスタである場合を例として説明したので、ここでの閾値電圧Vthは負
値であっても良い。
データ書き込み及び補償段階2を経た後、第1ノードN1及び第3ノードN3の電位は
いずれもVdata+Vthであり、即ち、データ信号DATA及び閾値電圧Vth付き
の電圧情報を蓄積コンデンサC1に記憶して、後続的に発光段階でグレースケール表示デ
ータの提供及び第1トランジスタT1自体の閾値電圧に対する補償に用いられる。
リセット段階3で、第2発光制御信号EM2及び第2リセット信号RST2を入力して
、第2発光制御回路700及び第2リセット回路800をオンし、駆動回路100、補償
回路300及び発光素子600をリセットする。
図4及び図7に示すように、リセット段階3で、第6トランジスタT6は第2発光制御
信号EM2のローレベルにより導通され、第7トランジスタT7は第2リセット信号RS
T2のローレベルにより導通される。それとともに、第2トランジスタT2、第3トラン
ジスタT3、第4トランジスタT4及び第5トランジスタT5は、それぞれ印加されるハ
イレベルにより遮断される。
図7に示すように、リセット段階3で、リセット電圧VINTはローレベル信号(例え
ば、接地されるか又は他のローレベル信号であっても良い)であるため、第1トランジス
タT1のドレイン電極は第6トランジスタT6及び第7トランジスタT7を経由して放電
され、第3ノードN3及び第4ノードN4の電位を同時にリセットする。
リセット段階3で、第1トランジスタT1のドレイン電極がリセットされ、ドレイン電
極電位の不確定性が原因で上記の画素回路を用いる表示装置の表示効果を影響することが
なく、第1トランジスタT1のドレイン電極を固定された電位に維持させることができる
。それとともに、第4ノードN4もリセットされ、即ち、OLEDをリセットし、OLE
Dが発光段階4以前にブラック状態に現れて発光しないようにし、上記の画素回路10を
用いる表示装置のコントラスト等の表示効果を改善することができる。
発光段階4で、第1発光制御信号EM1及び第2発光制御信号EM2を入力して、第1
発光制御回路500、第2発光制御回路700及び駆動回路100をオンし、第2発光制
御回路700は駆動電流を発光素子600に印加して発光素子600を発光させる。
図4及び図8に示すように、発光段階4で、第5トランジスタT5は第1発光制御信号
EM1のローレベルにより導通され、第6トランジスタT6は第2発光制御信号EM2の
ローレベルにより導通され、第2トランジスタT2、第3トランジスタT3、第4トラン
ジスタT4及び第7トランジスタT7は、それぞれ印加されるハイレベルにより遮断され
る。それとともに、第1ノードN1の電位はVdata+Vthであり、第2ノードN2
の電位はVDDであるため、この段階で、第1トランジスタT1も導通状態に維持される
図8に示すように、発光段階4で、発光素子D1の陽極及び陰極はそれぞれ第1電圧V
DD(高電圧)及び第2電圧VSS(低電圧)が印加され、第1トランジスタT1に流れ
る駆動電流の作用により発光する。
具体的に、発光素子D1に流れる駆動電流ID1の値は下記の式に基づいて得ることが
できる。
D1 = K(VGS-Vth)
= K[(Vdata+Vth-VDD)-Vth]
= K(Vdata-VDD)
上記の式において、Vthは第1トランジスタT1の閾値電圧を表し、VGSは第1ト
ランジスタT1のゲート電極とソース電極の間の電圧差を表し、Kは一常数値である。上
記の式から分かるように、発光素子D1に流れる駆動電流ID1はこれ以上第1トランジ
スタT1の閾値電圧Vthと関係なく、当該画素回路の発光グレースケールを制御するデ
ータ信号DATAの電圧Vdataのみと関係がある。これにより、当該画素回路に対す
る補償を実現でき、駆動トランジスタ(本発明の実施例では、第1トランジスタT1)に
おける工程製造過程及び長い時間にわたる操作によって引き起こされる閾値電圧ドリフト
を解決し、その駆動電流ID1への影響を解消し、従って表示効果を改善することができ
る。
本発明の少なくとも一実施例は、表示装置1を更に提供する。図10に示すように、当
該表示装置1は、アレイ状の分布を呈する複数の画素ユニット40と、複数本の走査信号
線と、複数本のデータ信号線と、複数本の発光制御線とを含む。説明すべきことは、図1
0では、一部の画素ユニット40、走査信号線、データ信号線及び発光制御線のみが示さ
れ、本発明の実施例はこれを含むがこれに限らない。例えば、GN-1はN-1行目の走
査信号線を表し、GはN行目の走査信号線を表し、GN+1はN+1行目の走査信号線
を表し、EN-1はN-1行目の発光制御線を表し、EはN行目の発光制御線を表し、
N+1はN+1行目の発光制御線を表し、DはM列目のデータ信号線を表し、DM+
はM+1列目のデータ信号線を表す。ここで、Nは、例えば1より大きい整数であり、
Mは、例えば0より大きい整数である。
例えば、各々の画素ユニット40は上記の実施例に係るいずれの画素回路10を含んで
も良く、例えば、図3に示す画素回路10を含む。
例えば、N行目の走査信号線GはN行目の画素回路10におけるデータ書き込み回路
及び補償回路に接続されて走査信号GATEを提供し、M列目のデータ信号線DはM列
目の画素回路10におけるデータ書き込み回路に接続されてデータ信号DATAを提供し
、N-1行目の走査信号線GN-1はN行目の画素回路10における第1リセット回路に
接続され、N-1行目の走査信号線GN-1に入力される走査信号は第1リセット信号R
ST1として第1リセット回路に提供され、N+1行目の発光制御線EN+1はN行目の
画素回路10における第1発光制御回路に接続されて第1発光制御信号EM1を提供する
例えば、画素回路10が第2発光制御回路と第2リセット回路とを含む場合において、
N行目の発光制御線EはN行目の画素回路10における第2発光制御回路に接続されて
第2発光制御信号EM2を提供し、N+1行目の走査信号線GN+1はN行目の画素回路
10における第2リセット回路に接続され、N+1行目の走査信号線GN+1に入力され
る走査信号は第2リセット信号RST2として第2リセット回路に提供される。
上記のように、本実施例に係る表示装置1において、各々の行の画素回路10は本行の
走査信号線に接続される以外、隣接する前行の走査信号線にも接続され、前行の走査信号
線に提供される走査信号GATEを本行画素回路の第1リセット信号RST1とする。そ
れとともに、各々の行の画素回路10は隣接する次行の走査信号線にも接続され、次行の
走査信号線に提供される走査信号GATEを本行画素回路の第2リセット信号RST2と
する。
それとともに、各々の行の画素回路10は本行の発光制御線に接続される以外、隣接す
る次行の発光制御線にも接続され、次行の発光制御線に提供される信号を本行画素回路の
第1発光制御信号EM1とする。
本実施例に係る表示装置1は、上記の構成方式により開発レイアウトを簡素化できる。
他の技術効果に関しては、本発明の実施例に係る画素回路の技術効果を参考すれば良く、
ここでは繰り返し説明しないことにする。
本発明の別の実施例は、表示装置1を更に提供する。図11に示すように、本実施例に
係る表示装置1が図10に示す表示装置と異なる点は、複数本のリセット制御線(RN-
、R、RN+1等)を更に含むことにある。図11では、一部のリセット制御線のみ
が示され、本発明の実施例はこれを含むがこれに限らない。例えば、RN-1はN-1行
目のリセット制御線を表し、RはN行目のリセット制御線を表し、RN+1はN+1行
目のリセット制御線を表す。本実施例に係る表示装置1において、各々の行の画素回路1
0における第1リセット信号RST1及び第2リセット信号RST2はこれ以上隣接する
行の走査信号線により提供されず、リセット制御線により提供される。
例えば、図11に示すように、本実施例において、各々の行の画素回路10は本行の走
査信号線のみに接続され、これ以上隣接する行の走査信号線に接続されない。それととも
に、各々の行の画素回路10は二つのリセット制御線に接続され、例えば、N-1行目の
リセット制御線RN-1はN-1行目の画素回路10における第1リセット回路に接続さ
れて第1リセット信号RST1を提供し、N行目のリセット制御線RはN-1行目の画
素回路10における第2リセット回路に接続されて第2リセット信号RST2を提供する
。同様に、N行目のリセット制御線RはN行目の画素回路10における第1リセット回
路に接続されて第1リセット信号RST1を提供し、N+1行目のリセット制御線RN+
はN行目の画素回路10における第2リセット回路に接続されて第2リセット信号RS
T2を提供する。即ち、各々の行の画素回路10はいずれも本行並びに次行のリセット制
御線に接続される。
本実施例における他の部分及び技術効果に関しては、図10に係る実施例における相応
する記述を参考すれば良く、ここでは繰り返し説明しないことにする。
説明すべきことは、図10及び図11に示す表示装置1は、複数本の第1電圧線と、複
数本のリセット電圧線とを更に含んで、それぞれ第1電圧VDD及びリセット電圧VIN
Tを提供しても良い(不図示)。
例えば、図10及び図11に示すように、当該表示装置1は、走査駆動回路20と、デ
ータ駆動回路30とを更に含んでも良い。
例えば、データ駆動回路30は複数本のデータ信号線(D、DM+1等)に接続され
て、データ信号DATAを提供しても良い。それとともに、さらに、複数本の第1電圧線
(不図示)及び複数本のリセット電圧線(不図示)に接続されてそれぞれ第1電圧VDD
及びリセット電圧VINTを提供しても良い。
例えば、走査駆動回路20は複数本の走査信号線(GN-1、G、GN+1等)に接
続されて走査信号GATEを提供し、また、複数本の発光制御線(EN-1、E、E
+1等)に接続されて発光制御信号を提供しても良い。表示装置1が複数本のリセット制
御線を含む場合において(図11に示す如く)、走査駆動回路20は、さらに、複数本の
リセット制御線(RN-1、R、RN+1等)に接続されてリセット信号を提供しても
良い。
例えば、走査駆動回路20及びデータ駆動回路30は、半導体チップに具現されても良
い。当該表示装置1は、例えば、シーケンスコントローラ、信号復号化回路、電圧変換回
路等の他の部材を更に含んでも良く、これらの部材は、例えば既存の通常の部材を用いて
も良く、ここでは詳述しないことにする。
例えば、本発明の実施例に係る表示装置1は、電子ペーパ、携帯電話、タブレットPC
、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表
示機能付きのいずれの製品又は部材であっても良い。
本発明の少なくとも一つの実施例は、駆動方法を更に提供する。前記駆動方法は、本発
明の実施例に係る画素回路10及び当該画素回路10を用いる表示装置1を駆動するため
に用いられても良い。例えば、当該駆動方法は、以下の操作を含む。
初期化段階で、第1リセット信号RST1を入力して、第1リセット回路400をオン
し、リセット電圧VINTを駆動回路100の制御端110に印加し、第1発光制御信号
EM1を入力して、第1発光制御回路500をオンし、第1電圧VDDを駆動回路100
の第1端120に印加して、駆動回路100が固定バイアス状態になるようにし、例えば
、固定バイアスのオン状態になるようにする。
データ書き込み及び補償段階で、走査信号GATE及びデータ信号DATAを入力して
、データ書き込み回路200、駆動回路100及び補償回路300をオンし、データ書き
込み回路200はデータ信号DATAを駆動回路100に書き込み、補償回路300は駆
動回路100に対して補償を行う。
リセット段階で、第2発光制御信号EM2及び第2リセット信号RST2を入力して、
第2発光制御回路700及び第2リセット回路800をオンし、駆動回路100、補償回
路300及び発光素子600をリセットする。
発光段階で、第1発光制御信号EM1及び第2発光制御信号EM2を入力して、第1発
光制御回路500、第2発光制御回路700及び駆動回路100をオンし、第2発光制御
回路700は駆動電流を発光素子600に印加して、発光素子600を発光させる。
説明すべきことは、当該駆動方法の詳細な記述に関しては、本発明の実施例における画
素回路10の作動原理に対する記述を参考すれば良く、ここでは繰り返し説明しないこと
にする。
本発明の実施例に係る駆動方法は、ヒステリシス効果によって引き起こされ得る短期残
像の問題点を改善することができる。
上記のものは単に本発明の具体的な実施形態であり、本発明の保護範囲はこれらに限らず
、本発明の保護範囲は特許請求の範囲の保護範囲を基準にするべきである。

Claims (21)

  1. 画素回路であって、
    駆動回路と、データ書き込み回路と、第1リセット回路と、第1発光制御回路と、発光素
    子とを含み、
    前記駆動回路は、制御端と、第1端と、第2端とを含み、前記第1端及び前記第2端に流
    れて前記発光素子の発光を駆動するための駆動電流を制御するように構成され、
    前記データ書き込み回路は、走査信号に応答してデータ信号を前記駆動回路の制御端に書
    き込むように構成され、
    前記第1発光制御回路は、第1発光制御信号に応答して第1電圧を前記駆動回路の第1端
    に印加するように構成され、
    前記第1リセット回路は、第1リセット信号に応答してリセット電圧を前記駆動回路の制
    御端に印加するように構成され、
    前記リセット電圧と前記第1電圧とが共に印加される時に前記駆動回路が固定バイアス状
    態になることを特徴とする画素回路。
  2. 前記第1リセット信号と前記第1発光制御信号とは、少なくとも一部の時間帯内で同時に
    オン信号であることを特徴とする請求項1に記載の画素回路。
  3. 前記駆動回路は、第1トランジスタを含み、
    前記第1トランジスタのゲート電極は、前記駆動回路の制御端として第1ノードに接続さ
    れ、前記第1トランジスタの第1電極は、前記駆動回路の第1端として第2ノードに接続
    され、前記第1トランジスタの第2電極は、前記駆動回路の第2端として第3ノードに接
    続され、
    前記第1トランジスタは、前記リセット電圧と前記第1電圧とが共に印加される時に前記
    固定バイアス状態になることを特徴とする請求項1又は2に記載の画素回路。
  4. 前記データ書き込み回路は、第2トランジスタを含み、
    前記第2トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信する
    ように構成され、前記第2トランジスタの第1電極は、データ信号端に接続されて前記デ
    ータ信号を受信するように構成され、前記第2トランジスタの第2電極は、前記第2ノー
    ドに接続されることを特徴とする請求項3に記載の画素回路。
  5. 書き込まれる前記データ信号を記憶し且つ前記走査信号に応答して前記駆動回路に対して
    補償を行うように構成される補償回路を更に含むことを特徴とする請求項3に記載の画素
    回路。
  6. 前記補償回路は、第3トランジスタと、蓄積コンデンサとを含み、
    前記第3トランジスタのゲート電極は、走査信号端に接続されて前記走査信号を受信する
    ように構成され、前記第3トランジスタの第1電極は、前記第3ノードに接続され、前記
    第3トランジスタの第2電極は、前記蓄積コンデンサの第1電極に接続され、前記蓄積コ
    ンデンサの第2電極は、第1電圧端に接続されるように構成されることを特徴とする請求
    項5に記載の画素回路。
  7. 前記第1リセット回路は、第4トランジスタを含み、
    前記第4トランジスタのゲート電極は、第1リセット制御端に接続されて前記第1リセッ
    ト信号を受信するように構成され、前記第4トランジスタの第1電極は、前記第1ノード
    に接続され、前記第4トランジスタの第2電極は、リセット電圧端に接続されて前記リセ
    ット電圧を受信するように構成されることを特徴とする請求項3乃至6のいずれか一項に
    記載の画素回路。
  8. 前記第1発光制御回路は、第5トランジスタを含み、
    前記第5トランジスタのゲート電極は、第1発光制御端に接続されて前記第1発光制御信
    号を受信するように構成され、前記第5トランジスタの第1電極は、第1電圧端に接続さ
    れて前記第1電圧を受信するように構成され、前記第5トランジスタの第2電極は、前記
    第2ノードに接続されることを特徴とする請求項3、4、5、7のいずれか一項に記載の
    画素回路。
  9. 前記第1発光制御信号とは異なる第2発光制御信号に応答して前記駆動電流を前記発光素
    子に印加するように構成される第2発光制御回路を更に含むことを特徴とする請求項1又
    は2に記載の画素回路。
  10. 前記第1発光制御信号とは異なる第2発光制御信号に応答して前記駆動電流を前記発光素
    子に印加するように構成される第2発光制御回路を更に含むことを特徴とする請求項3乃
    至6のいずれか一項に記載の画素回路。
  11. 前記第2発光制御回路は、第6トランジスタを含み、
    前記第6トランジスタのゲート電極は、第2発光制御端に接続されて前記第2発光制御信
    号を受信するように構成され、前記第6トランジスタの第1電極は、前記第3ノードに接
    続され、前記第6トランジスタの第2電極は、第4ノードに接続され、
    前記発光素子の第1電極は、前記第4ノードに接続するように構成され、前記発光素子の
    第2電極は、第2電圧端に接続されて第2電圧を受信するように構成されることを特徴と
    する請求項10に記載の画素回路。
  12. 前記第1リセット信号とは異なる第2リセット信号に応答して前記リセット電圧を前記駆
    動回路の第2端に印加するように構成される第2リセット回路を更に含むことを特徴とす
    る請求項11に記載の画素回路。
  13. 前記第2リセット回路は、第7トランジスタを含み、
    前記第7トランジスタのゲート電極は、第2リセット制御端に接続されて前記第2リセッ
    ト信号を受信するように構成され、前記第7トランジスタの第1電極は、前記第4ノード
    に接続され、前記第7トランジスタの第2電極は、リセット電圧端に接続されて前記リセ
    ット電圧を受信するように構成されることを特徴とする請求項12に記載の画素回路。
  14. 前記第1リセット信号とは異なる第2リセット信号に応答して前記リセット電圧を前記駆
    動回路の第2端に印加するように構成される第2リセット回路を更に含むことを特徴とす
    る請求項1乃至10のいずれか一項に記載の画素回路。
  15. 前記第1発光制御信号と前記第2発光制御信号とは、少なくとも一部の時間帯内で同時に
    オン信号であることを特徴とする請求項9乃至13のいずれか一項に記載の画素回路。
  16. 表示装置であって、
    アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ
    信号線と、複数本の発光制御線とを含み、
    前記画素ユニットの各々は、請求項1に記載の画素回路を含み、
    N(1より大きい整数)行目の走査信号線は、N行目の画素回路におけるデータ書き込み
    回路及び補償回路に接続されて前記走査信号を提供し、
    M(0より大きい整数)列目のデータ信号線は、M列目の画素回路におけるデータ書き込
    み回路に接続されて前記データ信号を提供し、
    N-1行目の走査信号線は、N行目の画素回路における第1リセット回路に接続され、前
    記N-1行目の走査信号線に入力される走査信号は、前記第1リセット信号として前記第
    1リセット回路に提供され、
    N+1行目の発光制御線は、N行目の画素回路における第1発光制御回路に接続されて前
    記第1発光制御信号を提供することを特徴とする表示装置。
  17. 前記画素回路は、
    前記第1発光制御信号とは異なる第2発光制御信号に応答して前記駆動電流を前記発光素
    子に印加するように構成される第2発光制御回路と、
    前記第1リセット信号とは異なる第2リセット信号に応答して前記リセット電圧を前記駆
    動回路の第2端及び前記補償回路に印加するように構成される第2リセット回路とを更に
    含み、
    N行目の発光制御線は、N行目の画素回路における第2発光制御回路に接続されて前記第
    2発光制御信号を提供し、
    N+1行目の走査信号線は、N行目の画素回路における第2リセット回路に接続され、前
    記N+1行目の走査信号線に入力される走査信号は、前記第2リセット信号として前記第
    2リセット回路に提供されることを特徴とする請求項16に記載の表示装置。
  18. 表示装置であって、
    アレイ状の分布を呈する複数の画素ユニットと、複数本の走査信号線と、複数本のデータ
    信号線と、複数本のリセット制御線と、複数本の発光制御線とを含み、
    前記画素ユニットの各々は、請求項1に記載の画素回路を含み、
    N(0より大きい整数)行目の走査信号線は、N行目の画素回路におけるデータ書き込み
    回路及び補償回路に接続されて前記走査信号を提供し、
    M(0より大きい整数)列目のデータ信号線は、M列目の画素回路におけるデータ書き込
    み回路に接続されて前記データ信号を提供し、
    N行目のリセット制御線は、N行目の画素回路における第1リセット回路に接続されて前
    記第1リセット信号を提供し、
    N+1行目の発光制御線は、N行目の画素回路における第1発光制御回路に接続されて前
    記第1発光制御信号を提供することを特徴とする表示装置。
  19. 前記画素回路は、
    前記第1発光制御信号とは異なる第2発光制御信号に応答して前記駆動電流を前記発光素
    子に印加するように構成される第2発光制御回路と、
    前記第1リセット信号とは異なる第2リセット信号に応答して前記リセット電圧を前記駆
    動回路の第2端及び前記補償回路に印加するように構成される第2リセット回路とを更に
    含み、
    N行目の発光制御線は、N行目の画素回路における第2発光制御回路に接続されて前記第
    2発光制御信号を提供し、
    N+1行目のリセット制御線は、N行目の画素回路における第2リセット回路に接続され
    て前記第2リセット信号を提供することを特徴とする請求項18に記載の表示装置。
  20. 請求項1に記載の画素回路の駆動方法であって、
    前記第1リセット信号を入力して、前記第1リセット回路をオンし、前記リセット電圧を
    前記駆動回路の制御端に印加し、前記第1発光制御信号を入力して、前記第1発光制御回
    路をオンし、前記第1電圧を前記駆動回路の第1端に印加して、前記駆動回路が前記固定
    バイアス状態になるようにする初期化段階を含むことを特徴とする画素回路の駆動方法。
  21. 請求項12に記載の画素回路の駆動方法であって、
    前記第1リセット信号を入力して、前記第1リセット回路をオンし、前記リセット電圧を
    前記駆動回路の制御端に印加し、前記第1発光制御信号を入力して、前記第1発光制御回
    路をオンし、前記第1電圧を前記駆動回路の第1端に印加して、前記駆動回路が前記固定
    バイアス状態になるようにする初期化段階と、
    前記走査信号及び前記データ信号を入力して、前記データ書き込み回路、前記駆動回路及
    び前記補償回路をオンし、前記データ書き込み回路が前記データ信号を前記駆動回路に書
    き込み、前記補償回路が前記駆動回路に対して補償を行うデータ書き込み及び補償段階と

    前記第2発光制御信号及び前記第2リセット信号を入力して、前記第2発光制御回路及び
    前記第2リセット回路をオンし、前記駆動回路、前記補償回路及び前記発光素子をリセッ
    トするリセット段階と、
    前記第1発光制御信号及び前記第2発光制御信号を入力して、前記第1発光制御回路、第
    2発光制御回路及び前記駆動回路をオンし、前記第2発光制御回路が前記駆動電流を前記
    発光素子に印加して前記発光素子を発光させる発光段階とを含むことを特徴とする画素回
    路の駆動方法。
JP2024040114A 2017-09-30 2024-03-14 画素回路、画素回路の駆動方法及び表示装置 Pending JP2024069476A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201710917398.9A CN109599062A (zh) 2017-09-30 2017-09-30 像素电路及其驱动方法、显示装置
CN201710917398.9 2017-09-30
PCT/CN2018/105999 WO2019062579A1 (zh) 2017-09-30 2018-09-17 像素电路及其驱动方法、显示装置
JP2019563283A JP7495031B2 (ja) 2017-09-30 2018-09-17 画素回路、画素回路の駆動方法及び表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019563283A Division JP7495031B2 (ja) 2017-09-30 2018-09-17 画素回路、画素回路の駆動方法及び表示装置

Publications (1)

Publication Number Publication Date
JP2024069476A true JP2024069476A (ja) 2024-05-21

Family

ID=65900670

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019563283A Active JP7495031B2 (ja) 2017-09-30 2018-09-17 画素回路、画素回路の駆動方法及び表示装置
JP2024040114A Pending JP2024069476A (ja) 2017-09-30 2024-03-14 画素回路、画素回路の駆動方法及び表示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019563283A Active JP7495031B2 (ja) 2017-09-30 2018-09-17 画素回路、画素回路の駆動方法及び表示装置

Country Status (6)

Country Link
US (1) US11030959B2 (ja)
EP (1) EP3690871A4 (ja)
JP (2) JP7495031B2 (ja)
KR (2) KR102616033B1 (ja)
CN (1) CN109599062A (ja)
WO (1) WO2019062579A1 (ja)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108806605A (zh) * 2018-06-15 2018-11-13 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板和显示装置
KR102566278B1 (ko) * 2018-08-23 2023-08-16 삼성디스플레이 주식회사 화소 회로
CN110033734B (zh) * 2019-04-25 2021-08-10 京东方科技集团股份有限公司 一种显示驱动电路及其驱动方法、显示装置
CN110060637B (zh) * 2019-05-28 2022-02-01 京东方科技集团股份有限公司 像素驱动电路、驱动方法、显示面板及显示装置
CN110047432B (zh) * 2019-05-30 2020-07-28 京东方科技集团股份有限公司 一种像素电路、其驱动方法、显示面板及显示装置
CN110264954A (zh) * 2019-06-19 2019-09-20 京东方科技集团股份有限公司 一种调节像素电路的方法
CN113366562A (zh) * 2019-07-12 2021-09-07 深圳市柔宇科技股份有限公司 像素单元、阵列基板与显示终端
CN110675815A (zh) * 2019-09-26 2020-01-10 武汉天马微电子有限公司 像素驱动电路及其驱动方法、显示装置
CN110660360B (zh) * 2019-10-12 2021-05-25 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板
US11783782B2 (en) * 2019-11-01 2023-10-10 Boe Technology Group Co., Ltd. Display substrate, display device and display driving method
CN110942743B (zh) * 2019-12-26 2021-04-13 云谷(固安)科技有限公司 像素电路的驱动方法、显示面板和显示装置
CN111179836B (zh) * 2020-02-19 2022-04-29 京东方科技集团股份有限公司 像素电路及其驱动方法、阵列基板及其驱动方法、显示装置
CN111383596A (zh) * 2020-03-25 2020-07-07 昆山国显光电有限公司 像素电路、显示面板和像素电路的驱动方法
JP7493535B2 (ja) 2020-03-31 2024-05-31 京東方科技集團股▲ふん▼有限公司 アレイ基板、表示パネル及び表示装置
WO2021223101A1 (zh) * 2020-05-06 2021-11-11 京东方科技集团股份有限公司 显示基板及其驱动方法、显示装置
CN117975871A (zh) * 2020-10-15 2024-05-03 厦门天马微电子有限公司 显示面板及其驱动方法以及显示装置
CN114388596A (zh) * 2020-10-19 2022-04-22 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2022087821A1 (zh) * 2020-10-27 2022-05-05 京东方科技集团股份有限公司 显示面板及其驱动方法和显示装置
CN112435629B (zh) * 2020-11-24 2023-04-18 京东方科技集团股份有限公司 一种显示基板、显示装置
DE112021001137T5 (de) * 2021-01-28 2022-12-01 Boe Technology Group Co., Ltd. Organischer lichtemittierender anzeigeträger sowie dessen herstellungsverfahren und anzeigeeinrichtung
CN115668345A (zh) 2021-03-11 2023-01-31 京东方科技集团股份有限公司 像素电路及其驱动方法、显示面板、显示装置
CN113066434B (zh) * 2021-03-24 2023-07-18 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、显示面板
CN113066435B (zh) * 2021-03-25 2022-07-12 京东方科技集团股份有限公司 像素驱动电路、显示面板和显示装置
CN113892132B (zh) * 2021-06-23 2022-08-09 京东方科技集团股份有限公司 像素电路、驱动方法和显示装置
US20240169906A1 (en) * 2021-07-30 2024-05-23 Chengdu Boe Optoelectronics Technology Co., Ltd. Pixel Circuit, Driving Method Therefor, and Display Apparatus
US20240212598A1 (en) * 2021-07-30 2024-06-27 Boe Technology Group Co., Ltd. Pixel circuit, driving method and display device
CN113838420B (zh) * 2021-08-05 2022-03-18 京东方科技集团股份有限公司 像素电路、显示装置和驱动方法
CN113936599A (zh) * 2021-10-28 2022-01-14 京东方科技集团股份有限公司 像素电路、驱动方法和显示装置
CN114023253B (zh) * 2021-11-16 2022-09-27 武汉华星光电半导体显示技术有限公司 像素电路及显示装置
CN114495802B (zh) * 2022-03-22 2024-03-08 京东方科技集团股份有限公司 像素驱动电路、驱动方法及显示面板
CN114639348A (zh) * 2022-05-07 2022-06-17 惠科股份有限公司 显示单元的驱动电路、方法以及显示面板
CN114974130A (zh) * 2022-05-24 2022-08-30 京东方科技集团股份有限公司 像素驱动电路及其驱动方法、阵列基板及显示装置
CN117672139A (zh) * 2022-08-23 2024-03-08 北京京东方技术开发有限公司 像素电路及其驱动方法、显示面板、显示装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3989758B2 (ja) * 2002-03-27 2007-10-10 シャープ株式会社 表示装置およびその駆動方法
JP2010139897A (ja) * 2008-12-15 2010-06-24 Sony Corp 表示装置及びその駆動方法と電子機器
KR101596961B1 (ko) * 2009-09-17 2016-02-23 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 구동방법
CN101882416A (zh) * 2010-06-21 2010-11-10 友达光电股份有限公司 显示装置及其残影消除方法
KR101152466B1 (ko) 2010-06-30 2012-06-01 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR101779076B1 (ko) * 2010-09-14 2017-09-19 삼성디스플레이 주식회사 화소를 포함하는 유기전계발광 표시장치
KR101791664B1 (ko) * 2010-10-28 2017-11-21 삼성디스플레이 주식회사 유기전계발광 표시장치
CN103106866B (zh) 2011-11-15 2016-03-02 群康科技(深圳)有限公司 显示装置
KR20150070718A (ko) * 2013-12-17 2015-06-25 삼성디스플레이 주식회사 유기전계 발광 표시장치
KR102221120B1 (ko) * 2014-03-12 2021-02-26 삼성디스플레이 주식회사 표시장치
CN103985352B (zh) * 2014-05-08 2017-03-08 京东方科技集团股份有限公司 补偿像素电路及显示装置
KR102328983B1 (ko) * 2014-10-27 2021-11-23 엘지디스플레이 주식회사 유기발광 표시장치
KR102343143B1 (ko) 2014-11-12 2021-12-27 삼성디스플레이 주식회사 표시 장치 및 그의 구동 방법
KR102300026B1 (ko) 2015-01-08 2021-09-09 삼성디스플레이 주식회사 표시 장치
KR102317174B1 (ko) 2015-01-22 2021-10-25 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102307500B1 (ko) 2015-03-20 2021-10-01 삼성디스플레이 주식회사 표시 장치의 화소회로 및 이를 포함하는 표시 장치
CN104809989A (zh) * 2015-05-22 2015-07-29 京东方科技集团股份有限公司 一种像素电路、其驱动方法及相关装置
KR102559083B1 (ko) 2015-05-28 2023-07-25 엘지디스플레이 주식회사 유기발광 표시장치
CN106448526B (zh) * 2015-08-13 2019-11-05 群创光电股份有限公司 驱动电路
KR102460685B1 (ko) * 2016-01-18 2022-11-01 삼성디스플레이 주식회사 유기발광 표시장치 및 그의 구동방법
JP2018013567A (ja) * 2016-07-20 2018-01-25 株式会社ジャパンディスプレイ 表示装置
CN106531076B (zh) * 2017-01-12 2019-03-01 京东方科技集团股份有限公司 一种像素电路、显示面板及其驱动方法
CN106558287B (zh) * 2017-01-25 2019-05-07 上海天马有机发光显示技术有限公司 有机发光像素驱动电路、驱动方法及有机发光显示面板
CN107154239B (zh) * 2017-06-30 2019-07-05 武汉天马微电子有限公司 一种像素电路、驱动方法、有机发光显示面板及显示装置
CN107452334B (zh) 2017-08-30 2020-01-03 京东方科技集团股份有限公司 像素电路及其驱动方法、显示基板及其驱动方法、显示装置
CN107358920B (zh) 2017-09-08 2019-09-24 京东方科技集团股份有限公司 像素驱动电路及其驱动方法及显示装置
CN107610652B (zh) * 2017-09-28 2019-11-19 京东方科技集团股份有限公司 像素电路、其驱动方法、显示面板及显示装置
CN207217082U (zh) * 2017-09-30 2018-04-10 京东方科技集团股份有限公司 像素电路及显示装置

Also Published As

Publication number Publication date
US11030959B2 (en) 2021-06-08
KR20220031760A (ko) 2022-03-11
EP3690871A4 (en) 2021-05-19
KR102616033B1 (ko) 2023-12-21
KR20190131603A (ko) 2019-11-26
CN109599062A (zh) 2019-04-09
US20200273411A1 (en) 2020-08-27
JP2020536264A (ja) 2020-12-10
WO2019062579A1 (zh) 2019-04-04
JP7495031B2 (ja) 2024-06-04
KR102370381B1 (ko) 2022-03-04
EP3690871A1 (en) 2020-08-05

Similar Documents

Publication Publication Date Title
JP2024069476A (ja) 画素回路、画素回路の駆動方法及び表示装置
CN109523956B (zh) 像素电路及其驱动方法、显示装置
US11837162B2 (en) Pixel circuit and driving method thereof, display panel
CN110268465B (zh) 像素电路、显示面板及像素电路的驱动方法
US11881164B2 (en) Pixel circuit and driving method thereof, and display panel
CN207217082U (zh) 像素电路及显示装置
WO2023005621A1 (zh) 像素电路及其驱动方法、显示面板
US10978002B2 (en) Pixel circuit and driving method thereof, and display panel
JP7159182B2 (ja) 画素回路及びその駆動方法、表示パネル
US11620942B2 (en) Pixel circuit, driving method thereof and display device
WO2020186933A1 (zh) 像素电路、其驱动方法、电致发光显示面板及显示装置
US11328668B2 (en) Pixel circuit and driving method thereof, and display panel
US10424249B2 (en) Pixel driving circuit and driving method thereof, array substrate, and display device
WO2018219066A1 (zh) 像素电路、驱动方法、显示面板及显示装置
WO2022061852A1 (zh) 像素驱动电路及显示面板
US11200835B2 (en) Pixel circuit and driving method thereof, display substrate, display device
WO2022099508A1 (zh) 像素驱动电路及显示面板
JP7113750B2 (ja) 画素回路及びその駆動方法、表示パネル、表示装置
GB2620507A (en) Pixel circuit and driving method therefor and display panel
CN111354315B (zh) 显示面板及显示装置、像素驱动方法
CN116153245A (zh) 像素驱动电路及其驱动方法和显示面板

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240322

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240322