JP7493535B2 - アレイ基板、表示パネル及び表示装置 - Google Patents
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Description
前記表示領域に配置され、発光画素であり且つ境界が前記表示領域の境界である複数行の第1副画素と、
前記表示領域と前記周辺領域とに配置され、前記複数行の第1副画素に電気的に接続された複数のゲート線と、
前記表示領域と前記周辺領域とに配置され、前記複数行の第1副画素に電気的に接続された複数のリセット信号線と、
隣接する2行の第1副画素のうち、1行の第1副画素が電気的に接続されたゲート線と他行の第1副画素が電気的に接続されたリセット信号線は、同じ第1ゲート駆動回路に電気的に接続され、
最初の行にある第1副画素が接続された第1ターゲットラインは、第2ゲート駆動回路に電気的に接続され、最終行にある第1副画素が接続された第2ターゲットラインは、第3ゲート駆動回路に電気的に接続され、
ここで、前記第1ターゲットラインと前記第2ターゲットラインのうちの一方は、前記複数のゲート線のうちの1本であり、他方は、前記複数のリセット信号線のうちの1本である、
アレイ基板に関する。
前記第1ターゲットラインは、前記複数のリセット信号線のうちの1本であり、前記第2ターゲットラインは、前記複数のゲート線のうちの1本である。
前記第1ターゲットラインは、前記複数のゲート線のうちの1本であり、前記第2ターゲットラインは、前記複数のリセット信号線のうちの1本である。
前記周辺領域に配置された複数の前記第1ゲート駆動回路と、
前記周辺領域に配置され、且つ複数の前記第1ゲート駆動回路の片側に配置された前記第2ゲート駆動回路と、
前記周辺領域に配置され、且つ前記複数の第1ゲート駆動回路の前記第2ゲート駆動回路から離れた側に配置された前記第3ゲート駆動回路と、
を含む。
前記画素回路は、前記ゲート線、前記リセット信号線、及び前記発光ユニットにそれぞれ電気的に接続され、前記画素回路は、前記ゲート線から提供されたゲート駆動信号および前記リセット信号線から提供されたリセット信号に応答して、発光するように前記発光ユニットを駆動するために使用されている。
前記画素回路は、前記ゲート駆動信号、前記リセット信号、および前記発光制御信号線から提供された発光制御信号に応答して、発光するように前記発光ユニットを駆動するために使用されている。
02 発光ユニット
002 表示パネル
10 第1ゲート駆動回路
20 第2ゲート駆動回路
30 第3ゲート駆動回路
40 発光駆動回路
100 アレイ基板
200 封止カバー
Claims (17)
- 表示領域と、前記表示領域を囲む周辺領域とを有するベース基板と、
前記表示領域に配置され、且つ境界が前記表示領域の境界である複数行の第1副画素であって、前記複数行の第1副画素の各行は複数の第1副画素を含み、複数の第1副画素の各々は発光画素である、複数行の第1副画素と、
前記表示領域と前記周辺領域とに配置され、前記複数行の第1副画素に1対1対応で電気的に接続された複数のゲート線と、
前記表示領域と前記周辺領域とに配置され、前記複数行の第1副画素に1対1対応で電気的に接続された複数のリセット信号線と、
を含み、
隣接する2行の第1副画素の各々において、1行の第1副画素が電気的に接続されたゲート線と他行の第1副画素が電気的に接続されたリセット信号線は、同じ1つまたは複数の第1ゲート駆動回路に電気的に接続され、
最初の行にある第1副画素が接続された第1ターゲットラインは、1つまたは複数の第2ゲート駆動回路に電気的に接続され、最終行にある第1副画素が接続された第2ターゲットラインは、1つまたは複数の第3ゲート駆動回路に電気的に接続され、
ここで、前記第1ターゲットラインは前記複数のゲート線のうちの1本であり、前記第2ターゲットラインは前記複数のリセット信号線のうちの1本であるか、または、前記第1ターゲットラインは前記複数のリセット信号線のうちの1本であり、前記第2ターゲットラインは前記複数のゲート線のうちの1本である、
アレイ基板。 - 隣接する2行の第1副画素の各々において、奇数行の第1副画素が電気的に接続されたゲート線と偶数行の第1副画素が電気的に接続されたリセット信号線は、同じ1つまたは複数の第1ゲート駆動回路に電気的に接続され、
前記第1ターゲットラインは、前記複数のリセット信号線のうちの1本であり、前記第2ターゲットラインは、前記複数のゲート線のうちの1本である、
ことを特徴とする請求項1に記載のアレイ基板。 - 隣接する2行の第1副画素の各々において、奇数行の第1副画素が電気的に接続されたリセット信号線と偶数行の第1副画素が電気的に接続されたゲート線は、同じ1つまたは複数の第1ゲート駆動回路に電気的に接続され、
前記第1ターゲットラインは、前記複数のゲート線のうちの1本であり、前記第2ターゲットラインは、前記複数のリセット信号線のうちの1本である、
ことを特徴とする請求項1に記載のアレイ基板。 - 隣接する2行の第1副画素の各々において、1行の第1副画素が電気的に接続された前記ゲート線と他行の第1副画素が電気的に接続された前記リセット信号線は、接続され、且つ前記ゲート線によって同じ1つまたは複数の第1ゲート駆動回路に電気的に接続されていることを特徴とする請求項1に記載のアレイ基板。
- 前記アレイ基板は、
前記周辺領域に配置された複数の前記第1ゲート駆動回路と、
前記周辺領域に配置され、且つ複数の前記第1ゲート駆動回路の片側に配置された前記1つまたは複数の第2ゲート駆動回路と、
前記周辺領域に配置され、且つ前記複数の第1ゲート駆動回路の前記第2ゲート駆動回路から離れた側に配置された前記1つまたは複数の第3ゲート駆動回路と、
を含む、
ことを特徴とする請求項1に記載のアレイ基板。 - 隣接する2行の第1副画素の各々において、1行の第1副画素が電気的に接続された前記ゲート線と他行の第1副画素が電気的に接続された前記リセット信号線は、同じ1つの前記第1ゲート駆動回路に電気的に接続されていることを特徴とする請求項1に記載のアレイ基板。
- 隣接する2行の第1副画素の各々において、1行の第1副画素が電気的に接続された前記ゲート線と他行の第1副画素が電気的に接続された前記リセット信号線は、いずれも同じ2つの前記第1ゲート駆動回路に電気的に接続されており、前記同じ2つの第1ゲート駆動回路は、前記隣接する2行の第1副画素の両端に個別に配置されている、ことを特徴とする請求項1に記載のアレイ基板。
- 最初の行にある第1副画素が電気的に接続された第1ターゲットラインは、2つの第2ゲート駆動回路に電気的に接続され、最終行にある第1副画素が電気的に接続された第2ターゲットラインは、2つの第3ゲート駆動回路に電気的に接続されており、前記2つの第2ゲート駆動回路は、前記最初の行にある第1副画素の両端に個別に配置され、前記2つの第3ゲート駆動回路は、前記最終行にある第1副画素の両端に個別に配置されていることを特徴とする請求項1に記載のアレイ基板。
- 前記アレイ基板は、前記表示領域と前記周辺領域とに配置された複数の発光制御信号線をさらに含み、前記複数行の第1副画素は、前記複数の発光制御信号線に1対1対応で電気的に接続されている、
ことを特徴とする請求項1に記載のアレイ基板。 - 複数の発光制御信号線は、1対1対応で複数の発光駆動回路に電気的に接続されていることを特徴とする請求項9に記載のアレイ基板。
- 複数の発光制御信号線は、1つの発光駆動回路に接続されていることを特徴とする請求項9に記載のアレイ基板。
- 前記アレイ基板は、前記周辺領域に配置された前記発光駆動回路を含むことを特徴とする請求項10に記載のアレイ基板。
- 各第1副画素は、発光ユニットおよび前記発光ユニットに電気的に接続された画素回路を含み、
前記画素回路はさらに、前記第1副画素に対応するゲート線及びリセット信号線に電気的に接続され、前記画素回路は、前記ゲート線から提供されたゲート駆動信号および前記リセット信号線から提供されたリセット信号に応答して、発光するように前記発光ユニットを駆動するために使用されている、
ことを特徴とする請求項9に記載のアレイ基板。 - 前記画素回路は、前記発光制御信号線にも電気的に接続され、
前記画素回路は、前記ゲート駆動信号、前記リセット信号、および前記発光制御信号線から提供された発光制御信号に応答して、発光するように前記発光ユニットを駆動するために使用されている、
ことを特徴とする請求項13に記載のアレイ基板。 - 前記アレイ基板は、前記周辺領域に配置され且つ前記第2ゲート駆動回路の前記第1ゲート駆動回路から離れた側に配置された複数行の第2副画素をさらに含み、前記第2副画素は、非発光画素である、
ことを特徴とする請求項1に記載のアレイ基板。 - 封止カバーおよび請求項1から15のいずれか一項に記載のアレイ基板を含むことを特徴とする表示パネル。
- 駆動回路および請求項16に記載の表示パネルを含み、前記駆動回路は、前記表示パネルに電気的に接続され、前記駆動回路は、作動するように前記表示パネルを駆動するために使用されていることを特徴とする表示装置。
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