JP2024030086A - メモリデバイス - Google Patents

メモリデバイス Download PDF

Info

Publication number
JP2024030086A
JP2024030086A JP2022132648A JP2022132648A JP2024030086A JP 2024030086 A JP2024030086 A JP 2024030086A JP 2022132648 A JP2022132648 A JP 2022132648A JP 2022132648 A JP2022132648 A JP 2022132648A JP 2024030086 A JP2024030086 A JP 2024030086A
Authority
JP
Japan
Prior art keywords
memory
substrate
circuit
layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022132648A
Other languages
English (en)
Inventor
太一 岩崎
Taichi Iwasaki
圭祐 久保田
Keisuke Kubota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022132648A priority Critical patent/JP2024030086A/ja
Priority to CN202310592096.4A priority patent/CN117641942A/zh
Priority to TW112119518A priority patent/TW202410044A/zh
Priority to US18/360,696 priority patent/US20240074213A1/en
Publication of JP2024030086A publication Critical patent/JP2024030086A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】メモリデバイスの製造コストを抑制する。【解決手段】実施形態のメモリデバイス１は、第１基板Ｗ１と、第２基板Ｗ２とを含む。第１基板Ｗ１は、第１回路層１００がおもて面に設けられ、ＣＭＯＳ回路を有する。第２基板Ｗ２は、第１基板Ｗ１と対向配置される。第２基板Ｗ２は、第１回路層１００と接した第２回路層２００がおもて面に設けられる。第２基板Ｗ２は、メモリ回路と、ＳＯＩ（Silicon On Insulator）構造のトランジスタとを有する。【選択図】図１１

Description

実施形態は、メモリデバイスに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０２１／００６５８０１号明細書 特開２０２２－０４６２４９号公報
メモリデバイスの製造コストを抑制する。
実施形態のメモリデバイスは、第１基板と、第２基板とを含む。第１基板は、第１回路層がおもて面に設けられ、ＣＭＯＳ回路を有する。第２基板は、第１基板と対向配置される。第２基板は、第１回路層と接した第２回路層がおもて面に設けられる。第２基板は、メモリ回路と、ＳＯＩ（Silicon On Insulator）構造のトランジスタとを有する。
第１実施形態に係るメモリデバイスを備えるメモリシステムの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。 第１実施形態に係るメモリデバイスの平面レイアウトの一例を示す模式図。 第１実施形態に係るメモリデバイスが備えるメモリ基板の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリ基板のメモリ領域の平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板のメモリ領域を含む断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。 第１実施形態に係るメモリデバイスのメモリピラーを含む断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。 第１実施形態に係るメモリデバイスの断面構造の概要を示す断面図。 第１実施形態に係るメモリデバイスにおけるワード線スイッチ部を含む断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスにおけるビット線接続部を含む断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造工程の一例を示すフローチャート。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおける接合前のメモリ基板の製造途中の断面構造の一例を断面図。 第１実施形態に係るメモリデバイスにおけるＣＭＯＳ基板及びメモリ基板の接合後の製造工程の一例を示すフローチャート。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。 第１比較例、第２比較例、及び第１実施形態における回路配置の一例を示す模式図。 第２実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第２実施形態に係るメモリデバイスの平面レイアウトの一例を示す模式図。 第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。 第３比較例、第４比較例、及び第２実施形態における回路配置の一例を示す模式図。 組み合わされた２つの接合パッドの接合部の断面構造の一例を示す断面図。
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルが形成された基板とＣＭＯＳ回路が形成された基板とを含む複数の基板が接合された構造を有する。そして、第１実施形態に係るメモリデバイス１では、ＣＭＯＳ回路の一部が、メモリセルが形成された基板に配置される。以下に、第１実施形態の詳細について説明する。
＜１－１＞構成
＜１－１－１＞メモリデバイス１の全体構成
図１は、第１実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えば、データの消去の単位に対応する。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。各ブロックＢＬＫには、ブロックアドレスが割り当てられる。各ビット線ＢＬには、カラムアドレスが割り当てられる。各ワード線ＷＬには、ページアドレスが割り当てられる。
入出力回路１１は、メモリコントローラ２との間の入出力信号の送受信を司るインターフェース回路である。入出力信号は、例えば、データＤＡＴ、ステータス情報ＳＴＳ、アドレス情報ＡＤＤ、コマンドＣＭＤなどを含む。入出力回路１１は、データＤＡＴを、センスアンプモジュール１７とメモリコントローラ２とのそれぞれとの間で入出力し得る。入出力回路１１は、レジスタ回路１３から転送されたステータス情報ＳＴＳを、メモリコントローラ２に出力し得る。入出力回路１１は、メモリコントローラ２から転送されたアドレス情報ＡＤＤ及びコマンドＣＭＤのそれぞれを、レジスタ回路１３に出力し得る。
ロジックコントローラ１２は、メモリコントローラ２から入力された制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する。例えば、ロジックコントローラ１２は、シーケンサ１４を制御し、メモリデバイス１をイネーブルにする。ロジックコントローラ１２は、入出力回路１１が受信した入出力信号がコマンドＣＭＤやアドレス情報ＡＤＤなどであることを入出力回路１１に通知する。ロジックコントローラ１２は、入出力信号の入力又は出力を入出力回路１１に命令する。
レジスタ回路１３は、ステータス情報ＳＴＳ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを一時的に記憶する。ステータス情報ＳＴＳは、シーケンサ１４の制御に基づいて更新され、入出力回路１１に転送される。アドレス情報ＡＤＤは、ブロックアドレス、ページアドレス、カラムアドレスなどを含む。コマンドＣＭＤは、メモリデバイス１の様々な動作に関する命令を含む。
シーケンサ１４は、メモリデバイス１の全体の動作を制御する。シーケンサ１４は、レジスタ回路１３に記憶されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて、読み出し動作、書き込み動作、消去動作などを実行する。
ドライバ回路１５は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する。そして、ドライバ回路１５は、生成した電圧を、ロウデコーダモジュール１６やセンスアンプモジュール１７などに供給する。
ロウデコーダモジュール１６は、動作対象のブロックＢＬＫの選択や、ワード線ＷＬなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。
センスアンプモジュール１７は、各ビット線ＢＬへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール１７は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれ複数のビット線ＢＬ０～ＢＬｍに関連付けられている。
なお、メモリデバイス１及びメモリコントローラ２の組み合わせが、１つの半導体装置を構成してもよい。このような半導体装置としては、例えば、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）などが挙げられる。メモリセルアレイ１０、ロウデコーダモジュール１６、及びセンスアンプモジュール１７の組は、例えば、“プレーン”とも呼ばれる。プレーンは、その他の回路を含んでいてもよい。メモリデバイス１は、複数のプレーンを備えていてもよい。
＜１－１－２＞メモリデバイス１の回路構成
次に、第１実施形態に係るメモリデバイス１の回路構成について説明する。
（１：メモリセルアレイ１０の回路構成）
図２は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ７とは、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。すなわち、各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、ストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ７～ＭＴ０、及び選択トランジスタＳＴ２が、この順番に、直列に接続される。具体的には、選択トランジスタＳＴ１のドレイン及びソースは、関連付けられたビット線ＢＬと、メモリセルトランジスタＭＴ７のドレインとにそれぞれ接続される。選択トランジスタＳＴ２のドレイン及びソースは、メモリセルトランジスタＭＴ０のソースと、ソース線ＳＬとにそれぞれ接続される。メモリセルトランジスタＭＴ０～ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２の間で直列に接続される。
選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートに接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲートに接続される。ワード線ＷＬ０～ＷＬ７は、関連付けられたブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートにそれぞれ接続される。
同一のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合のセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成は、その他の構成であってもよい。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、任意の数に設計され得る。
（２：ロウデコーダモジュール１６の回路構成）
図３は、第１実施形態に係るメモリデバイス１が備えるロウデコーダモジュール１６の回路構成の一例を示す回路図である。図３は、ロウデコーダモジュール１６とドライバ回路１５及びメモリセルアレイ１０のそれぞれとの接続関係と、ロウデコーダＲＤ０の詳細な回路構成とを示している。図３に示すように、各ロウデコーダＲＤとドライバ回路１５との間は、信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ４、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介して接続される。各ロウデコーダＲＤと、関連付けられたブロックＢＬＫとの間は、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４を介して接続される。
以下に、ロウデコーダＲＤ０に注目して、ロウデコーダＲＤの各要素とドライバ回路１５及びブロックＢＬＫ０のそれぞれとの接続関係について説明する。なお、その他のロウデコーダＲＤの構成は、関連付けられたブロックＢＬＫが異なることを除いて、ロウデコーダＲＤ０と同様である。ロウデコーダＲＤ０は、例えば、トランジスタＴＲ０～ＴＲ１９、転送ゲート線ＴＧ及びｂＴＧ、並びにブロックデコーダＢＤを含む。
トランジスタＴＲ０～ＴＲ１９のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタ（以下、“高耐圧（High-Voltage）トランジスタ”とも呼ぶ）である。本明細書において、高耐圧トランジスタの閾値電圧は、１０Ｖ以上に設計される。トランジスタＴＲ０のドレイン及びソースは、それぞれ信号線ＳＧＳＤ及び選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。トランジスタＴＲ９～ＴＲ１３のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ４に接続される。トランジスタＴＲ９～ＴＲ１３のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。トランジスタＴＲ１４のドレイン及びソースは、それぞれ信号線ＵＳＧＳ及び選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。トランジスタＴＲ０～ＴＲ１３のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１４～ＴＲ１９のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。転送ゲート線ｂＴＧには、転送ゲート線ＴＧに入力される信号の反転信号が入力される。
ブロックデコーダＢＤは、ブロックアドレスをデコードする機能を有する回路である。ブロックデコーダＢＤは、ブロックアドレスのデコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。これにより、信号線ＣＧ０～ＣＧ７の電圧が、選択されたブロックＢＬＫのワード線ＷＬ０～ＷＬ７にそれぞれ転送され、信号線ＳＧＤＤ０～ＳＧＤＤ４及びＳＧＳＤの電圧が、選択されたブロックＢＬＫの選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳにそれぞれ転送され、信号線ＵＳＧＤ及びＵＳＧＳの電圧が、非選択のブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ転送される。
なお、ロウデコーダモジュール１６は、その他の回路構成であってもよい。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に応じて変更され得る。信号線ＣＧは、複数のブロックＢＬＫ間で共有されることから、“グローバルワード線”と呼ばれてもよい。ワード線ＷＬは、ブロック毎に設けられることから、“ローカルワード線”と呼ばれてもよい。信号線ＳＧＤＤ及びＳＧＳＤのそれぞれは、複数のブロックＢＬＫ間で共有されることから、“グローバル転送ゲート線”と呼ばれてもよい。選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、ブロックＢＬＫ毎に設けられることから、“ローカル転送ゲート線”と呼ばれてもよい。以下では、各ロウデコーダモジュール１６に含まれた高耐圧トランジスタ（トランジスタＴＲ）の集合のことを、“ワード線スイッチ部ＷＬＳＷ”とも呼ぶ。
（３：センスアンプモジュール１７の回路構成）
図４は、第１実施形態に係るメモリデバイス１が備えるセンスアンプモジュール１７の回路構成の一例を示す回路図である。図４は、１つのセンスアンプユニットＳＡＵの回路構成を抽出して示している。図４に示すように、センスアンプユニットＳＡＵは、例えば、センスアンプ部ＳＡ、ビット線接続部ＢＬＨＵ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬ、並びにバスＬＢＵＳを含む。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬは、例えば、バスＬＢＵＳを介してデータを送受信可能に構成される。
センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいたデータの判定や、ビット線ＢＬへの電圧の印加に使用される回路である。センスアンプ部ＳＡは、読み出し動作時に制御信号ＳＴＢがアサートされると、関連付けられたビット線ＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴから読み出されたデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬのそれぞれは、データを一時的に保持することが可能な回路である。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１１との間のデータＤＡＴの入出力に使用される。ラッチ回路ＸＤＬは、キャッシュメモリとしても使用され得る。ラッチ回路ＸＤＬは、複数のセンスアンプユニットＳＡＵにより共有されてもよい。
センスアンプ部ＳＡは、トランジスタＴ０～Ｔ７、キャパシタＣＰ、並びにノードＮＤ１、ＮＤ２、ＳＥＮ及びＳＲＣを含む。ビット線接続部ＢＬＨＵは、消去動作においてＮＡＮＤストリングＮＳのチャネルに印加される高電圧が、センスアンプ部ＳＡ内の回路に印加されないようにするためのスイッチ回路である。ビット線接続部ＢＬＨＵは、トランジスタＴ８を含む。ラッチ回路ＳＤＬは、インバータＩＶ０及びＩＶ１、トランジスタＴ１０及びＴ１１、並びにノードＳＩＮＶ及びＳＬＡＴを含む。トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１～Ｔ８、Ｔ１０及びＴ１１のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ８は、センスアンプ部ＳＡ内のＮ型トランジスタよりも高耐圧なＮ型のＭＯＳトランジスタ（Ｎ型高耐圧トランジスタ）である。以下では、高耐圧トランジスタよりも低耐圧なトランジスタのことを、“低耐圧（Lov-Voltage）トランジスタ”とも呼ぶ。低耐圧トランジスタの閾値電圧は、高耐圧トランジスタの閾値電圧よりも低い。
トランジスタＴ０のゲートは、ノードＳＩＮＶに接続される。トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。ノードＮＤ１は、トランジスタＴ１及びＴ２のそれぞれのドレインに接続される。トランジスタＴ１及びＴ２のソースは、それぞれノードＮＤ２及びＳＥＮに接続される。ノードＮＤ２及びＳＥＮは、それぞれトランジスタＴ３のソース及びドレインに接続される。ノードＮＤ２は、トランジスタＴ４及びＴ５のそれぞれのドレインに接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、ノードＳＩＮＶに接続される。ノードＳＥＮは、トランジスタＴ６のゲートと、キャパシタＣＰの一方電極とに接続される。トランジスタＴ６のソースは、接地される。トランジスタＴ７のドレイン及びソースは、それぞれバスＬＢＵＳとトランジスタＴ６のドレインとに接続される。トランジスタＴ８のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ８のソースは、関連付けられたビット線ＢＬに電気的に接続される。
トランジスタＴ０のソースには、例えば、電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば、接地電圧ＶＳＳが印加される。トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４及びＴ７のそれぞれのゲートには、それぞれ制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ及びＳＴＢが入力される。トランジスタＴ８のゲートには、制御信号ＢＬＳが入力される。キャパシタＣＰの他方電極には、クロック信号ＣＬＫが入力される。
インバータＩＶ０の入力ノード及び出力ノードは、それぞれノードＳＬＡＴ及びＳＩＮＶに接続される。インバータＩＶ１の入力ノード及び出力は、それぞれノードＳＩＮＶ及びＳＬＡＴに接続される。トランジスタＴ１０の一端及び他端は、それぞれノードＳＩＮＶ及びバスＬＢＵＳに接続される。トランジスタＴ１０のゲートには、制御信号ＳＴＩＮＶが入力される。トランジスタＴ１１の一端及び他端は、それぞれノードＳＬＡＴ及びバスＬＢＵＳに接続される。トランジスタＴ１１のゲートには、制御信号ＳＴＬＡＴが入力される。ラッチ回路ＳＤＬは、ノードＳＬＡＴにデータを保持し、ノードＳＩＮＶにノードＳＬＡＴに保持されるデータの反転データを保持する。
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、ラッチ回路ＳＤＬと類似している。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＡＤＬのトランジスタＴ１０のゲートには制御信号ＡＴＩＮＶが入力され、ラッチ回路ＡＤＬのトランジスタＴ１１のゲートには制御信号ＡＴＬＡＴが入力される。ラッチ回路ＢＤＬは、ノードＢＬＡＴにおいてデータを保持し、ノードＢＩＮＶにおいてその反転データを保持する。そして、ラッチ回路ＢＤＬのトランジスタＴ１０のゲートには制御信号ＢＴＩＮＶが入力され、ラッチ回路ＢＤＬのトランジスタＴ１１のゲートには制御信号ＢＴＬＡＴが入力される。ラッチ回路ＣＤＬ、及びＸＤＬについても同様のため、説明を省略する。
なお、制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＢＬＳ、ＳＴＩＮＶ及びＳＴＬＡＴ、並びにクロック信号ＣＬＫのそれぞれは、例えば、シーケンサ１４によって生成される。センスアンプモジュール１７は、その他の回路構成であってもよい。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、メモリセルトランジスタＭＴが記憶するビット数などに応じて変更され得る。センスアンプユニットＳＡＵは、簡単な論理演算を実行することが可能な演算回路を有し得る。センスアンプモジュール１７は、各ページの読み出し動作において、ラッチ回路を用いた演算処理を適宜実行することによって、メモリセルトランジスタＭＴに記憶されているデータを確定（判定）し得る。
＜１－１－３＞メモリデバイス１の構造
次に、第１実施形態に係るメモリデバイス１の構造について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、基準とされる基板の表面に対する鉛直方向に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義され、基準とされる基板の表（おもて）面側から離れる方向を正方向（上方）とする。基準とされる基板としては、例えば、図面において最下部に配置された基板が使用される。基板の表（おもて）面は、トランジスタ（ＣＭＯＳ回路）などの素子が形成される側の面に対応する。基板の裏面は、おもて面に対して反対側の面に対応する。
（１：メモリデバイス１の外観）
図５は、第１実施形態に係るメモリデバイスの外観の一例を示す斜視図である。図５に示すように、メモリデバイス１は、例えば、下方から順に、ＣＭＯＳ基板Ｗ１、回路層１００及び２００、メモリ基板Ｗ２、及び配線層３００が積層された構造を有する。
ＣＭＯＳ基板Ｗ１は、ＣＭＯＳ回路の形成に使用されるシリコン基板である。メモリ基板Ｗ２は、メモリセルアレイ１０の形成に使用されるシリコン基板である。ＣＭＯＳ基板Ｗ１には、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７などが配置される。メモリ基板Ｗ２には、メモリセルアレイ１０が配置される。さらに、メモリ基板Ｗ２には、例えば、ロウデコーダモジュール１６及びセンスアンプモジュール１７などのＣＭＯＳ回路の一部が配置され得る。
回路層１００は、ＣＭＯＳ基板Ｗ１を用いて形成された複数の配線層を含む。回路層２００は、メモリ基板Ｗ２を用いて形成された複数の配線層を含む。メモリデバイス１は、ＣＭＯＳ基板Ｗ１とメモリ基板Ｗ２との接合処理により、ＣＭＯＳ基板Ｗ１とメモリ基板Ｗ２とが対向配置され、回路層１００と回路層２００とが接した構造を有する。すなわち、メモリデバイス１の接合面は、回路層１００と回路層２００との接触（境界）部分に対応する。配線層３００の上面には、メモリデバイス１とメモリコントローラ２との接続に使用される複数のパッドＰＤが設けられる。パッドＰＤは、例えば、ＣＭＯＳ基板Ｗ１に設けられた入出力回路１１に接続される。
（２：メモリデバイス１の平面レイアウト）
図６は、第１実施形態に係るメモリデバイス１の平面レイアウトの一例を示す模式図である。図６は、回路層１００（ＣＭＯＳ基板Ｗ１）と回路層２００（メモリ基板Ｗ２）との接合面におけるレイアウトを示し、ＣＭＯＳ基板Ｗ１を基準とした座標軸を表示している。図６に示すように、メモリ基板Ｗ２の領域は、例えば、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２の領域、ビット線接続部ＢＬＨＵの領域、並びに入出力領域ＩＯＲ１に分けられる。ＣＭＯＳ基板Ｗ１の領域は、例えば、周辺回路領域ＰＥＲＩ、及び入出力領域ＩＯＲ２に分けられる。
メモリ領域ＭＲは、データの記憶に使用され、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲは、引出領域ＨＲ１及びＨＲ２の間に配置され、引出領域ＨＲ１及びＨＲ２とＸ方向に隣り合っている。引出領域ＨＲは、メモリ領域ＭＲに設けられた積層配線に対するコンタクトの接続に使用される領域である。引出領域ＨＲ１及びＨＲ２は、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２の間に配置され、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２とＸ方向に隣り合っている。ワード線スイッチ部ＷＬＳＷには、ロウデコーダＲＤに含まれた高耐圧トランジスタ（ＴＲ）が配置される。ビット線接続部ＢＬＨＵは、例えば、メモリ領域ＭＲとＹ方向に隣り合っている。ビット線接続部ＢＬＨＵは、上述したように、複数の高耐圧トランジスタ（Ｔ８）を含む。入出力領域ＩＯＲ１は、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２並びにビット線接続部ＢＬＨＵのそれぞれとＹ方向に隣り合っている。入出力領域ＩＯＲ１は、入出力回路１１に関連する回路を含む。
周辺回路領域ＰＥＲＩは、ワード線スイッチ部ＷＬＳＷに配置された高耐圧トランジスタを除くロウデコーダモジュール１６や、ビット線接続部ＢＬＨＵに配置された高耐圧トランジスタを除くセンスアンプモジュール１７や、シーケンサ１４などのＣＭＯＳ回路を含む。周辺回路領域ＰＥＲＩは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２、並びにビット線接続部ＢＬＨＵとＺ方向に重なっている。入出力領域ＩＯＲ２は、入出力回路１１などを含む。入出力領域ＩＯＲ２は、入出力領域ＩＯＲ１とＺ方向に重なっている。
回路層１００（ＣＭＯＳ基板Ｗ１）と回路層２００（メモリ基板Ｗ２）の接合面には、複数の接合パッドＢＰが設けられる。複数の接合パッドＢＰは、例えば、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２と、ビット線接続部ＢＬＨＵと、入出力領域ＩＯＲ１とのそれぞれに配置される。回路層１００の接合面に設けられた複数の接合パッドＢＰはそれぞれ、回路層２００の接合面に設けられた複数の接合パッドＢＰと対向配置される。そして、回路層１００と回路層２００との間で対向配置された２つの接合パッドＢＰの組は、接合処理により接合される（図６の“接合”）。これにより、対向配置された２つの接合パッドＢＰの間が、電気的に接続される。接合パッドＢＰの配置は、メモリデバイス１の回路設計に応じて適宜変更され得る。接合パッドＢＰは、接合金属と呼ばれてもよい。接合パッドＢＰは、例えば、銅を含む。
（３：メモリ基板Ｗ２の平面レイアウト）
図７は、第１実施形態に係るメモリデバイス１が備えるメモリ基板Ｗ２の平面レイアウトの一例を示す平面図である。図７は、メモリセルアレイ１０と、ワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２と、ビット線接続部ＢＬＨＵとのそれぞれを示している。図７に示すように、メモリセルアレイ１０は、例えば、複数のスリットＳＬＴと、複数のスリットＳＨＥとを含む。メモリ基板Ｗ２には、複数のコンタクトＣＣが設けられる。
各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿って引出領域ＨＲ１、メモリ領域ＭＲ、及び引出領域ＨＲ２を横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。各スリットＳＬＴは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。各スリットＳＬＴ内には、側壁に絶縁体のスペーサが設けられた導電体が、これらの配線とは絶縁されて配置されていてもよい。メモリセルアレイ１０では、スリットＳＬＴによってＹ方向に沿って区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。
各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、Ｙ方向に隣り合う２つのスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。メモリセルアレイ１０では、スリットＳＬＴ及びＳＨＥによってＹ方向に沿って区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
メモリセルアレイ１０が備える積層配線（例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ）のそれぞれの端部は、引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、テラス部分を有する。テラス部分は、メモリ基板Ｗ２を基準として上層の配線層（導電体層）と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段（step）、段丘（terrace）、畦石（rimstone）などと類似している。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７のそれぞれの端部と、選択ゲート線ＳＧＤの端部とによって形成される。
積層配線に接続されるコンタクトＣＣは、引出領域ＨＲ１及びＨＲ２の少なくとも一方のテラス部分に接続される。例えば、偶数番のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）の積層配線は、引出領域ＨＲ１に設けられたコンタクトＣＣに接続される。奇数番のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）の積層配線は、引出領域ＨＲ２に設けられたコンタクトＣＣに接続される。なお、メモリデバイス１は、引出領域ＨＲのテラス部分が省略された構造を有していてもよい。この場合、積層配線のある配線層に接続されるコンタクトＣＣは、上層の導電体層を貫通し且つ離れて（絶縁されて）設けられる。引出領域ＨＲは、メモリ領域ＭＲをＸ方向に分割するように配置されてもよい。
ワード線スイッチ部ＷＬＳＷ１に設けられた複数のコンタクトＣＣは、引出領域ＨＲ１で積層配線に接続されたコンタクトＣＣに電気的に接続される。ワード線スイッチ部ＷＬＳＷ２に設けられた複数のコンタクトＣＣは、引出領域ＨＲ２で積層配線に接続されたコンタクトＣＣに電気的に接続される。積層配線に接続されたワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２のそれぞれのコンタクトＣＣは、ロウデコーダＲＤの高耐圧トランジスタ（ＴＲ）に接続される。ビット線接続部ＢＬＨＵに設けられた各コンタクトＣＣは、関連付けられたビット線ＢＬとビット線接続部ＢＬＨＵの高耐圧トランジスタ（Ｔ８）との間を電気的に接続する。
なお、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。各ブロックＢＬＫが備えるストリングユニットＳＵの個数は、隣り合う２つのスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。積層配線に接続されるコンタクトＣＣは、奇数番及び偶数番のブロックＢＬＫで交互に配置されなくてもよい。ワード線スイッチ部ＷＬＳＷの配置は、積層配線に接続されるコンタクトＣＣの配置に応じて変更され得る。
（４：メモリ領域ＭＲの平面レイアウト）
図８は、第１実施形態に係るメモリデバイス１が備えるメモリ基板Ｗ２のメモリ領域ＭＲの平面レイアウトの一例を示す平面図である。図８は、１つのブロックＢＬＫ（ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図８に示すように、メモリデバイス１は、メモリ領域ＭＲにおいて、例えば、複数のメモリピラーＭＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。
各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２４列の千鳥状に配置される。例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なって配置される。
各ビット線ＢＬは、Ｙ方向に延伸して設けられた部分を有する。複数のビット線は、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置される。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。本例では、１つのメモリピラーＭＰに、２つのビット線ＢＬが重なって配置されている。メモリピラーＭＰは、重なって配置された複数のビット線ＢＬのうち１つのビット線ＢＬに、コンタクトＣＶを介して電気的に接続される。なお、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略され得る。
（５：メモリ領域ＭＲを含む断面構造）
図９は、第１実施形態に係るメモリデバイス１における接合前のメモリ基板Ｗ２のメモリ領域ＭＲを含む断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。図９は、接合前のメモリ基板Ｗ２に形成されたメモリセルアレイ１０の構造の一例を示し、メモリ基板Ｗ２を基準とした座標軸を表示している。図９に示すように、メモリデバイス１は、メモリ領域ＭＲにおいて、例えば、Ｐ型基板部２０、Ｎ型不純物拡散領域２１、半導体層２２及び２３、導電体層２４～２７、及び絶縁体層３０～３５を含む。
メモリ領域ＭＲでは、Ｐ型基板部２０上に、Ｎ型不純物拡散領域２１が設けられる。Ｎ型不純物拡散領域２１上に、半導体層２２が設けられる。半導体層２２上に、半導体層２３が設けられる。半導体層２３上に、絶縁体層３０が設けられる。絶縁体層３０上に、導電体層２４が設けられる。導電体層２４上に、絶縁体層３１及び導電体層２５及びが交互に設けられる。最上層の導電体層２５上に、絶縁体層３２が設けられる。絶縁体層３２上に、導電体層２６が設けられる。導電体層２６（積層配線）上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層２７が設けられる。導電体層２７上に、絶縁体層３４が設けられる。絶縁体層３４上に、絶縁体層３５が設けられる。
Ｐ型基板部２０及びＮ型不純物拡散領域２１は、メモリ基板Ｗ２に対応する。Ｐ型基板部２０は、メモリ基板Ｗ２のうち、Ｐ型不純物を含む部分に対応する。Ｎ型不純物拡散領域２１は、メモリ基板Ｗ２のうち、上面近傍でＮ型不純物がドープされた部分に対応する。Ｎ型不純物拡散領域２１におけるＮ型不純物の濃度は、Ｎ型不純物拡散領域２１におけるＰ型不純物の濃度よりも高い。
半導体層２２及び２３のそれぞれは、ＸＹ平面に沿って広がった板状に設けられた部分を有する。半導体層２２及び２３の組は、ソース線ＳＬとして機能する。半導体層２２及び２３は、Ｎ型不純物拡散領域２１と電気的に接続されている。このため、メモリ領域ＭＲ内で半導体層２２及び２３と電気的に接続されたＮ型不純物拡散領域２１は、ソース線ＳＬの一部としてみなされてもよい。半導体層２２及び２３のそれぞれは、例えば、Ｎ型不純物がドープされたポリシリコンである。
導電体層２４～２６のそれぞれは、ＸＹ平面に沿って広がった板状に設けられた部分を有する。導電体層２７は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層２４は、選択ゲート線ＳＧＳとして使用される。複数の導電体層２５は、メモリ基板Ｗ２側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２６は、選択ゲート線ＳＧＤとして使用される。導電体層２７は、ビット線ＢＬとして使用される。
スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成された部分を有する。スリットＳＬＴは、絶縁体層３０～３２、半導体層２３、及び導電体層２４～２６を分断している。スリットＳＬＴの底部は、半導体層２２に接している。
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層３０～３２、半導体層２２及び２３、並びに導電体層２４～２６を貫通している。メモリピラーＭＰの底部は、Ｎ型不純物拡散領域２１に接している。メモリピラーＭＰと導電体層２４とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２５とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２６とが交差した部分は、選択トランジスタＳＴ１として機能する。
各メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、及び積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられた絶縁体である。半導体層４１は、コア部材４０を覆っている。半導体層４１は、メモリピラーＭＰの側面を介して、半導体層２２と接している。積層膜４２は、半導体層４１と半導体層２２との接触部分を除いて、半導体層４１の側面及び底面を覆っている。
メモリピラーＭＰの半導体層４１上に、コンタクトＣＶが設けられる。コンタクトＣＶ上には、導電体層２７（ビット線ＢＬ）が接触している。図示された領域には、５つのメモリピラーＭＰのうち、２つのメモリピラーＭＰに対応する２つのコンタクトＣＶが示されている。当該領域においてスリットＳＨＥと重ならない、且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
スリットＳＨＥは、例えば、ＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２６を分断している。スリットＳＨＥの上端は、メモリピラーＭＰの上端と導電体層２７との間の高さに設けられる。スリットＳＨＥの下端は、絶縁体層３２の高さに設けられる。スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていてもよいし、揃っていなくてもよい。スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていてもよいし、揃っていなくてもよい。
以下では、導電体層２７が設けられた配線層のことを、“Ｍ０”と呼ぶ。絶縁体層３５が設けられた配線層のことを、“Ｂ１”と呼ぶ。配線層Ｍ０及びＢ１の間の配線層のことを、“Ｍ１”と呼ぶ。半導体層２２が形成された高さの層のことを、“ソース線接続層”とも呼ぶ。配線層Ｍ１は、絶縁体層３４内に配置される。配線層Ｂ１には、複数の接合パッドＢＰが設けられる（図示せず）。接合前のメモリ基板Ｗ２において、複数の接合パッドＢＰの表面は、露出している。
（６：メモリピラーＭＰの断面構造）
図１０は、第１実施形態に係るメモリデバイス１のメモリピラーＭＰを含む断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図である。図１０は、メモリピラーＭＰと導電体層２５とを含み且つメモリ基板Ｗ２の表面と平行な断面を表示している。図１０に示すように、積層膜４２は、例えば、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
コア部材４０は、例えば、メモリピラーＭＰの中心部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２５は、ブロック絶縁膜４５の側面を囲っている。半導体層４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として機能する。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば、酸化シリコンを含む。絶縁膜４４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば、窒化シリコンを含む。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。
（７：メモリデバイス１の断面構造の概要）
図１１は、第１実施形態に係るメモリデバイス１の断面構造の概要を示す断面図である。図１１は、メモリ領域ＭＲと、領域ＷＲ、ＮＨＶＲ、及びＰＨＶＲとのそれぞれを含むメモリデバイス１の断面を示し、ＣＭＯＳ基板Ｗ１を基準とした座標軸を表示している。図１１は、ＣＭＯＳ基板Ｗ１及びメモリ基板Ｗ２の接合後の状態に対応するため、メモリ領域ＭＲにおける回路層２００の構造が、図９に対して上下に反転して示されている。図１１に示すように、ＣＭＯＳ基板Ｗ１には、複数のトランジスタＴｒが設けられる。
ＣＭＯＳ基板Ｗ１は、メモリデバイス１の回路設計に応じた不純物拡散領域を基板部５０内に有する。ＣＭＯＳ基板Ｗ１の上面近傍には、ＳＴＩ（Shallow Trench Isolation）が形成される。平面視においてＳＴＩにより囲まれた領域には、トランジスタＴｒの形成に使用されるアクティブ領域が画定される。また、ＣＭＯＳ基板Ｗ１のアクティブ領域には、トランジスタＴｒのソース領域とドレイン領域とのそれぞれに対応して、不純物拡散領域ＤＲが形成される。例えば、トランジスタＴｒがＮ型トランジスタである場合、アクティブ領域としてＰ型ウェル領域が設けられ、不純物拡散領域ＤＲとしてＮ型不純物拡散領域が設けられる。トランジスタＴｒがＰ型トランジスタである場合、アクティブ領域としてＮ型ウェル領域が設けられ、不純物拡散領域ＤＲとしてＰ型不純物拡散領域が設けられる。
ＣＭＯＳ基板Ｗ１の基板部５０上に、絶縁体層５１が設けられる。絶縁体層５１上に、絶縁体層５２が設けられる。絶縁体層５１及び５２内には、回路層１００の配線層が形成される。回路層１００は、複数のゲート電極ＧＣと、複数のコンタクトＣ０、Ｃ１、Ｃ２及びＣ３と、複数の導電体層５３、５４及び５５と、複数の接合パッドＢＰとを含む。各ゲート電極ＧＣは、対応付けられたトランジスタＴｒのゲート部分である。各ゲート電極ＧＣは、隣り合う不純物拡散領域ＤＲの間、且つウェル領域の上方に、ゲート絶縁膜を介して設けられる。各コンタクトＣ０は、対応付けられた不純物拡散領域ＤＲ又はゲート電極ＧＣ上に設けられる。複数のコンタクトＣ０の上面の高さは、揃っている。各導電体層５３は、対応付けられたコンタクトＣ０上に設けられる。各コンタクトＣ１は、対応付けられた導電体層５３上に設けられる。各導電体層５４は、対応付けられたコンタクトＣ１上に設けられる。各コンタクトＣ２は、対応付けられた導電体層５４上に設けられる。各導電体層５５は、対応付けられたコンタクトＣ２上に設けられる。各コンタクトＣ３は、対応付けられた導電体層５５上に設けられる。回路層１００の接合パッドＢＰは、対応付けられたコンタクトＣ３上に設けられる。以下では、導電体層５３、５４及び５５が設けられた配線層のことを、それぞれ“Ｄ０”、“Ｄ１”及び“Ｄ２”と呼ぶ。配線層Ｄ０～Ｄ２は、絶縁体層５１内に配置される。回路層１００の絶縁体層５２及び接合パッドＢＰが設けられた配線層のことを、“Ｂ２”と呼ぶ。
接合後のメモリ基板Ｗ２では、Ｐ型基板部２０が除去されている。このため、接合後のメモリ基板Ｗ２では、Ｎ型不純物拡散領域２１が、メモリ基板Ｗ２のおもて面から裏面に亘って設けられている。また、メモリ基板Ｗ２は、メモリデバイス１の回路設計に応じた不純物拡散領域を有する。例えば、メモリ基板Ｗ２には、ＳＴＩが形成される。メモリ基板Ｗ２に形成されたＳＴＩは、メモリ基板Ｗ２を分断している。平面視においてＳＴＩにより囲まれた領域には、Ｎ型高耐圧トランジスタＮＨＶの形成に使用されるアクティブ領域と、Ｐ型高耐圧トランジスタＰＨＶの形成に使用されるアクティブ領域とが画定される。本例において、メモリ基板Ｗ２は、Ｎ型高耐圧トランジスタＮＨＶのアクティブ領域として、領域ＮＨＶＲにＰ型ウェル領域ＰＷを備え、Ｐ型高耐圧トランジスタＰＨＶのアクティブ領域として、領域ＰＨＶＲにＮ型ウェル領域ＮＷを備えている。すなわち、領域ＮＨＶＲ内のＰ型ウェル領域ＰＷ及び領域ＰＨＶＲ内のＮ型ウェル領域ＮＷが、メモリ領域ＭＲ内のＮ型不純物拡散領域２１と対応する高さ位置に設けられている。
領域ＮＨＶＲ内のＰ型ウェル領域ＰＷには、Ｎ型高耐圧トランジスタＮＨＶのソース領域とドレイン領域とのそれぞれに対応して、Ｎ型不純物拡散領域ＮＰが設けられる。領域ＰＨＶＲ内のＮ型ウェル領域ＮＷには、Ｐ型高耐圧トランジスタＰＨＶのソース領域とドレイン領域とのそれぞれに対応して、Ｐ型不純物拡散領域ＰＰが設けられる。また、メモリ基板Ｗ２は、領域ＷＲに、平面視においてＳＴＩにより囲まれたＮ型不純物拡散領域２１ａを有する。Ｎ型不純物拡散領域２１ａは、ＳＴＩによってＮ型高耐圧トランジスタＮＨＶ及びＰ型高耐圧トランジスタＰＨＶのアクティブ領域、並びにメモリ領域ＭＲ内のＮ型不純物拡散領域２１とは絶縁分離されている。Ｎ型不純物拡散領域２１ａは、例えば、メモリ領域ＭＲ内のＮ型不純物拡散領域２１と同様の組成を有する。
回路層２００は、絶縁体層３６及び３７と、複数の導電体層２８及び２９と、複数のコンタクトＣＣ、Ｖ０及びＶ１と、複数の接合パッドＢＰとを含む。絶縁体層３６は、領域ＰＨＶＲ、ＮＨＶＲ及びＷＲのそれぞれにおいて、メモリ基板Ｗ２下に設けられる。絶縁体層３７は、領域ＰＨＶＲ、ＮＨＶＲ及びＷＲのそれぞれにおいて、絶縁体層３６下に設けられる。絶縁体層３７の厚さは、半導体層２３の厚さと略等しい。半導体層２３は、領域ＰＨＶＲにおいて、Ｐ型高耐圧トランジスタＰＨＶのゲート電極として機能する部分（半導体層２３ａ）を有し、領域ＮＨＶＲにおいて、Ｎ型高耐圧トランジスタＮＨＶのゲート電極として機能する部分（半導体層２３ｂ）を有する。このため、半導体層２３ａ及び２３ｂと、半導体層２３とは、例えば、略等しい厚さのポリシリコンを含む。また、領域ＰＨＶＲ、ＮＨＶＲ内の半導体層２３ａ及び２３ｂは、メモリ領域ＭＲ内の半導体層２３と対応する高さ位置に設けられている。半導体層２３ａとＮ型ウェル領域ＮＷとの間の絶縁体層３６の部分は、Ｐ型高耐圧トランジスタＰＨＶのゲート絶縁膜として機能する。半導体層２３ｂとＰ型ウェル領域ＰＷとの間の絶縁体層３６の部分は、Ｎ型高耐圧トランジスタＮＨＶのゲート絶縁膜として機能する。
領域ＰＨＶＲの各コンタクトＣＣは、対応付けられたＰ型不純物拡散領域ＰＰ又は半導体層２３ａ下に設けられる。領域ＮＨＶＲの各コンタクトＣＣは、対応付けられたＮ型不純物拡散領域ＮＰ又は半導体層２３ｂ下に設けられる。複数のコンタクトＣＣは、絶縁体層３６及び３７、並びに絶縁体層３７下の絶縁体層３３を貫通するようにＺ方向に沿って延伸して設けられ、複数のコンタクトＣＣの下面の高さは、揃っている。各導電体層２８は、配線層Ｍ０に含まれ、対応付けられたコンタクトＣＣ下に設けられる。各コンタクトＶ０は、対応付けられた導電体層２８下に設けられる。各導電体層２９は、配線層Ｍ１に含まれ、対応付けられたコンタクトＶ０下に設けられる。各コンタクトＶ１は、対応付けられた導電体層２９下に設けられる。回路層２００の接合パッドＢＰは、配線層Ｂ１に含まれ、対応付けられたコンタクトＶ１下に設けられる。
配線層３００は、絶縁体層６０と、複数の導電体層６１とを含む。絶縁体層６０と複数の導電体層６１とのそれぞれは、メモリ基板Ｗ２上に設けられる。メモリ領域ＭＲに設けられた導電体層６１は、Ｎ型不純物拡散領域２１と接し、電気的に接続されている。領域ＷＲに設けられた導電体層６１は、Ｎ型不純物拡散領域２１ａと接し、電気的に接続されている。絶縁体層６０は、例えば、メモリ基板Ｗ２の上面のうち、導電体層６１が設けられていない部分と、導電体層６１の一部とを覆っている。導電体層６１として、例えば、アルミニウム（Ａｌ）が使用される。図示が省略されているが、導電体層６１上には、その他の配線やコンタクトが接続され、絶縁体層６０の上方において、メモリデバイス１とメモリコントローラ２との接続に使用される複数のパッドＰＤが設けられてもよい。
メモリ領域ＭＲでは、メモリピラーＭＰ（メモリセルアレイ１０）の下方に、トランジスタＴｒが配置され得る。領域ＷＲは、貫通配線部ＴＷを含む。貫通配線部ＴＷは、メモリ基板Ｗ２の上面（配線層３００）に設けられた配線と、回路層１００の配線との間を電気的に接続する導電部である。例えば、貫通配線部ＴＷは、ＣＭＯＳ基板Ｗ１に電源電圧を供給するための電源線の一部として使用される。本例では、回路層１００の導電体層５４と、配線層３００の導電体層６１との間が、コンタクトＣＣ、Ｖ０、Ｖ１、Ｃ２及びＣ３と、導電体層２８、２９、５４及び５５と、回路層１００及び２００のそれぞれの接合パッドＢＰと、Ｎ型不純物拡散領域２１ａとを介して電気的に接続されている。貫通配線部ＴＷは、並列に接続された複数のコンタクトや導電体層を含んでいてもよい。
領域ＮＨＶＲのＮ型高耐圧トランジスタＮＨＶと、領域ＰＨＶＲのＰ型高耐圧トランジスタＰＨＶとのそれぞれは、メモリデバイス１の設計に応じて、ＣＭＯＳ基板Ｗ１に形成された素子や配線に接続されてもよいし、メモリ基板Ｗ２に形成された素子や配線に接続されてもよい。本例では、領域ＰＨＶＲにおいて、Ｐ型高耐圧トランジスタＰＨＶのドレイン端又はソース端が、コンタクトＣＣ、Ｖ０、Ｖ１、Ｃ０、Ｃ１、Ｃ２及びＣ３と、導電体層２８、２９、５３、５４及び５５と、回路層１００及び２００のそれぞれの接合パッドＢＰとを介して、ＣＭＯＳ基板Ｗ１に形成されたトランジスタＴｒのドレイン端又はソース端に接続されている。本例では、領域ＮＨＶＲにおいて、Ｎ型高耐圧トランジスタＮＨＶのドレイン端又はソース端が、コンタクトＣＣ、Ｖ０、Ｖ１、Ｃ０、Ｃ１、Ｃ２及びＣ３と、導電体層２８、２９、５３、５４及び５５と、回路層１００及び２００のそれぞれの接合パッドＢＰとを介して、ＣＭＯＳ基板Ｗ１に形成されたトランジスタＴｒのドレイン端又はソース端に接続されている。
第１実施形態に係るメモリデバイス１において、Ｎ型高耐圧トランジスタＮＨＶのＰ型ウェル領域ＰＷと、Ｐ型高耐圧トランジスタＰＨＶのＮ型ウェル領域ＮＷとのそれぞれは、絶縁体（ＳＴＩ、絶縁体層３６、及び絶縁体層６０）によって囲まれている。言い換えると、Ｎ型高耐圧トランジスタＮＨＶと、Ｐ型高耐圧トランジスタＰＨＶとのそれぞれは、ＳＴＩと絶縁体層６０とによって島状に絶縁分離されている。すなわち、第１実施形態では、Ｎ型高耐圧トランジスタＮＨＶと、Ｐ型高耐圧トランジスタＰＨＶとのそれぞれは、ＳＯＩ（Silicon On Insulator）構造で設けられている。また、Ｎ型高耐圧トランジスタＮＨＶと、Ｐ型高耐圧トランジスタＰＨＶとのそれぞれの構造は、ＣＭＯＳ回路に含まれた非ＳＯＩ構造のトランジスタＴｒの構造と異なっている。
（８：ワード線スイッチ部ＷＬＳＷを含む断面構造）
図１２は、第１実施形態に係るメモリデバイス１におけるワード線スイッチ部ＷＬＳＷを含む断面構造の一例を示す断面図である。図１２は、メモリセルアレイ１０の積層配線と、ＣＭＯＳ基板Ｗ１上に設けられたロウデコーダモジュール１６との接続を示している。以下では、積層配線のうち導電体層２４（選択ゲート線ＳＧＳ）と、ロウデコーダモジュール１６との接続を例に説明する。
図１２に示すように、導電体層２４は、コンタクトＣＣ及びＶ０と、導電体層２８及び２９とを介して、メモリ基板Ｗ２に設けられたトランジスタＴＲ０（Ｎ型高耐圧トランジスタＮＨＶ）の一方のＮ型不純物拡散領域ＮＰに接続されている。そして、トランジスタＴＲ０の他方のＮ型不純物拡散領域ＮＰが、コンタクトＣＣ、Ｖ０、Ｖ１、及びＣ０～Ｃ３と、導電体層２８、２９、及び５３～５５と、回路層１００及び２００のそれぞれの接合パッドＢＰとを介して、ＣＭＯＳ基板Ｗ１に設けられたトランジスタＴｒの不純物拡散領域ＤＲに接続されている。図示が省略されているが、トランジスタＴＲ０のゲート電極（半導体層２３ｂ）は、トランジスタＴＲ０の他方のＮ型不純物拡散領域ＮＰと同様に、回路層１００及び２００の接合パッドＢＰを介して、ＣＭＯＳ基板Ｗ１に設けられた配線に接続され得る。積層配線のうち導電体層２４以外の導電体層２５及び２６も同様に、メモリ基板Ｗ２に設けられた高耐圧トランジスタを介して、ＣＭＯＳ基板Ｗ１に設けられた回路に接続され得る。
（９：ビット線接続部ＢＬＨＵを含む断面構造）
図１３は、第１実施形態に係るメモリデバイス１におけるビット線接続部ＢＬＨＵを含む断面構造の一例を示す断面図である。図１３は、メモリセルアレイ１０に接続された導電体層２７（ビット線ＢＬ）と、ＣＭＯＳ基板Ｗ１上に設けられたセンスアンプモジュール１７との接続を示している。
図１３に示すように、導電体層２７は、コンタクトＶ０を介して、配線層Ｍ１に設けられた導電体層２９に接続される。そして、導電体層２７に接続された導電体層２９は、ビット線接続部ＢＬＨＵにおいて、コンタクトＣＣ及びＶ０と導電体層２８を介して、メモリ基板Ｗ２に設けられたトランジスタＴ８（Ｎ型高耐圧トランジスタＮＨＶ）の一方のＮ型不純物拡散領域ＮＰに接続されている。そして、トランジスタＴ８の他方のＮ型不純物拡散領域ＮＰが、コンタクトＣＣ、Ｖ０、Ｖ１、及びＣ０～Ｃ３と、導電体層２８、２９、及び５３～５５と、回路層１００及び２００のそれぞれの接合パッドＢＰとを介して、ＣＭＯＳ基板Ｗ１に設けられたトランジスタＴ４の不純物拡散領域ＤＲに接続されている。すなわち、ビット線ＢＬは、メモリ基板Ｗ２に設けられた高耐圧トランジスタを介して、ＣＭＯＳ基板Ｗ１に設けられた回路に接続される。図示が省略されているが、ビット線接続部ＢＬＨＵに含まれた高耐圧トランジスタのゲート電極（半導体層２３ｂ）は、トランジスタＴ８の他方のＮ型不純物拡散領域ＮＰと同様に、回路層１００及び２００の接合パッドＢＰを介して、ＣＭＯＳ基板Ｗ１に設けられた配線に接続され得る。
＜１－２＞メモリデバイス１の製造方法
以下に、メモリデバイス１の製造方法について説明する。
＜１－２－１＞接合前のメモリ基板Ｗ２の製造工程
図１４は、第１実施形態に係るメモリデバイス１における接合前のメモリ基板Ｗ２の製造工程の一例を示すフローチャートである。図１５～図２６は、第１実施形態に係るメモリデバイス１における接合前のメモリ基板Ｗ２の製造途中の断面構造の一例を示し、メモリ基板Ｗ２を基準とした座標軸を表示している。また、メモリデバイス１の製造途中の各断面構造では、図１１に示された領域に対応するメモリ領域ＭＲと領域ＷＲ、ＮＨＶＲ及びＰＨＶＲとを示している。以下に、図１４を適宜参照して、第１実施形態に係るメモリデバイス１の製造方法として、接合前のメモリ基板Ｗ２の製造工程について説明する。
メモリ基板Ｗ２として使用されるＰ型のシリコン基板が用意されると、図１４に示された一連の処理、すなわちメモリ基板Ｗ２の前工程の処理が開始する（開始）。
まず、図１５に示すように、メモリ基板Ｗ２に、アクティブ領域ＡＡが形成される（Ｓ１１）。具体的には、アクティブ領域ＡＡに対応する部分が開口したマスクを形成するフォトリソグラフィ処理とＮ型不純物のイオン注入処理との組によって、Ｎ型不純物拡散領域２１及び２１ａと、Ｎ型ウェル領域ＮＷとが形成される。Ｎ型不純物拡散領域２１及び２１ａにおけるＮ型不純物濃度と、Ｎ型ウェル領域ＮＷにおけるＮ型不純物濃度が異なる場合、マスクの形成及びイオン注入処理との組が、Ｎ型不純物拡散領域２１及び２１ａと、Ｎ型ウェル領域ＮＷとのそれぞれに対応して実行される。なお、メモリ基板Ｗ２のＰ型不純物濃度と、Ｐ型ウェル領域ＰＷのＰ型不純物濃度とが同等に設計されている場合、Ｐ型ウェル領域ＰＷの領域に対するＰ型不純物のイオン注入処理は省略され得る。その後、フォトリソグラフィ処理及びエッチング処理により、ＳＴＩに対応する部分にスリットが形成され、当該スリットに絶縁体が埋め込まれることによって、ＳＴＩが形成される。
次に、ソース線接続層が形成される（Ｓ１２）。具体的には、まず、図１６に示すように、メモリ基板Ｗ２上に、絶縁体層７０と、犠牲部材７１とが、この順番に形成される。絶縁体層７０は、例えば、酸化シリコン（ＳｉＯ）である。犠牲部材７１は、例えば、窒化シリコン（ＳｉＮ）である。そして、領域ＷＲ、ＮＨＶＲ及びＰＨＶＲに形成された犠牲部材７１が、フォトリソグラフィ処理及びエッチング処理によって除去される。それから、図１７に示すように、絶縁体層７２が形成される。絶縁体層７２は、例えば、酸化シリコンである。本例では、領域ＷＲ、ＮＨＶＲ及びＰＨＶＲに形成された絶縁体層７０及び７２の組の厚さと、メモリ領域ＭＲに形成された絶縁体層７０及び７２並びに犠牲部材７１の組の厚さとは、揃っていてもよいし、異なっていても良い。メモリ領域ＭＲと領域ＷＲ、ＮＨＶＲ及びＰＨＶＲとにおける絶縁体層７２の上面の高さを揃える場合、例えば、絶縁体層７２が形成された後に、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化処理が実行される。なお、領域ＷＲ、ＮＨＶＲ及びＰＨＶＲに形成された絶縁体層７０及び７２の組は、図１１に示された絶縁体層３６と対応している。
次に、図１８に示すように、半導体層２３が形成される（Ｓ１３）。半導体層２３は、メモリ領域ＭＲと領域ＷＲ、ＮＨＶＲ及びＰＨＶＲとのそれぞれで、絶縁体層７２上に設けられる。
次に、図１９に示すように、半導体層２３が加工され、高耐圧トランジスタのゲート電極に対応する半導体層２３ａ及び２３ｂが形成される（Ｓ１４）。具体的には、例えば、フォトリソグラフィ処理によって、メモリ領域ＭＲと、領域ＮＨＶＲ及びＰＨＶＲにおいて高耐圧トランジスタのゲート電極として使用される部分とを覆うマスクが形成される。そして、当該マスクを介したエッチング処理によって、マスクの開口部分の半導体層２３が除去される。これにより、メモリ領域ＭＲに半導体層２３が残り、領域ＰＨＶＲに半導体層２３ａ（Ｐ型高耐圧トランジスタＰＨＶのゲート電極）が残り、領域ＮＨＶＲに半導体層２３ｂ（Ｎ型高耐圧トランジスタＮＨＶのゲート電極）が残った構造が形成される。
次に、図２０に示すように、各高耐圧トランジスタの不純物拡散領域が形成される（Ｓ１５）。具体的には、Ｐ型高耐圧トランジスタＰＨＶに対応する部分が開口したマスクを形成するフォトリソグラフィ処理とＰ型不純物のイオン注入処理との組によって、Ｐ型不純物拡散領域ＰＰが形成される。同様に、Ｎ型高耐圧トランジスタＮＨＶに対応する部分が開口したマスクを形成するリソグラフィ処理とＮ型不純物のイオン注入処理との組によって、Ｎ型不純物拡散領域ＮＰが形成される。その後、絶縁体層３７が形成されることによって、半導体層２３が除去された部分に絶縁体層３７が埋め込まれる。それから、半導体層２３をエッチングストッパーとして用いたＣＭＰ処理によって、図２１に示すように、半導体層２３、２３ａ及び２３ｂ、並びに絶縁体層３７のそれぞれの上面が揃った構造が形成される。
次に、図２２に示すように、ＯＮＯＮ積層構造が形成される（Ｓ１６）。ＯＮＯＮ積層構造は、メモリセルアレイ１０の積層配線の形成に使用され、絶縁体層と犠牲部材とが交互に積層された構造である。具体的には、まず、絶縁体層３０及び犠牲部材７３が、この順番に形成される。次に、絶縁体層３１と、犠牲部材７４とが、交互に形成される。最上層の犠牲部材７４上に、絶縁体層３２及び犠牲部材７５が、この順番に形成される。その後、ＯＮＯＮ積層構造が適宜加工されることによって、図示が省略された引出領域ＨＲにおいてＯＮＯＮ積層構造の階段構造が形成される。それから、ＯＮＯＮ積層構造が除去された部分が、絶縁体層７６によって埋め込まれ、絶縁体層７６の上面が平坦化される。犠牲部材７３～７５は、例えば、窒化シリコン（ＳｉＮ）である。
次に、図２３に示すように、メモリピラーＭＰが形成される（Ｓ１７）。具体的には、まずフォトリソグラフィ処理などによって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチング処理によって、絶縁体層７０、犠牲部材７１、絶縁体層７２、半導体層２３、絶縁体層３０～３２、犠牲部材７３～７５、及び絶縁体層７６を貫通するメモリホールが形成され、メモリホールの底部において、Ｎ型不純物拡散領域２１の一部が露出する。それから、メモリホールの側面及び底面に、積層膜４２（すなわち、ブロック絶縁膜４５、絶縁膜４４、及びトンネル絶縁膜４３）、半導体層４１、及びコア部材４０が、この順番に形成される。その後、メモリホールの上部に設けられたコア部材４０の一部が除去され、コア部材４０が除去された部分に半導体層４１が形成される。
次に、リプレース処理が実行される（Ｓ１８）。このリプレース処理では、メモリピラーＭＰの上部を覆う絶縁体層７７が形成された後に、スリットＳＬＴを形成する工程と、ソース線ＳＬのリプレース処理と、積層配線部のリプレース処理とが順に実行される。
具体的には、まず、フォトリソグラフィ処理とエッチング処理とによって、図２４に示すように、スリットＳＬＴが形成される。スリットＳＬＴは、絶縁体層７２、半導体層２３、絶縁体層３０～３２、犠牲部材７３～７５、並びに絶縁体層７６及び７７を分断し、当該スリットＳＬＴの底部において、犠牲部材７１が露出する。
次に、ソース線ＳＬのリプレース処理が実行される。具体的には、まず、例えばウェットエッチングによって、犠牲部材７１が、スリットＳＬＴを介して選択的に除去される。続けて、例えばウェットエッチングによって、ソース線接続層内で、絶縁体層７０及び７２と、メモリピラーＭＰの側面の積層膜４２の一部とが、スリットＳＬＴを介して選択的に除去される。それから、導電体（例えばシリコン）が、ソース線接続層に形成された空間に埋め込まれる。当該導電体によって、半導体層２２が構成され、半導体層２２とメモリピラーＭＰ内の半導体層４１とが電気的に接続される。
次に、積層配線部のリプレース処理が実行される。具体的には、まず、スリットＳＬＴの底部で露出していた半導体層２２の部分に、保護膜（例えばシリコン酸化膜）が形成される。そして、熱リン酸等によるウェットエッチングによって、積層された犠牲部材７３～７５が、スリットＳＬＴを介して選択的に除去される。それから、導電体が、スリットＳＬＴを介して、犠牲部材７３～７５が除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤ（Chemical Vapor Deposition）が使用される。その後、スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２４と、それぞれがワード線ＷＬとして機能する複数の導電体層２５と、選択ゲート線ＳＧＤとして機能する導電体層２６とが形成される。その後、図２５に示すように、スリットＳＬＴ内に絶縁体７８が埋め込まれる。
次に、回路層２００のコンタクト及び配線が形成される（Ｓ１９）。具体的には、絶縁体層７７上に絶縁体層７９が形成される。フォトリソグラフィ処理などによって、複数のコンタクトＣＣに対応する部分が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチング処理によって、複数のコンタクトＣＣに対応する複数のコンタクトホールが形成される。各コンタクトホールは、少なくとも絶縁体層７６、７７及び７９を貫通して設けられる。各コンタクトホールの底部は、例えば、メモリ基板Ｗ２の表面部分、半導体層２３ａ、半導体層２３ｂ、又は積層配線のテラス部分に達する。それから、各コンタクトホール内に導電体が埋め込まれ、複数のコンタクトＣＣが形成される。なお、図１４の一連の処理で形成される絶縁体層７６、７７及び７９は、図１１に示された絶縁体層３３と対応している。Ｓ１９の処理では、絶縁体層７６、７７及び７９内に、複数のコンタクトＣＣとともに、各メモリピラーＭＰに接続されるコンタクトＣＶが形成される。その後、図２６に示すように、配線層Ｍ０から配線層Ｂ１までの構造が形成される。
Ｓ１９の処理が完了すると、図１４の一連の処理が終了する、すなわち、メモリ基板Ｗ２の前工程の処理が完了する（終了）。メモリ基板Ｗ２の前工程の処理が完了した時点で、配線層Ｂ１において、回路層２００の複数の接合パッドＢＰの表面が露出している。
＜１－２－２＞ＣＭＯＳ基板Ｗ１及びメモリ基板Ｗ２の接合後の製造工程
図２７は、第１実施形態に係るメモリデバイス１におけるＣＭＯＳ基板Ｗ１及びメモリ基板Ｗ２の接合後の製造工程の一例を示すフローチャートである。図２８～図３１は、第１実施形態に係るメモリデバイス１の製造途中の断面構造の一例を示す断面を示し、ＣＭＯＳ基板Ｗ１を基準とした座標軸を表示している。以下に、図２７を適宜参照して、第１実施形態に係るメモリデバイス１の製造方法として、ＣＭＯＳ基板Ｗ１及びメモリ基板Ｗ２の接合後の製造工程について説明する。
接合処理によって、図２８に示されたような前工程の処理が完了したＣＭＯＳ基板Ｗ１と前工程の処理が完了したメモリ基板Ｗ２とが接合された基板（接合基板）が用意されると、図２７に示された一連の処理が開始する（開始）。接合基板の上面では、メモリ基板Ｗ２のＰ型基板部２０の上面が露出している。
まず、図２９に示すように、ＣＭＰ処理により、少なくともメモリ基板Ｗ２のＳＴＩの上端部分の高さまでメモリ基板Ｗ２が除去される（Ｓ２１）。つまり、Ｓ２１の処理では、メモリ基板Ｗ２のＳＴＩをストッパーとして用いたＣＭＰ処理により、Ｐ型基板部２０が除去される。これにより、領域ＰＨＶＲのＮ型ウェル領域ＮＷの上面と、領域ＮＨＶＲのＰ型ウェル領域ＰＷの上面と、領域ＷＲのＮ型不純物拡散領域２１ａの上面と、メモリ基板Ｗ２のＳＴＩの上面とのそれぞれの高さが揃った構造が形成される。
次に、図３０に示すように、導電体層６１が形成される（Ｓ２２）。導電体層６１は、少なくともＮ型不純物拡散領域２１及び２１ａのそれぞれと接触し、電気的に接続される。
次に、導電体層６１が所望の形状に加工される（Ｓ２３）。Ｓ２３の処理では、例えば、フォトリソグラフィ処理によって、導電体層６１のうち、メモリ領域ＭＲにおいてＮ型不純物拡散領域２１に接続される部分と、領域ＷＲにおいてＮ型不純物拡散領域２１ａに接続される部分とを覆うマスクが形成される。そして、当該マスクを用いた異方性エッチング処理によって、マスクの開口部分に設けられた導電体層６１が除去される。
次に、図３１に示すように、メモリ基板Ｗ２上に、絶縁体層６０が形成される（Ｓ２４）。絶縁体層６０が形成されることによって、メモリ領域ＭＲの導電体層６１と、領域ＷＲの導電体層６１とのそれぞれが絶縁体層６０によって覆われた構造が形成される。また、領域ＰＨＶＲのＮ型ウェル領域ＮＷが、コンタクトＣＣが接続された部分を除いて、絶縁体層３６及び６０とＳＴＩとの絶縁体の組によって囲まれる。領域ＮＨＶＲのＰ型ウェル領域ＰＷが、コンタクトＣＣが接続された部分を除いて、絶縁体層３６及び６０とＳＴＩとの絶縁体の組によって囲まれる。
次に、各導電体層６１の上部の絶縁体層６０が除去される（Ｓ２５）。これにより、各導電体層６１の上面が露出し、図１１に示された構造が形成される。
次に、配線層３００のその他の配線が形成される（Ｓ２６）。これにより、例えば、導電体層６１に接続される配線やパッドが形成される。
Ｓ２６の処理が完了すると、図２７の一連の処理が終了する、すなわち、メモリデバイス１の構造が完成する（終了）。
＜１－３＞第１実施形態の効果
第１実施形態に係るメモリデバイス１に依れば、メモリデバイスの製造コストを抑制することができる。以下に、図３２を適宜参照して、第１実施形態の効果の詳細について説明する。図３２の（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ第１比較例、第２比較例、及び第１実施形態における回路配置の一例を模式的に示している。
メモリセルが三次元に積層された構造を有するメモリデバイスが知られている。このようなメモリデバイスは、例えば、メモリセルの積層数を増やすことによって、メモリデバイスの記憶容量を増やすことができる。また、メモリデバイスの構造としては、ＣＭＯＳ回路が形成された基板（ＣＭＯＳ基板）と、メモリセルアレイが形成された基板（メモリ基板）とが接合された構造が知られている。このような構造は、メモリデバイスのチップ面積を抑制して、メモリデバイスの製造コストを抑制することができる。メモリ基板のチップ面積とＣＭＯＳ基板のチップ面積とは、図３２の（Ａ）に示された第１比較例のように、同等に設計されることが好ましい。
しかしながら、メモリセルの積層数が増えた場合、例えば、ロウデコーダモジュール１６やセンスアンプモジュール１７などで使用されるトランジスタの数が増える。メモリセルの積層数が増えることは、ＣＭＯＳ回路の面積が大きくなる要因となる。ＣＭＯＳ回路の面積が大きくなる、すなわちＣＭＯＳ基板のサイズが大きくなると、図３２の（Ｂ）に示された第２比較例のように、メモリデバイスのチップサイズが、大きくなったＣＭＯＳ基板のチップサイズに律速される。このため、接合構造を有するメモリデバイスにおいて、ＣＭＯＳ基板のチップサイズとメモリ基板のチップサイズとを同等に設計することが困難になる。
そこで、第１実施形態に係るメモリデバイス１は、ＣＭＯＳ回路の一部を、メモリ基板Ｗ２側に形成する。言い換えると、第１実施形態では、メモリ基板Ｗ２が、メモリセルアレイ１０と、ＣＭＯＳ回路の第１部分とを備え、ＣＭＯＳ基板Ｗ１が、ＣＭＯＳ回路の第２部分とを備えている。例えば、第１実施形態に係るメモリデバイス１では、ロウデコーダモジュール１６のワード線スイッチ部ＷＬＳＷのトランジスタＴＲや、センスアンプモジュール１７のビット線接続部ＢＬＨＵのトランジスタＴ８が、メモリ基板Ｗ２側に形成される。言い換えると、メモリデバイス１が備えるＣＭＯＳ回路のうち、ワード線スイッチ部ＷＬＳＷとビット線接続部ＢＬＨＵの高耐圧トランジスタが、メモリ基板Ｗ２、すなわちメモリセルアレイ１０と同一平面（基板）上に形成される。
その結果、第１実施形態に係るメモリデバイス１は、図３２の（Ｃ）に示されるように、ＣＭＯＳ回路のトランジスタが、メモリ基板Ｗ２と重なる領域から大きくはみ出すことを抑制することができる。言い換えると、第１実施形態に係るメモリデバイス１は、ＣＭＯＳ基板Ｗ１の面積拡大を抑制し、ＣＭＯＳ基板Ｗ１及びメモリ基板Ｗ２のそれぞれのチップサイズを同等に設計することができる。従って、第１実施形態に係るメモリデバイス１は、メモリデバイス１のチップサイズの増大を抑制することができる。
また、第１実施形態に係るメモリデバイス１では、メモリ基板Ｗ２に設けられたトランジスタの構造が、ＣＭＯＳ基板Ｗ１に設けられたトランジスタの構造と異なっている。具体的には、メモリ基板Ｗ２に設けられたトランジスタは、絶縁体層３６及び６０とＳＴＩとによって囲まれることにより、ＳＯＩ構造を有している。言い換えると、第１実施形態に係るメモリデバイス１は、メモリ基板Ｗ２のＳＴＩと、メモリ基板Ｗ２の裏面絶縁膜（絶縁体層６０）とによって、メモリ基板Ｗ２に設けられたトランジスタのアクティブ領域を孤立化させることが出来る。従って、メモリ基板Ｗ２に設けられたトランジスタは、ＣＭＯＳ基板Ｗ１に設けられた非ＳＯＩ構造のトランジスタと比べて、リーク電流を大幅に抑制することができる。また、リーク電流を抑制することができるため、ＳＴＩ間耐圧を増加させることができる。
さらに、第１実施形態に係るメモリデバイス１は、ＣＭＯＳ基板Ｗ１を基準として、メモリ基板Ｗ２の上方にＣＭＯＳ回路を有しない。このため、第１実施形態に係るメモリデバイス１は、メモリ基板Ｗ２の上方にＣＭＯＳ回路が設けられる場合と比べて、配線層の数を抑制することができ、チップの膜厚を薄くすることができる。従って、第１実施形態に係るメモリデバイス１は、製造コストを抑制することができる。
＜２＞第２実施形態
第２実施形態に係るメモリデバイス１は、複数のプレーンを備え、少なくとも１つのプレーンの一部の高耐圧トランジスタがメモリ基板Ｗ２に設けられた構成を有する。以下に、第２実施形態の詳細について説明する。
＜２－１＞構成
＜２－１－１＞メモリデバイス１の全体構成
図３３は、第２実施形態に係るメモリデバイス１の構成の一例を示すブロック図である。図３３に示すように、第２実施形態に係るメモリデバイス１は、複数のプレーンを備える。具体的には、第２実施形態に係るメモリデバイス１は、メモリセルアレイ１０Ａ及び１０Ｂ、プレーン制御回路８０Ａ及び８０Ｂ、並びに共有回路ＳＣを備える。
メモリセルアレイ１０Ａ及び１０Ｂは、それぞれプレーン制御回路８０Ａ及び８０Ｂによって制御される。プレーン制御回路８０Ａは、メモリセルアレイ１０Ａに関連付けられたロウデコーダモジュール１６やセンスアンプモジュール１７などを含む。プレーン制御回路８０Ｂは、メモリセルアレイ１０Ｂに関連付けられたロウデコーダモジュール１６やセンスアンプモジュール１７などを含む。本例では、プレーン制御回路８０Ａが分割され、プレーン制御回路８０Ａが、第１部分８０１Ａと第２部分８０２Ａを備えている。
共有回路ＳＣは、複数のプレーンで共有されるＣＭＯＳ回路である。具体的には、共有回路ＳＣは、プレーン制御回路８０Ａ及び８０Ｂのそれぞれに接続される。共有回路ＳＣは、例えば、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４を含む。なお、第２実施形態に係るメモリデバイス１において、プレーン制御回路８０と、共有回路ＳＣとに割り当てられるＣＭＯＳ回路の組み合わせは、メモリデバイス１の設計に応じて変更されてもよい。また、第２実施形態に係るメモリデバイス１は、３つ以上のプレーンを備えていてもよい。
＜２－１－２＞メモリデバイス１の構造
次に、第２実施形態に係るメモリデバイス１の構造について説明する
（１：メモリデバイス１の平面レイアウト）
図３４は、第２実施形態に係るメモリデバイス１の平面レイアウトの一例を示す模式図である。図３４は、第２実施形態における回路層１００（ＣＭＯＳ基板Ｗ１）と回路層２００（メモリ基板Ｗ２）との接合面におけるレイアウトを示し、ＣＭＯＳ基板Ｗ１を基準とした座標軸を表示している。また、図３４では、入出力領域ＩＯＲの図示が省略されている。図３４に示すように、メモリ基板Ｗ２は、メモリセルアレイ１０Ａに対応するメモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２と、メモリセルアレイ１０Ｂに対応するメモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２とを有する。
そして、第２実施形態では、メモリセルアレイ１０Ａに対応するワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２とビット線接続部ＢＬＨＵとが、第１実施形態と同様に、メモリ基板Ｗ２に配置されている。メモリセルアレイ１０Ａに対応するワード線スイッチ部ＷＬＳＷ１及びＷＬＳＷ２とビット線接続部ＢＬＨＵとは、プレーン制御回路８０Ａの第１部分８０１Ａに対応する。そして、プレーン制御回路８０Ａの第２部分８０２Ａが、ＣＭＯＳ基板Ｗ１に配置される。一方で、メモリセルアレイ１０Ｂに対応するプレーン制御回路８０Ｂは、専らＣＭＯＳ基板Ｗ１に配置されている。すなわち、メモリセルアレイ１０Ｂに対応するワード線スイッチ部ＷＬＳＷとビット線接続部ＢＬＨＵとは、メモリ基板Ｗ２でなく、ＣＭＯＳ基板Ｗ１に設けられている。
また、第２実施形態では、各プレーンに対応付けられた回路面積が、ＣＭＯＳ基板Ｗ１とメモリ基板Ｗ２とで異なっている。本例では、プレーン制御回路８０Ａの第１部分８０１Ａがメモリ基板Ｗ２に配置されることによって、メモリセルアレイ１０Ａに関連付けられたメモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２と、プレーン制御回路８０Ａの第１部分８０１Ａとの合計の面積が、プレーン制御回路８０Ａの第２部分８０２Ａの面積よりも大きくなる。一方で、メモリセルアレイ１０Ｂに関連付けられたメモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２との合計の面積が、プレーン制御回路８０Ｂの面積よりも小さく設計され得る。これにより、ＣＭＯＳ基板Ｗ１においてメモリセルアレイ１０Ａ及び１０Ｂに関連付けられた部分の面積の合計と、メモリ基板Ｗ２においてメモリセルアレイ１０Ａ及び１０Ｂに関連付けられた部分の面積の合計とが、略等しく設計され得る。このように、第２実施形態では、メモリセルアレイ１０Ａの面積と、メモリセルアレイ１０Ｂの面積とが異なっていてもよい。
（２：メモリデバイス１の断面構造）
図３５は、第２実施形態に係るメモリデバイス１の断面構造の一例を示す断面図である。図３５は、メモリセルアレイ１０Ｂに対応するメモリ領域ＭＲ及び引出領域ＨＲを含むメモリデバイス１の断面を示している。以下では、メモリセルアレイ１０Ｂの積層配線のうち導電体層２４（選択ゲート線ＳＧＳ）とロウデコーダモジュール１６との接続と、導電体層２７（ビット線ＢＬ）と、センスアンプモジュール１７との接続を例に説明する。
図３５に示すように、メモリセルアレイ１０Ｂでは、各積層配線と各ビット線ＢＬとが、メモリ基板Ｗ２に設けられたトランジスタでなく、ＣＭＯＳ基板Ｗ１に設けられたトランジスタに接続されている。
具体的には、メモリセルアレイ１０Ｂの導電体層２４（選択ゲート線ＳＧＳ）は、コンタクトＣＣ、Ｖ０、Ｖ１、及びＣ０～Ｃ３と、導電体層２８、２９、及び５３～５５と、回路層１００及び２００のそれぞれの接合パッドＢＰとを介して、ＣＭＯＳ基板Ｗ１に設けられたトランジスタＴＲ０の不純物拡散領域ＤＲに接続されている。図示が省略されているが、積層配線のうち導電体層２４以外の導電体層２５及び２６も同様に、回路層１００及び２００のそれぞれの接合パッドＢＰを介して、ＣＭＯＳ基板Ｗ１に設けられた回路に接続される。
また、メモリセルアレイ１０Ｂの導電体層２７（ビット線ＢＬ）は、コンタクトＣＣ、Ｖ０、Ｖ１、及びＣ０～Ｃ３と、導電体層２８、２９、及び５３～５５と、回路層１００及び２００のそれぞれの接合パッドＢＰとを介して、ＣＭＯＳ基板Ｗ１に設けられたトランジスタＴ８の不純物拡散領域ＤＲに接続されている。第２実施形態に係るメモリデバイス１のその他の構成は、第１実施形態と同様である。
＜２－２＞第２実施形態の効果
以上で説明されたように、第２実施形態に係るメモリデバイス１は、対応付けられたＣＭＯＳ回路の一部がメモリ基板Ｗ２に設けられたメモリセルアレイ１０Ａと、対応付けられたＣＭＯＳ回路がＣＭＯＳ基板Ｗ１のみに設けられたメモリセルアレイ１０Ｂとを備えている。図３６の（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ第３比較例、第４比較例、及び第２実施形態における回路配置の一例を模式的に示している。以下に、メモリデバイス１が４つのプレーンＰＬ１～ＰＬ４を備える場合を例に、第２実施形態の効果を説明する。
第３比較例は、メモリセルアレイ１０と、ＣＭＯＳ回路とが同等の面積で設けられた場合に対応する。図３６の（Ａ）に示すように、第３比較例では、ＣＭＯＳ基板Ｗ１とメモリ基板Ｗ２とがほぼ同じ面積で設計できるため、メモリデバイス１のチップサイズが抑制され得る。
第４比較例は、メモリセルの積層数が多くなり、メモリセルアレイ１０よりもＣＭＯＳ回路の面積が大きくなる場合に対応する。図３６の（Ｂ）に示すように、第４比較例では、ＣＭＯＳ回路の面積増大に伴い、メモリ基板Ｗ２の面積よりも、ＣＭＯＳ基板Ｗ１の面積の方が大きくなっている。このため、第４比較例におけるメモリデバイス１のチップサイズは、ＣＭＯＳ基板Ｗ１のチップサイズに律速されて大きくなる。
一方で、第２実施形態は、第１実施形態のようにＣＭＯＳ回路の一部がメモリ基板Ｗ２に設けられたプレーンＰＬ４と、メモリセルアレイ１０とＣＭＯＳ回路とが異なる基板に設けられたプレーンＰＬ１～ＰＬ３とを備えている。そして、第２実施形態では、図３６の（Ｃ）に示すように、ＣＭＯＳ基板Ｗ１において、プレーンＰＬ４に対応するＣＭＯＳ回路の面積が、他のプレーンＰＬに対応するＣＭＯＳ回路の面積よりも小さく設計され得る。
これにより、メモリ基板Ｗ２におけるプレーンＰＬ１～ＰＬ４のメモリセルアレイ１０と、プレーンＰＬ４の一部のＣＭＯＳ回路との面積の合計が、ＣＭＯＳ基板Ｗ１におけるプレーンＰＬ１～ＰＬ３のＣＭＯＳ回路と、プレーンＰＬ４の残りのＣＭＯＳ回路との面積の合計と略等しく設計される。つまり、第２実施形態に係るメモリデバイス１は、第１実施形態で説明された構造を有するプレーンＰＬと、メモリセルアレイ１０とＣＭＯＳ回路とが異なる基板に設けられたプレーンＰＬとを備えることによって、メモリ基板Ｗ２の面積とＣＭＯＳ基板Ｗ１の面積とが略等しく設計され得る。従って、第２実施形態に係るメモリデバイス１は、メモリデバイス１のチップサイズを抑制することができ、メモリデバイス１の製造コストを抑制することができる。
なお、第２実施形態において、第１実施形態で説明された構造を有するプレーンのメモリセルアレイ１０のサイズは、図３５を用いて説明されたメモリセルアレイ１０Ｂのサイズと異なっていてもよい。第２実施形態に係るメモリデバイス１は、複数のプレーンＰＬを備え、当該複数のプレーンＰＬが、第１実施形態で説明された構造を有するプレーンＰＬを少なくとも一つ含み、例えば、図３６の（Ｃ）に示された４つのプレーンＰＬ１～ＰＬ４のうちの２つ、または３つが、第１実施形態で説明された構造を有していてもよい。
＜３＞その他
図３７は、組み合わされた２つの接合パッドＢＰの接合部の断面構造の一例を示す断面図である。図３７は、回路層１００の接合パッドＢＰと回路層２００の接合パッドＢＰと、これらの接合パッドＢＰに接続される一部のコンタクト及び配線を示している。図３７に示すように、対向配置される２つの接合パッドＢＰは、形成時のエッチング方向に基づいて、異なるテーパー形状を有している。具体的には、ＣＭＯＳ基板Ｗ１を利用して形成された接合パッドＢＰは、例えば、逆テーパー形状を有している。メモリ基板Ｗ２を利用して形成された接合パッドＢＰは、例えば、テーパー形状を有している。逆テーパー形状に形成された接合パッドＢＰは、接合処理により上下に反転されて接合されるため、ＣＭＯＳ基板Ｗ１を基準とした場合にテーパー形状とみなされ得る。
なお、対向配置される２つの接合パッドＢＰの組は、接合処理時の位置合わせに応じて、ずれて接合され得る。このため、回路層１００の接合パッドＢＰの上面と回路層２００の接合パッドＢＰの下面とは、段差を形成し得る。対向配置される２つの接合パッドＢＰの組は、境界を有していてもよいし、一体化されていてもよい。接合パッドＢＰと、当該接合パッドＢＰに接続されるコンタクトＶ１、Ｃ３とは、一体で形成されてもよい。回路層１００の接合パッドＢＰは、複数のコンタクトＣ３を介して導電体層５５に接続されてもよい。同様に、回路層２００の接合パッドＢＰは、複数のコンタクトＶ１を介して導電体層２９に接続されてもよい。
各実施形態は、種々の変形が可能である。上記実施形態において、メモリデバイス１の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、引出領域ＨＲは、少なくとも１つ設けられていればよい。メモリデバイス１は、複数のメモリ領域ＭＲを備えていてもよい。メモリ領域ＭＲ、引出領域ＨＲ、ワード線スイッチ部ＷＬＳＷ、ビット線接続部ＢＬＨＵ、周辺回路領域ＰＥＲＩの配置は、適宜変更され得る。メモリデバイス１が、複数のメモリ基板Ｗ２と複数のＣＭＯＳ基板Ｗ１とにより構成されてもよい。メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していてもよい。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していてもよい。各コンタクトは、Ｚ方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。メモリデバイス１が備える配線層やコンタクトの数は、適宜変更され得る。
上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。メモリピラーＭＰは、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、スリットＳＬＴ及びＳＨＥのそれぞれが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、各コンタクトが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。メモリピラーＭＰ及び各コンタクトのそれぞれの断面構造は、円形であってもよいし、楕円形であってもよい。
本明細書において“第１基板と第２基板とを接合すること”は、第１基板（ＣＭＯＳ基板Ｗ１）上に形成された回路層（１００）と、第２基板（メモリ基板Ｗ２）上に形成された回路層（２００）とを対向させて接合することに対応する。メモリセルアレイ１０は、“メモリ回路”と呼ばれてもよい。ＳＴＩ並びにスリットＳＬＴ及びＳＨＥのそれぞれは、“絶縁部材”と呼ばれてもよい。本明細書において“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる基板から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる基板から離れるにつれて太くなる形状のことを示している。“柱状”は、メモリデバイス１の製造工程において形成されたホール内に設けられた構造体であることを示している。“径”は、基板の表面と平行な断面における、ホール等の内径のことを示している。“幅”は、例えば、Ｘ方向又はＹ方向における構成要素のサイズのことを示している。“半導体層”は、“導電体層”と呼ばれてもよい。
本明細書において“領域”は、基準とされる基板によって含まれる構成と見なされてもよい。例えば、ＣＭＯＳ基板Ｗ１がメモリ領域ＭＲと引出領域ＨＲとを含むと規定された場合、メモリ領域ＭＲと引出領域ＨＲとは、ＣＭＯＳ基板Ｗ１の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成とＣＭＯＳ基板Ｗ１とのＺ方向の間隔に対応している。“高さ”の基準としては、ＣＭＯＳ基板Ｗ１以外の構成が使用されてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、メモリ基板Ｗ２側からＣＭＯＳ基板Ｗ１を見ることに対応する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリデバイス、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…ロジックコントローラ、１３…レジスタ回路、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、２０…Ｐ型基板部、２１…Ｎ型不純物拡散領域、２２，２３…半導体層、２４～２９…導電体層、３０～３７…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５３～５５…導電体層、６０…絶縁体層、６１…導電体層、７０…絶縁体層、７１…犠牲部材、７２…絶縁体層、７３～７５…犠牲部材、７６，７７…絶縁体層、７８…絶縁体、７９…絶縁体層、８０…プレーン制御回路、１００，２００…回路層、３００…配線層、Ｃ０～Ｃ３，Ｖ０，Ｖ１…コンタクト、ＭＲ…メモリ領域、ＨＲ…引出領域、ＩＯＲ…入出力領域、Ｄ０～Ｄ３，Ｍ０，Ｍ１，Ｂ１，Ｂ２…配線層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、Ｔ０～Ｔ８，Ｔ１０，Ｔ１１…トランジスタ、ＴＲ０～ＴＲ１９…トランジスタ、Ｗ１…ＣＭＯＳ基板、Ｗ２…メモリ基板、ＷＬＳＷ…ワード線スイッチ部、ＢＬＨＵ…ビット線接続部

Claims (5)

  1. 第１回路層がおもて面に設けられ、ＣＭＯＳ回路を有する第１基板と、
    前記第１基板と対向配置され、前記第１回路層と接した第２回路層がおもて面に設けられ、メモリ回路と、ＳＯＩ（Silicon On Insulator）構造のトランジスタとを有する第２基板と、を備える、
    メモリデバイス。
  2. 前記第２基板上に設けられた第１絶縁体層をさらに備え、
    前記第２基板は、前記第２基板を分断して設けられ、且つ前記第１絶縁体層と接した第１絶縁部材と、前記トランジスタが形成されるウェル領域とを有し、
    前記第２回路層は、前記第２基板下に設けられた第２絶縁体層と、前記第２絶縁体層下に設けられ、前記ウェル領域と対向配置された前記トランジスタのゲート電極とを有し、
    前記トランジスタは、前記第１絶縁部材と前記第１絶縁体層によって島状に絶縁分離されたＳＯＩ構造を有する、
    請求項１に記載のメモリデバイス。
  3. 前記第２基板は、Ｎ型不純物を含み、且つ前記第２基板のおもて面から裏面に亘って設けられた第１不純物拡散領域を有し、
    前記第２回路層は、前記第１不純物拡散領域下に設けられた第１半導体層と、前記第１半導体層下に設けられた第２半導体層と、前記第２半導体層の下方で第１方向に並んで設けられた複数のワード線と、前記第１方向に延伸して設けられ、前記複数のワード線との交差部分がメモリセルとして機能するメモリピラーと、を有し、
    前記第１半導体層及び前記第２半導体層は、前記メモリ回路のソース線の少なくとも一部分として機能し、
    前記第２半導体層の前記第１方向に沿った厚さが、前記ゲート電極の前記第１方向に沿った厚さと略等しい、
    請求項２に記載のメモリデバイス。
  4. 前記第２基板は、複数のメモリセルアレイを備え、
    前記複数のメモリセルアレイは、前記メモリ回路の少なくとも一部分が前記トランジスタを介して前記ＣＭＯＳ回路に接続された少なくとも１つの第１メモリセルアレイと、前記メモリ回路が前記トランジスタを介さずに前記ＣＭＯＳ回路に接続された少なくとも１つの第２メモリセルアレイとを含む、
    請求項１に記載のメモリデバイス。
  5. 第１回路層がおもて面に設けられ、ＣＭＯＳ回路を有する第１基板と、
    前記第１基板と対向配置され、前記第１回路層と接した第２回路層がおもて面に設けられ、メモリ回路を有する第２基板と、を備え、
    前記第２基板は、Ｎ型不純物を含み、且つ前記第２基板のおもて面から裏面に亘って設けられた第１不純物拡散領域と、前記第１不純物拡散領域と絶縁分離されたウェル領域と、を有し、
    前記第２回路層は、前記第１不純物拡散領域下に設けられた第１半導体層と、前記第１半導体層下に設けられた第２半導体層と、前記第２半導体層の下方で第１方向に並んで設けられた複数のワード線と、前記第１方向に延伸して設けられ、前記複数のワード線との交差部分がメモリセルトランジスタとして機能するメモリピラーと、前記メモリセルトランジスタとは異なるトランジスタのアクティブ領域として機能する前記ウェル領域の下方で前記ウェル領域と対向配置された前記トランジスタのゲート電極と、を有し、
    前記第１不純物拡散領域、前記第１半導体層及び前記第２半導体層は、前記メモリ回路のソース線として機能し、
    前記ウェル領域は、前記第１方向における前記第１不純物拡散領域と対応する位置に配置され、前記ゲート電極は、前記第１方向における前記第２半導体層と対応する位置に配置されている、
    メモリデバイス。
JP2022132648A 2022-08-23 2022-08-23 メモリデバイス Pending JP2024030086A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022132648A JP2024030086A (ja) 2022-08-23 2022-08-23 メモリデバイス
CN202310592096.4A CN117641942A (zh) 2022-08-23 2023-05-24 存储器装置
TW112119518A TW202410044A (zh) 2022-08-23 2023-05-25 記憶體裝置
US18/360,696 US20240074213A1 (en) 2022-08-23 2023-07-27 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022132648A JP2024030086A (ja) 2022-08-23 2022-08-23 メモリデバイス

Publications (1)

Publication Number Publication Date
JP2024030086A true JP2024030086A (ja) 2024-03-07

Family

ID=89996153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022132648A Pending JP2024030086A (ja) 2022-08-23 2022-08-23 メモリデバイス

Country Status (4)

Country Link
US (1) US20240074213A1 (ja)
JP (1) JP2024030086A (ja)
CN (1) CN117641942A (ja)
TW (1) TW202410044A (ja)

Also Published As

Publication number Publication date
US20240074213A1 (en) 2024-02-29
TW202410044A (zh) 2024-03-01
CN117641942A (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
JP7520494B2 (ja) 半導体記憶装置
US11889699B2 (en) Semiconductor memory device with a plurality of sense ampilifers overlapping a plurality of metal joints
CN112750488B (zh) 半导体存储装置
US20230005957A1 (en) Semiconductor memory device
TWI760734B (zh) 半導體裝置及半導體裝置之製造方法
JP2024030086A (ja) メモリデバイス
TW202137510A (zh) 半導體記憶裝置
CN220041401U (zh) 存储器设备
WO2022130554A1 (ja) 半導体記憶装置
TWI806090B (zh) 半導體記憶裝置
US20230420007A1 (en) Memory device
JP2024002881A (ja) メモリデバイス
JP2023141977A (ja) 半導体装置、半導体記憶装置、及び半導体装置の製造方法
JP2024019886A (ja) メモリデバイス
JP2023132769A (ja) 半導体記憶装置
CN117255561A (zh) 半导体存储装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106