TWI806090B - 半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種能夠縮小晶片面積之半導體記憶裝置。 實施方式之半導體記憶裝置具備：第1及第2記憶胞MT，其等設置於基板上方；位元線BL0，其於Y方向上延伸，與第1記憶胞電性連接；第1貼合焊墊BP1、BP2，其與位元線BL0電性連接；感測放大器SA0，其與第1貼合焊墊電性連接，對位元線BL0之電壓進行感測；位元線BL1，其與位元線BL0相鄰而於Y方向上延伸，與第2記憶胞電性連接；第2貼合焊墊BP1、BP2，其與位元線BL1電性連接；及感測放大器SA1，其與第2貼合焊墊電性連接，對位元線BL1之電壓進行感測。第1貼合焊墊與第2貼合焊墊係相鄰，且於Y方向上排列，感測放大器SA0與感測放大器SA1係相鄰，且於與Y方向交叉之X方向上排列。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
已知有一種NAND(Not AND，與非)型快閃記憶體，其能夠非揮發地記憶資料。
本申請提供一種能夠縮小晶片面積之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1記憶胞，其設置於基板之上方；第1位元線，其於第1方向上延伸，且電性連接於上述第1記憶胞；第1焊墊，其電性連接於上述第1位元線；第1感測放大器，其電性連接於上述第1焊墊，對上述第1位元線之電壓進行感測；第2記憶胞，其設置於上述基板之上方；第2位元線，其與上述第1位元線相鄰而於上述第1方向上延伸，且電性連接於上述第2記憶胞；第2焊墊，其電性連接於上述第2位元線；及第2感測放大器，其電性連接於上述第2焊墊，對上述第2位元線之電壓進行感測。上述第1焊墊與上述第2焊墊相鄰而於上述第1方向上排列，上述第1感測放大器與上述第2感測放大器相鄰而於與上述第1方向交叉之第2方向上排列。
於以下說明中，對具有相同功能及構成之構成要素附加共通之參照符號。又，以下所示之實施方式例示了用於體現本實施方式之技術思想之裝置及方法，而並非將構成零件之材質、形狀、構造、及配置等特定為下述說明。
功能塊能夠作為硬體或電腦軟體或者兩者之組合而實現。功能塊並非必須如以下示例般進行區分。例如，一部分功能亦可由例示功能塊之外之其他功能塊執行。而且，例示之功能塊亦可細分為更小之功能子塊。  1.第1實施方式
以下，使用圖1來說明第1實施方式之半導體記憶裝置。  1.1 半導體記憶裝置1之構成  1.1.1 半導體記憶裝置1之整體構成
圖1係表示第1實施方式之半導體記憶裝置1之構成例之方塊圖。半導體記憶裝置1例如係能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶裝置1能夠由外部之記憶體控制器2控制。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、命令暫存器11、位址暫存器12、定序器13、感測放大器模組14、驅動器模組15、及列解碼器模組16。
記憶胞陣列10包含複數個塊BLK0、BLK1、BLK2、…、BLKn(n為0以上之自然數)。
塊BLKn包含能夠非揮發地記憶資料之複數個記憶胞之集合。塊BLKn例如用作資料抹除單位。又，於記憶胞陣列10設置有複數個位元線及複數個字元線。各記憶胞例如關聯於1個位元線及1個字元線。有關記憶胞陣列10之詳細構成將於下文敍述。
命令暫存器11中保存半導體記憶裝置1自記憶體控制器2接收之命令CMD。命令CMD例如包含使定序器13執行讀出動作、寫入動作、及抹除動作等之命令。
位址暫存器12中保存半導體記憶裝置1自記憶體控制器2接收之位址信息ADD。位址信息ADD例如包含塊位址BAd、頁位址PAd、及行位址CAd。例如，塊位址BAd、頁位址PAd、及行位址CAd分別用於塊BLKn、字元線、及位元線之選擇。
定序器(或者控制電路)13對半導體記憶裝置1整體之動作進行控制。例如，定序器13基於命令暫存器11中保存之命令CMD，控制感測放大器模組14、驅動器模組15、及列解碼器模組16等執行讀出動作、寫入動作、及抹除動作等。
感測放大器模組14於寫入動作中根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組14於讀出動作中基於位元線之電壓判定記憶胞中記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
驅動器模組15產生於讀出動作、寫入動作、及抹除動作等中使用之電壓。驅動器模組15例如基於位址暫存器12中保存之頁位址PAd，對與選擇字元線對應之信號線施加生成之電壓。
列解碼器模組16基於位址暫存器12中保存之塊位址BAd，選擇對應之記憶胞陣列10內之1個塊BLKn。列解碼器模組16例如將施加於與所選擇之字元線對應之信號線之電壓傳輸至所選擇之塊BLKn內之選擇之字元線。
上述說明之半導體記憶裝置1及記憶體控制器2亦可進行組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD TM卡之記憶卡、SSD(solid state drive，固體驅動器)等。  1.1.2 半導體記憶裝置1之電路構成
以下，作為第1實施方式之半導體記憶裝置1之電路構成，依序說明記憶胞陣列10、感測放大器模組14、及列解碼器模組16之電路構成。  1.1.2.1 記憶胞陣列10之電路構成
記憶胞陣列10如上所述包含複數個塊BLK0～BLKn。此處，表示記憶胞陣列10所含之塊BLK0～BLKn中之1個塊BLKn。
圖2係第1實施方式中之記憶胞陣列10內之塊BLKn之電路圖。塊BLKn例如包含4個串單元SU0～SU3。以下，表述為串單元SU時，係指各串單元SU0～SU3。
串單元SU包含與位元線BL0～BLm(m為0以上之自然數)分別關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。各記憶胞電晶體MT0～MT7分別包含控制閘極及電荷儲存層，非揮發地記憶資料。各選擇電晶體ST1及ST2用於在各種動作時選擇串單元SU。以下，表述為記憶胞電晶體MT時，係指各記憶胞電晶體MT0～MT7。
各NAND串NS中，記憶胞電晶體MT0～MT7為串聯連接。選擇電晶體ST1之汲極連接於關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於1個塊BLKn中，記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。串單元SU0～SU3內之各選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。串單元SU0～SU3內之選擇電晶體ST2之閘極連接於選擇閘極線SGS。
上述說明之記憶胞陣列10之電路構成中，位元線BL由各串單元SU中被分配了相同行位址之複數個NAND串NS共用。源極線SL例如由複數個塊BLK共用。
各串單元SU內共通之字元線WL上連接之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將包含記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。根據記憶胞電晶體MT記憶之資料之位元數，胞單元CU亦能具有2頁資料以上之記憶容量。
再者，第1實施方式之半導體記憶裝置1具備之記憶胞陣列10之電路構成並不限定於上述構成。例如，塊BLKn所含之串單元SU之個數、各NAND串NS所含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別能夠設定為任意個數。  1.1.2.2 感測放大器模組14之電路構成
圖3係表示第1實施方式之半導體記憶裝置1具備之感測放大器模組14之電路構成之圖。如圖3所示，感測放大器模組14包含複數個感測放大器單元SAU0、SAU1、…、SAUm。
感測放大器單元SAU0～SAUm分別關聯於位元線BL0～BLm。感測放大器單元SAUm例如包含位元線連接部BLHU、感測放大器部SAm、匯流排LBUS、及鎖存電路SDL、ADL、BDL及XDL。
感測放大器單元SAUm中，位元線連接部BLHU連接於位元線BLm與感測放大器部SAm之間。感測放大器部SAm例如於讀出動作中基於位元線BLm之電壓，判定讀出資料係「0」抑或「1」。換言之，感測放大器部SAm感測並放大位元線BLm上讀出之電壓，而判定選擇之記憶胞所記憶之資料。各鎖存電路SDL、ADL、BDL及XDL中臨時保存讀出資料、寫入資料等。
感測放大器部SAm、以及鎖存電路SDL、ADL、BDL及XDL分別連接於匯流排LBUS，能夠經由匯流排LBUS相互收發資料。鎖存電路XDL連接於半導體記憶裝置1之輸入輸出電路(未圖示)，用於感測放大器單元SAUm與輸入輸出電路之間之資料輸入輸出。又，鎖存電路XDL亦可作為例如半導體記憶裝置1之高速緩衝記憶體使用。例如，即使鎖存電路SDL、ADL及BDL正在被使用，當鎖存電路XDL空閒時，半導體記憶裝置1亦能成為就緒狀態。
圖4係表示第1實施方式之半導體記憶裝置1中之感測放大器單元SAUm之電路構成之圖。如圖4所示，例如感測放大器部SAm包含電晶體T0、T1、…、T7及電容器CA。位元線連接部BLHU包含電晶體T8及T9。
電晶體T0係p通道MOS(metal oxide semiconductor，金氧半導體)場效電晶體。各電晶體T1～T7係n通道MOS場效電晶體。各電晶體T8及T9係較各電晶體T0～T7更耐壓之n通道MOS場效電晶體。以下，將電晶體T0～T7亦稱為低耐壓電晶體，且電晶體T8及T9亦稱為高耐壓電晶體。
電晶體T0之源極連接於電源線。該電源線例如被供給電源電壓VDD。電晶體T0之汲極連接於節點ND1。電晶體T0之閘極例如連接於鎖存電路SDL內之節點INV。電晶體T1之汲極連接於節點ND1。電晶體T1之源極連接於節點ND2。電晶體T1之閘極被輸入控制信號BLX。電晶體T2之汲極連接於節點ND1。電晶體T2之源極連接於節點SEN。電晶體T2之閘極被輸入控制信號HLL。
電晶體T3之汲極連接於節點SEN。電晶體T3之源極連接於節點ND2。電晶體T3之閘極被輸入控制信號XXL。電晶體T4之汲極連接於節點ND2。電晶體T4之閘極被輸入控制信號BLC。電晶體T5之汲極連接於節點ND2。電晶體T5之源極連接於節點SRC。節點SRC例如被供給接地電壓VSS。電晶體T5之閘極連接於節點INV。
電晶體T6之源極例如接地。換言之，電晶體T6之源極例如被供給接地電壓VSS。電晶體T6之閘極連接於節點SEN。電晶體T7之汲極連接於匯流排LBUS。電晶體T7之源極連接於電晶體T6之汲極。電晶體T7之閘極被輸入控制信號STB。電容器CA之一電極連接於節點SEN。電容器CA之另一電極被輸入時鐘信號CLK。
電晶體T8之汲極連接於電晶體T4之源極。電晶體T8之源極連接於位元線BL。電晶體T8之閘極被輸入控制信號BLS。電晶體T9之汲極連接於節點BLBIAS。節點BLBIAS例如被施加抹除電壓VERA。電晶體T9之源極連接於位元線BLm。電晶體T9之閘極被輸入控制信號BIAS。
以上說明之感測放大器單元SAUm之電路構成中，節點INV係鎖存電路SDL包含之節點。節點INV之電壓基於鎖存電路SDL保存之資料而發生變化。控制信號BLX、HLL、XXL、BLC、STB、BLS、及BIAS、及時鐘信號CLK例如分別由定序器13產生。於讀出動作中，感測放大器部SAm例如基於控制信號STB被斷言之時序，來判定於位元線BLm上讀出之資料。
再者，第1實施方式之半導體記憶裝置1具備之感測放大器模組14並不限定於以上說明之電路構成。例如，感測放大器單元SAUm具備之鎖存電路之個數可基於1個胞單元CU記憶之頁數而適當地變更。只要能夠判定於位元線BL讀出之資料，則感測放大器部SAm亦可為其他電路構成。於位元線連接部BLHU中，亦可省略電晶體T9。  1.1.2.3 列解碼器模組16之電路構成
圖5係表示第1實施方式之半導體記憶裝置1具備之列解碼器模組16之電路構成之圖。如圖5所示，列解碼器模組16包含複數個列解碼器RD0、RD1、…、RDn。列解碼器RD0～RDn分別關聯於塊BLK0～BLKn。圖5中表示了列解碼器RD0之詳細電路構成。其他列解碼器RDn之電路構成與列解碼器RD0之電路構成相同。
列解碼器RD0例如包含塊解碼器BD、傳輸閘極線TG及bTG、以及電晶體TR0～TR17。以下，表示電晶體TR0～TR17時，亦表述為電晶體TR。
塊解碼器BD對塊位址BAd進行解碼。塊解碼器BD基於塊位址BAd之解碼結果，對各傳輸閘極線TG及bTG施加特定電壓。具體而言，塊解碼器BD對傳輸閘極線bTG施加對傳輸閘極線TG施加之信號之反相信號。即，施加於傳輸閘極線TG之電壓、與施加於傳輸閘極線bTG之電壓存在互補關係。
各電晶體TR0～TR17係高耐壓之n通道MOS場效電晶體。各電晶體TR0～TR12之閘極連接於傳輸閘極線TG。各電晶體TR13～TR17之閘極連接於傳輸閘極線bTG。即，各電晶體TR0～TR17由塊解碼器BD控制。又，各電晶體TR0～TR17經由信號線連接於驅動器模組15。信號線由複數個塊BLK共用。
電晶體TR0之汲極連接於信號線SGSD。信號線SGSD由複數個塊BLK共用，且作為與選擇之塊BLKn對應之全域傳輸閘極線使用。電晶體TR0之源極連接於選擇閘極線SGS。選擇閘極線SGS作為對應每個塊設置之區域傳輸閘極線使用。
各電晶體TR1～TR8之汲極分別連接於信號線CG0～CG7。各信號線CG0～CG7作為由複數個塊BLK共用之全域字元線使用。各電晶體TR1～TR8之源極分別連接於字元線WL0～WL7。各字元線WL0～WL7作為對應每個塊設置之區域字元線使用。
各電晶體TR9～TR12之汲極分別連接於信號線SGDD0～SGDD3。各信號線SGDD0～SGDD3由複數個塊BLK共用，且作為與選擇之塊BLKn對應之全域傳輸閘極線使用。各電晶體TR9～TR12之源極分別連接於選擇閘極線SGD0～SGD3。各選擇閘極線SGD0～SGD3作為對應每個塊設置之區域傳輸閘極線使用。
電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。各電晶體TR14～TR17之汲極連接於信號線USGD。各電晶體TR14～TR17之源極分別連接於選擇閘極線SGD0～SGD3。各信號線USGS及USGD由複數個塊BLK共用，且作為與非選擇之塊BLKn對應之全域傳輸閘極線使用。
根據以上構成，列解碼器模組16能夠選擇塊BLKn。簡單而言，於各種動作時，與選擇之塊BLKn對應之塊解碼器BD將「H」位準及「L」位準之電壓分別施加於傳輸閘極線TG及bTG。與非選擇之塊BLKn對應之塊解碼器BD將「L」位準及「H」位準之電壓分別施加於傳輸閘極線TG及bTG。
再者，第1實施方式之半導體記憶裝置1具備之列解碼器模組16並不限定於以上說明之電路構成。例如，列解碼器模組16所含之電晶體TR之個數可根據各塊BLKn中設置之記憶胞電晶體、選擇電晶體等之個數而適當地變更。本說明書中，將列解碼器RD所含之電晶體TR亦稱為傳輸開關WLSW。
1.2 半導體記憶裝置1之構造
以下，說明第1實施方式之半導體記憶裝置1之構造之一例。再者，以下參照之附圖中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於與半導體記憶裝置1具有之半導體基板之表面正交之方向。俯視圖中為了便於觀察圖而適當附加有影線。俯視圖上附加之影線並非關聯於附加了影線之構成要素之原材料、特性。於俯視圖及剖視圖中，為了便於觀察圖，分別適當省略了配線、接點、及層間絕緣膜等之圖示。  1.2.1 半導體記憶裝置1之整體構造
圖6係表示第1實施方式之半導體記憶裝置1之整體構造之一例之立體圖。如圖6所示，半導體記憶裝置1之構造為，包含記憶體晶片MC及CMOS晶片CC，且記憶體晶片MC之下表面與CMOS晶片CC之上表面貼合。
記憶體晶片MC包含與記憶胞陣列10對應之構造。CMOS晶片CC例如包含與命令暫存器11、位址暫存器12、定序器13、感測放大器模組14、驅動器模組15、及列解碼器模組16對應之構造。
記憶體晶片MC之區域例如被分為記憶體區域MR、引出區域HR1及HR2、以及焊墊區域PR1。記憶體區域MR占有了記憶體晶片MC之大部分，用於記憶資料。例如，記憶體區域MR包含複數個NAND串NS。引出區域HR1及HR2於X方向上夾著記憶體區域MR。引出區域HR1及HR2用於將記憶體晶片MC內之積層配線與CMOS晶片CC內之列解碼器模組16之間連接。焊墊區域PR1於Y方向上與記憶體區域MR以及引出區域HR1及HR2分別相鄰。焊墊區域PR1例如包含與半導體記憶裝置1之輸入輸出電路關聯之電路。
又，記憶體晶片MC於各記憶體區域MR、引出區域HR1及HR2、以及焊墊區域PR1之下部具有複數個貼合焊墊BP1。貼合焊墊BP1例如亦被稱為接合金屬。
記憶體區域MR內之複數個貼合焊墊BP1於Y方向上排列。將該等於Y方向上排列之貼合焊墊BP1稱為列方向貼合焊墊BP1。2個列方向貼合焊墊BP1於X方向上排列。將於X方向上排列之2個列方向貼合焊墊BP1稱為成組之貼合焊墊BP1。複數個成組之貼合焊墊BP1於X方向上排列。各成組之貼合焊墊BP1對應於後述感測放大器區域SR中設置之成組之貼合焊墊BP2。貼合焊墊BP1分別連接於關聯之位元線BL。
引出區域HR1內之複數個貼合焊墊BP1於X方向及Y方向上排列。引出區域HR1內之該等貼合焊墊BP1分別連接於記憶體區域MR內設置之積層配線中之關聯配線(例如字元線WL)。同樣地，引出區域HR2內之複數個貼合焊墊BP1於X方向及Y方向上排列。引出區域HR2內之該等貼合焊墊BP1分別連接於記憶體區域MR內設置之積層配線中之關聯配線(例如字元線WL)。
焊墊區域PR1內之複數個貼合焊墊BP1於X方向及Y方向上排列。焊墊區域PR1內之該等貼合焊墊BP1連接於記憶體晶片MC上設置之焊墊(未圖示)。記憶體晶片MC上設置之焊墊例如用於將半導體記憶裝置1與記憶體控制器2之間連接。
CMOS晶片CC之區域例如被分為感測放大器區域SR、周邊電路區域PERI、傳輸區域XR1及XR2、及焊墊區域PR2。感測放大器區域SR及周邊電路區域PERI於Y方向上相鄰而配置，並於Z方向上與記憶體區域MR重疊。感測放大器區域SR包含感測放大器模組14。周邊電路區域PERI包含定序器13等。傳輸區域XR1及XR2於X方向上夾著感測放大器區域SR及周邊電路區域PERI。傳輸區域XR1及XR2於Z方向上分別與引出區域HR1及HR2重疊。傳輸區域XR1及XR2包含列解碼器模組16內之複數個電晶體TR。焊墊區域PR2於Z方向上與記憶體晶片MC內之焊墊區域PR1重疊。焊墊區域PR2包含半導體記憶裝置1之輸入輸出電路等。
又，CMOS晶片CC於各感測放大器區域SR、傳輸區域XR1及XR2、以及焊墊區域PR2之上部具有複數個貼合焊墊BP2。貼合焊墊BP2例如亦被稱為接合金屬。
感測放大器區域SR內之複數個貼合焊墊BP2於Y方向上排列。將該等於Y方向上排列之貼合焊墊BP2稱為列方向貼合焊墊BP2。2個列方向貼合焊墊BP2於X方向上排列。將於X方向上排列之2個列方向貼合焊墊BP2稱為成組之貼合焊墊BP2。複數個成組之貼合焊墊BP2於X方向上排列。感測放大器區域SR內之該等貼合焊墊BP2於Z方向上分別與記憶體區域MR內之複數個貼合焊墊BP1重疊。貼合焊墊BP2與貼合焊墊BP1於Z方向上接觸並貼合。
傳輸區域XR1內之複數個貼合焊墊BP2於X方向及Y方向上排列。傳輸區域XR1內之該等貼合焊墊BP2分別於Z方向上與引出區域HR1內之複數個貼合焊墊BP1重疊。傳輸區域XR2內之複數個貼合焊墊BP2於X方向及Y方向上排列。傳輸區域XR2內之該等貼合焊墊BP2於Z方向上分別與引出區域HR2內之複數個貼合焊墊BP1重疊。
焊墊區域PR2內之複數個貼合焊墊BP2於X方向及Y方向上排列。焊墊區域PR2內之該等貼合焊墊BP2於Z方向上分別與焊墊區域PR1內之複數個貼合焊墊BP1重疊。
半導體記憶裝置1設置之複數個貼合焊墊BP1及BP2之中，於記憶體晶片MC與CMOS晶片CC間對向之貼合焊墊BP1與BP2貼合(圖6之「貼合」)。由此，記憶體晶片MC內之電路與CMOS晶片CC內之電路之間電性連接。於記憶體晶片MC與CMOS晶片CC間對向之貼合焊墊BP1與BP2之組既可以具有交界，亦可一體化。
於第1實施方式之半導體記憶裝置1中，引出區域HR1及HR2之X方向上之各寬度、與傳輸區域XR1及XR2之X方向上之各寬度不同。具體而言，傳輸區域XR1之X方向上之寬度大於引出區域HR1之X方向上之寬度。傳輸區域XR2之X方向上之寬度大於引出區域HR2之X方向上之寬度。即，傳輸區域XR1之一部分與傳輸區域XR2之一部分和記憶體區域MR重疊。因此，傳輸區域XR1內之貼合焊墊BP2僅配置於與引出區域HR1重疊之區域內。同樣地，傳輸區域XR2內之貼合焊墊BP2僅配置於與引出區域HR2重疊之區域內。
再者，第1實施方式之半導體記憶裝置1並不限定於以上說明之構造。例如，與記憶體區域MR相鄰之引出區域HR，係只要設置至少1個即可。半導體記憶裝置1亦可具備複數個記憶體區域MR與引出區域HR之組。於此情形時，感測放大器區域SR、傳輸區域XR、及周邊電路區域PERI之組，可對應於記憶體區域MR及引出區域HR之配置而適當地設置。記憶體晶片MC及CMOS晶片CC之配置亦可相反。於此情形時，將設置於記憶體晶片MC之上表面之貼合焊墊BP1、與設置於CMOS晶片CC之下表面之貼合焊墊BP2貼合。而且，於CMOS晶片CC上，設置有用於與外部連接之焊墊。  1.2.2 記憶體晶片MC之構造  1.2.2.1 記憶體晶片MC之平面布局
圖7係表示第1實施方式之半導體記憶裝置1中之記憶體晶片MC之平面布局之一例之圖。圖7表示與塊BLK0及BLK1對應之區域。如圖7所示，記憶體晶片MC包含複數個狹縫SLT、複數個記憶體柱MP、複數個位元線BL、以及複數個接點CT及CV。
複數個狹縫SLT於Y方向上排列。各狹縫SLT沿著X方向延伸，並橫跨記憶體區域MR、引出區域HR1及HR2。各狹縫SLT將介隔該狹縫SLT而相鄰之配線層(或者導電層)之間分隔並絕緣。具體而言，各狹縫SLT將分別與字元線WL0～WL7以及選擇閘極線SGD及SGS對應之複數個配線層分隔並絕緣。
各記憶體柱MP例如作為1個NAND串NS發揮功能。複數個記憶體柱MP係於記憶體區域MR內之相鄰狹縫SLT之間之區域中，例如配置成4排鋸齒狀。本例中，被狹縫SLT分隔之各區域，分別對應於1個串單元SU。再者，相鄰之狹縫SLT之間之記憶體柱MP之個數及配置，可適當地變更。配置於塊BLK之交界部分之狹縫SLT，只要至少將選擇閘極線SGD分隔即可。
複數個位元線BL於X方向上排列。各位元線BL於Y方向上延伸。於每個串單元SU中，各位元線BL與至少1個記憶體柱MP重疊。本例中，2個位元線BL與1個記憶體柱MP重疊。於與記憶體柱MP重疊之複數個位元線BL之中之1個位元線BL、與該記憶體柱MP之間，設置有接點CV。各記憶體柱MP經由接點CV而連接於關聯之位元線BL。
於引出區域HR1及HR2中之各區域中，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD分別具有不與上層之配線層(導電層)重疊之部分(階台部分)。不與上層之配線層重疊之部分之形狀被稱為階梯(step)、平台(terrace)、邊石(rimstone)等。具體而言，於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、・・・、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間分別設置有台階。
各接點CT係用於將各字元線WL0～WL7以及選擇閘極線SGS及SGD、與列解碼器模組16之間連接。又，各接點CT配置於字元線WL0～WL7以及選擇閘極線SGS及SGD之任一個之階台部分上。於相同塊BLK內作為共通配線使用之字元線WL、選擇閘極線SGS經由與接點CT連接之配線層而短路。
例如，與塊BLK0關聯之接點CT配置於引出區域HR1，與塊BLK1關聯之接點CT配置於引出區域HR2。換言之，例如，第偶數個塊BLK經由引出區域HR1內之接點CT而連接於列解碼器模組16，第奇數個塊BLK經由引出區域HR2內之接點CT而連接於列解碼器模組16。
於記憶體晶片MC之平面布局中，上述記憶體區域MR、引出區域HR1及HR2於Y方向上反覆配置。再者，相對於各塊BLK之接點CT之配置並不限定於以上說明之布局。例如，於省略單側引出區域HR之情形時，與各塊BLK對應之接點CT集中配置於與記憶體區域MR相接之單側引出區域HR。又，亦可於引出區域HR1及HR2之兩側配置接點CT，並自各塊BLK之兩側施加電壓。引出區域HR亦可配置成被記憶體區域MR夾著。  1.2.2.2 記憶體晶片MC之剖面構造
圖8係表示第1實施方式之半導體記憶裝置1之記憶體區域MR中之剖面構造之一例之圖。圖8表示了包含記憶體柱MP及狹縫SLT且沿著Y方向之剖面。再者，圖8中之Z方向與圖6之方向相反。即，「上方」對應於圖紙之下側，「下方」對應於圖紙之上側。如圖8所示，記憶體區域MR包含絕緣層20～25、導電層30～36、以及接點CV、V1及V2。
絕緣層20例如設置於記憶體晶片MC之最上層。並不限定於此，亦可於絕緣層20之上設置配線層、絕緣層等。於絕緣層20之下設置有導電層30。導電層30形成為例如沿著XY平面擴展之板狀，作為源極線SL使用。導電層30例如包含摻雜磷之多晶矽。
於導電層30之下設置有絕緣層21。於絕緣層21之下設置有導電層31。導電層31形成為例如沿著XY平面擴展之板狀，作為選擇閘極線SGS使用。選擇閘極線SGS亦可由複數個導電層31構成。導電層31例如包含摻雜磷之多晶矽。當選擇閘極線SGS由複數個導電層31構成時，複數個導電層31亦可由互不相同之導電體構成。
於導電層31之下設置有絕緣層22。於絕緣層22之下交替積層有導電層32及絕緣層23。複數個導電層32分別形成為例如沿著XY平面擴展之板狀。複數個導電層32自導電層30側起，分別依序作為字元線WL0～WL7使用。導電層32例如包含鎢。
於最下層之導電層32之下設置有絕緣層24。於絕緣層24之下設置有導電層33。導電層33形成為例如沿著XY平面擴展之板狀，作為選擇閘極線SGD使用。選擇閘極線SGD亦可由複數個導電層33構成。導電層33例如包含鎢。
於導電層33之下設置有絕緣層25。於絕緣層25之下設置有導電層34。導電層34形成為例如於Y方向延伸之線狀，作為位元線BL使用。即，於未圖示之區域中，複數個導電層34於X方向上排列。導電層34例如包含銅。以下，將設置有導電層34之配線層稱為M0。
各記憶體柱MP沿著Z方向延伸。各記憶體柱MP貫穿絕緣層21～24、及導電層31～33。記憶體柱MP之上部與導電層30相接。又，各記憶體柱MP例如包含半導體層40、穿隧絕緣膜41、絕緣膜42、及阻擋絕緣膜43。
半導體層40沿著Z方向延伸。例如，半導體層40之下端包含於含絕緣層25之層中。半導體層40之上端接觸導電層30。穿隧絕緣膜41覆蓋半導體層40之側面。絕緣膜42覆蓋穿隧絕緣膜41之側面。阻擋絕緣膜43覆蓋絕緣膜42之側面。
記憶體柱MP與導電層31(選擇閘極線SGS)交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層32(字元線WL)交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電層33(選擇閘極線SGD)交叉之部分作為選擇電晶體ST1發揮功能。即，半導體層40作為各記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2之通道層發揮功能。絕緣膜42作為記憶胞電晶體MT之電荷儲存層發揮功能。
於各記憶體柱MP之半導體層40之下設置有柱狀之接點CV。於圖示區域中，表示了與2個記憶體柱MP中之1個記憶體柱MP對應之接點CV。該區域中未連接接點CV之記憶體柱MP於未圖示之區域內連接接點CV。接點CV之下接觸1個導電層34(位元線BL)。
狹縫SLT形成為至少一部沿著XZ平面擴展之板狀，將絕緣層21～24及導電層31～33分隔。狹縫SLT之下端包含於含絕緣層25之層中。狹縫SLT之上端例如接觸導電層30。狹縫SLT例如包含氧化矽(SiO 2)。
於導電層34之下設置有柱狀之接點V1。於接點V1之下設置有導電層35。導電層35作為將半導體記憶裝置1內之電路連接之配線使用。以下，將設置有導電層35之配線層稱為M1。
於導電層35之下設置有導電層36。導電層36與記憶體晶片MC之界面相接，作為貼合焊墊BP1使用。導電層36例如包含銅。以下，將設置有導電層36之配線層稱為M2。
圖9係沿著圖8之IX-IX線之剖視圖，表示第1實施方式之半導體記憶裝置1中之記憶體柱MP之剖面構造之一例。具體而言，圖9表示包含記憶體柱MP及導電層32，且與半導體記憶裝置1具有之半導體基板之表面平行之剖面。
如圖9所示，半導體層40例如設置於記憶體柱MP之中央部。穿隧絕緣膜41包圍半導體層40之側面。絕緣膜42包圍穿隧絕緣膜41之側面。阻擋絕緣膜43包圍絕緣膜42之側面。導電層32包圍阻擋絕緣膜43之側面。穿隧絕緣膜41及阻擋絕緣膜43例如分別包含氧化矽(SiO 2)。絕緣膜42例如包含氮化矽(SiN)。再者，各記憶體柱MP亦可於半導體層40之內側還包含絕緣層，且該絕緣層位於記憶體柱MP之中央部。即，半導體層40亦可具有設置為筒狀之絕緣層。
圖10係表示第1實施方式之半導體記憶裝置1之引出區域HR1中之剖面構造之一例之圖。圖10表示與引出區域HR1所含之第偶數個塊BLK對應之剖面。再者，與圖8同樣地，圖10中之Z方向與圖6之方向相反。如圖10所示，於引出區域HR1中，選擇閘極線SGS(導電層31)、字元線WL0～WL7(導電層32)、以及選擇閘極線SGD(導電層33)各自之端部設置為階梯狀。又，記憶體晶片MC還包含引出區域HR1中，接點V1及V2、導電層37～39。
具體而言，導電層31於Z方向上具有不與下方之導電層32及33重疊之階台部分。各導電層32於Z方向上具有不與下方之導電層32及33重疊之階台部分。導電層33於Z方向上具有階台部分。複數個接點CT分別設置於各導電層31～33之階台部分之上。複數個接點CT各自之下部例如沿著設置配線層M0之面配置。換言之，複數個接點CT各自之下部與導電層30之距離大致相同。
於各接點CT之下設置有導電層37。導電層37包含於配線層M0中。於導電層37之下設置有接點V1。於接點V1之下設置有導電層38。導電層38包含於配線層M1中。於導電層38之下設置有接點V2。於接點V2之下設置有導電層39。導電層39包含於配線層M2中。即，導電層39與記憶體晶片MC之界面相接，作為貼合焊墊BP1而使用。導電層39例如包含銅。
再者，圖10僅表示與字元線WL0對應之接點V1及V2以及導電層38及39之組。其他導電層37於未圖示之區域中連接有接點V1及V2以及導電層38及39之組。引出區域HR1內之與第奇數個塊BLK對應之區域中之構造與圖10所示構造中省略接點CT後之構造相似。又，引出區域HR2內之與第奇數個塊BLK對應之區域中之構造與以YZ面為對稱面將圖10所示之構造反轉後之構造相似。  1.2.3 CMOS晶片CC之構造  1.2.3.1 CMOS晶片CC之平面布局
圖11係表示第1實施方式之半導體記憶裝置1中之CMOS晶片CC之平面布局之一例之圖。圖11表示塊BLK、感測放大器單元SAU、及列解碼器RD之連接關係。以下參照之附圖中，將X方向上設置有區域MR、HR1、HR2、SR、XR1、及XR2之範圍分別表示為區域wMR、wHR1、wHR2、wSR、wXR1、及wXR2。又，以下為了簡化說明，說明記憶胞陣列10具備16個塊BLK0～BLK15，列解碼器模組16具備列解碼器RD0～RD15之情形。
如圖11所示，於感測放大器區域SR，例如8個感測放大器單元SAU於X方向上排列。以下，將於X方向上排列之8個感測放大器單元SAU稱為感測放大器組SAG。複數個感測放大器組SAG於Y方向上排列。具體而言，例如，自感測放大器區域SR內之傳輸區域XR1側之端部朝向傳輸區域XR2側，感測放大器單元SAU0～SAU7於X方向上排列。於Y方向上，於各感測放大器單元SAU0～SAU7旁相鄰設置有各感測放大器單元SAU8～SAU15。雖然省略了圖示，但同樣地配置有感測放大器單元SAU16～SAU23、…、及感測放大器單元SAU(m-8)～SAUm。
傳輸區域XR1包含第偶數個列解碼器RD0、RD2、RD4、RD6、RD8、RD10、RD12、及RD14。傳輸區域XR2包含第奇數個列解碼器RD1、RD3、RD5、RD7、RD9、RD11、RD13、及RD15。例如，列解碼器RD0、RD2、RD4、RD6、RD8、RD10、RD12、及RD14隔著感測放大器區域SR而於X方向上分別與列解碼器RD1、RD3、RD5、RD7、RD9、RD11、RD13、及RD15對向。
於記憶體區域MR中，塊BLK0～BLK15於Y方向上排列。塊BLK0～BLK15如上所述分別由列解碼器RD0～RD15控制。即，第偶數個塊BLK由配置於傳輸區域XR1之列解碼器RD控制。而且，第奇數個塊BLK由配置於傳輸區域XR2之列解碼器RD控制。
各塊BLK之Y方向上之寬度例如為列解碼器RD之Y方向上之寬度之一半以下。本例中，2個塊BLK0及BLK1配置於列解碼器RD0及RD1之間。2個塊BLK2及BLK3配置於列解碼器RD2及RD3之間。以下同樣地，2個塊BLK配置於X方向上對向之2個列解碼器RD之間。
又，各塊BLK0及BLK1之一部分於Z方向上與列解碼器RD0及RD1重疊。具體而言，塊BLK0及BLK1之引出區域HR1側之端部於Z方向上與列解碼器RD0重疊。另一方面，塊BLK0及BLK1之引出區域HR2側之端部於Z方向上與列解碼器RD1重疊。以下同樣地，於對向之2個列解碼器RD上，與2個列解碼器RD關聯之2個塊BLK之一部分於Z方向上重疊配置。
再者，以上說明之塊BLK、感測放大器單元SAU、及列解碼器RD之配置只不過係一例。例如，與各塊BLK連接之列解碼器RD之配置可於傳輸區域XR1及XR2內適當地變更。又，1個感測放大器組SAG所含之感測放大器單元SAU之個數係基於位元線BL之排列間距而設計之。有關感測放大器單元SAU之布局與位元線BL之布局之詳細關係將於後文敍述。  1.2.3.2 CMOS晶片CC之剖面構造
圖12係表示第1實施方式之半導體記憶裝置1之剖面構造之一例之圖。圖12表示將記憶體晶片MC與CMOS晶片CC貼合之構造。又，圖12表示了與感測放大器區域SR內之電晶體T8對應之構成、與傳輸區域XR1內之電晶體TR7對應之構成。如圖12所示，CMOS晶片CC例如包含半導體基板50、導電層GC及51～58、以及柱狀之接點CS及C0～C3。
半導體基板50用於形成CMOS晶片CC，例如包含P型雜質。又，半導體基板50包含省略圖示之複數個阱區域。複數個阱區域例如分別形成有電晶體。並且，複數個阱區域之間例如藉由STI(Shallow Trench Isolation，淺槽隔離)而分離。
於感測放大器區域SR中，於半導體基板50上隔著閘極絕緣膜而設置有導電層GC。感測放大器區域SR內之導電層GC例如作為感測放大器單元SAUm所含之電晶體T8之閘極電極使用。對應於電晶體T8之閘極，於導電層GC上設置有接點C0。而且，對應於電晶體T8之源極及汲極，於半導體基板50上設置有2個接點CS。例如，接點CS及C0各自之上表面齊平。換言之，接點CS及C0各自之上表面與半導體基板50之表面之距離大致相同。
又，於感測放大器區域SR中，於各接點CS上及接點C0上分別設置有導電層51。於導電層51上設置有接點C1。於接點C1上設置有導電層52。於導電層52上設置有接點C2。於接點C2上設置有導電層53。於導電層53上設置有接點C3。於接點C3上設置有導電層54。
導電層54配置於CMOS晶片CC與記憶體晶片MC之界面，作為貼合焊墊BP2使用。感測放大器區域SR內之導電層54與對向配置之記憶體區域MR內之導電層36(即貼合焊墊BP1)貼合，而與1個位元線BL電性連接。導電層54例如包含銅。雖然省略了圖示，但感測放大器區域SR包含具有與電晶體T8相同構造之複數個電晶體。
於傳輸區域XR1中，於半導體基板50上隔著閘極絕緣膜而設置有導電層GC。傳輸區域XR1內之導電層GC例如作為列解碼器RD所含之電晶體TR7之閘極電極而使用。與電晶體TR7之閘極對應地，於導電層GC上設置有接點C0。而且，與電晶體TR7之源極及汲極對應地，於半導體基板50上設置有2個接點CS。
又，於傳輸區域XR1中，於各接點CS上及接點C0上分別設置有導電層55。於導電層55上設置有接點C1。於接點C1上設置有導電層56。於導電層56上設置有接點C2。於接點C2上設置有導電層57。於導電層57上設置有接點C3。於接點C3上設置有導電層58。
導電層58配置於CMOS晶片CC與記憶體晶片MC之界面，作為貼合焊墊BP2使用。傳輸區域XR1內之導電層58與對向配置之引出區域HR1內之導電層39(即貼合焊墊BP1)貼合，例如與字元線WL6電性連接。導電層58例如包含銅。雖然省略了圖示，但傳輸區域XR1包含具有與電晶體TR7相同構造之複數個電晶體。又，傳輸區域XR2之構造與傳輸區域XR1之構造相同。
以下，將設置有導電層51及55之配線層稱為D0。將設置有導電層52及56之配線層稱為D1。將設置有導電層53及57之配線層稱為D2。將設置有導電層54及58之配線層稱為D3。再者，設置於CMOS晶片CC上之配線層之數量可設計成任意數。又，與各導電層51～53、55～57連接之接點亦可根據電路設計而予以省略。
第1實施方式之半導體記憶裝置1具有配置於記憶體區域MR下方之電晶體TR。即，列解碼器RD內之複數個電晶體TR可包含配置於記憶體柱MP下方之電晶體TR、及配置於引出區域HR1下方之電晶體TR。例如，與配置於記憶體區域MR下方之電晶體TR連接之導電層57於配線層D2中具有於X方向延伸之部分。與配置於電晶體TR上方之記憶體柱MP連接之導電層35於配線層M1中具有於X方向延伸之部分。
以上說明之位元線BL與電晶體T8之連接路徑、及字元線WL6與電晶體TR7之連接路徑只不過係一例。用於將位元線BL與感測放大器單元SAU之間連接且於X方向上延伸之配線亦可設置於CMOS晶片CC側。用於將字元線WL以及選擇閘極線SGD及SGS之任一個與列解碼器RD之間連接且於X方向上延伸之配線亦可設置於記憶體晶片MC側。如此，用於將記憶體晶片MC內之電路與CMOS晶片CC內之電路連接之配線之布局可以適當地變更。又，作為位元線BL之導電層34配置於包含記憶胞電晶體MT之記憶體柱MP、與包含電晶體T8之感測放大器區域SR內之複數個電晶體之間。  1.2.4 記憶體區域MR及感測放大器區域SR間之配線布局
以下，說明記憶體晶片MC內之記憶體區域MR、與CMOS晶片CC內之感測放大器區域SR之間之配線布局。
圖13係表示第1實施方式之半導體記憶裝置1中之記憶體區域MR及感測放大器區域SR之平面布局之一例之圖。圖13中，以箭頭A1表示將位元線BL與位元線連接部BLHU1(或者BLHU2)之間連接之配線及接點，以箭頭A2表示將位元線連接部BLHU1(或者BLHU2)與感測放大器部SA之間連接之配線及接點。
如圖13所示，感測放大器組區域SAGR、位元線連接部BLHU1及BLHU2構成1個感測放大器組。複數個感測放大器組於感測放大器區域SR內於X方向上排列。
位元線連接部BLHU1及BLHU2於X方向上排列。位元線連接部BLHU1及BLHU2分別於Y方向上延伸。各位元線連接部BLHU1及BLHU2包含複數個高耐壓電晶體T8及T9。
感測放大器組區域SAGR配置於位元線連接部BLHU1與BLHU2之間。感測放大器組區域SAGR內排列有複數個感測放大器組SAG。
複數個位元線BL於引出區域HR1及HR2、記憶體區域MR中於X方向上等間隔排列。各位元線BL於Y方向上延伸。各位元線BL經由配線及接點(箭頭A1)而連接於位元線連接部BLHU1。位元線連接部BLHU1經由配線及接點(箭頭A2)而連接於感測放大器部SA。其他位元線BL經由配線及接點(箭頭A1)而連接於位元線連接部BLHU2。位元線連接部BLHU2經由配線及接點(箭頭A2)而連接於感測放大器部SA。
圖14係表示第1實施方式之半導體記憶裝置1中之感測放大器組區域SAGR、位元線連接部BLHU1及BLHU2之平面布局之一例之圖。於位元線連接部BLHU1與位元線連接部BLHU2之間之中央配置有資料通過區域YLOG。資料通過區域YLOG具有將自感測放大器單元SAU輸出之資料傳輸至輸入輸出電路之電路。
於位元線連接部BLHU1與資料通過區域YLOG之間，複數個感測放大器組SAG於Y方向上排列。具體而言，於位元線連接部BLHU1與資料通過區域YLOG之間，感測放大器單元SAU0～SAU7自位元線連接部BLHU1側起於X方向上排列。同樣地，於位元線連接部BLHU1與資料通過區域YLOG之間，感測放大器單元SAU8～SAU15自位元線連接部BLHU1側起於X方向上排列。感測放大器單元SAU8～SAU15分別與各感測放大器單元SAU0～SAU7相鄰而配置於Y方向上。
於位元線連接部BLHU2與資料通過區域YLOG之間，複數個感測放大器組SAG於Y方向上排列。具體而言，於位元線連接部BLHU2與資料通過區域YLOG之間，感測放大器單元SAU0～SAU7自位元線連接部BLHU2側起於X方向上排列。同樣地，於位元線連接部BLHU2與資料通過區域YLOG之間，感測放大器單元SAU8～SAU15自位元線連接部BLHU2側起於X方向上排列。感測放大器單元SAU8～SAU15分別與各感測放大器單元SAU0～SAU7相鄰而於Y方向上配置。
再者，於圖14中，表示了於Z方向上(換言之，自Z方向觀察)，感測放大器組區域SAGR(即感測放大器單元SAU)被夾於位元線連接部BLHU1與BLHU2之間之示例，但並不限定於此。如圖15所示，感測放大器組區域SAGR(即感測放大器單元SAU)亦可自位元線連接部BLHU1及BLHU2雙方起配置於X方向之外側，還可自位元線連接部BLHU1或者BLHU2中之一個起配置於X方向之外側。
圖16係表示第1實施方式之半導體記憶裝置1中之記憶體區域MR及感測放大器區域SR之詳細平面布局之一例之圖。圖16表示了與配置於感測放大器區域SR之2個感測放大器組SAG對應之區域。
如圖16所示，例如於記憶體區域MR中，位元線BL0～BL15於X方向上排列。各位元線BL0～BL15於Y方向上延伸。於感測放大器區域SR中，包含感測放大器部SA0～SA7之感測放大器組SAG、與包含感測放大器部SA8～SA15之感測放大器組SAG於Y方向上排列。感測放大器部SA0～SA7於X方向上排列。感測放大器部SA8～SA15於X方向上排列。而且，感測放大器部SA8～SA15分別與各感測放大器部SA0～SA7相鄰而配置於Y方向上。
於感測放大器組SAG之X方向上，配置有位元線連接部BLHU1。於位元線連接部BLHU1配置有複數個貼合焊墊BP1及BP2、接點V2、C1～C3及CS、導電層51～53、及電晶體T8。貼合焊墊BP1與BP2於Z方向上貼合。貼合後之複數個貼合焊墊BP1及BP2於Y方向上排列。
位元線BL經由接點V1而連接於在X方向上延伸之導電層35。導電層35經由貼合焊墊BP1及BP2、接點V2、C1～C3及CS、及導電層51～53而連接於電晶體T8之第1端子(例如源極)。電晶體T8之第2端子(例如汲極)經由接點CS而連接於導電層51。導電層51電性連接於感測放大器部SA內之電晶體T4。
例如，位元線BL0經由接點V1而電性連接於在X方向上延伸之導電層35。導電層35經由貼合焊墊BP1及BP2、接點V2、C1～C3及CS、及導電層51～53而電性連接於電晶體T8之源極。電晶體T8之汲極經由接點CS而電性連接於導電層51。導電層51電性連接於感測放大器部SA0內之電晶體T4。同樣地，各位元線BL1～BL15經由接點V1而電性連接於在X方向上延伸之導電層35。導電層35經由貼合焊墊BP1及BP2、接點V2、C1～C3及CS、及導電層51～53而電性連接於電晶體T8之源極。電晶體T8之汲極經由接點CS而電性連接於導電層51。導電層51電性連接於各感測放大器部SA1～SA15內之電晶體T4。各貼合焊墊BP1於Z方向上接觸貼合焊墊BP2，並與貼合焊墊BP2貼合。
如上所述，感測放大器部SA0～SA7於X方向上排列。與感測放大器部SA0～SA7分別電性連接之導電層35於Y方向上相鄰。即，電性連接於感測放大器部SA1之導電層35與電性連接於感測放大器部SA0之導電層35於Y方向上相鄰而配置。電性連接於感測放大器部SA2之導電層35與電性連接於感測放大器部SA1之導電層35於Y方向上相鄰而配置。同樣地，分別電性連接於感測放大器部SA3～SA7之導電層35與分別電性連接於感測放大器部SA2～SA6之導電層35於Y方向上相鄰而配置。而且，電性連接於感測放大器部SA8之導電層35與電性連接於感測放大器部SA7之導電層35於Y方向上相鄰而配置。
感測放大器部SA8～SA15於X方向上排列。與感測放大器部SA8～SA15分別電性連接之導電層35於Y方向上相鄰。即，電性連接於感測放大器部SA9之導電層35與電性連接於感測放大器部SA8之導電層35於Y方向上相鄰而配置。電性連接於感測放大器部SA10之導電層35與電性連接於感測放大器部SA9之導電層35於Y方向上相鄰而配置。同樣地，分別電性連接於感測放大器部SA11～SA15之導電層35與分別電性連接於感測放大器部SA10～SA14之導電層35於Y方向上相鄰而配置。
於第1實施方式之半導體記憶裝置1中，感測放大器部SA0～SA7於X方向上排列，同樣地，感測放大器部SA8～SA15於X方向上排列。而且，用於將位元線BL0～BL15與感測放大器部SA0～SA15分別連接之位元線連接部BLHU1於Y方向上排列。即，用於將複數個位元線BL分別連接於複數個感測放大器部SA之貼合焊墊BP1、BP2及電晶體T8於Y方向上排列。例如，用於將位元線BL0連接於感測放大器部SA0之貼合焊墊BP1、BP2及電晶體T8、以及用於將位元線BL1連接於感測放大器部SA1之貼合焊墊BP1、BP2及電晶體T8於Y方向上排列。同樣地，用於將位元線BL2～BL15分別連接於感測放大器部SA2～SA15之貼合焊墊BP1、BP2及電晶體T8於Y方向上排列。
接下來，參照圖17來說明第1實施方式之半導體記憶裝置1中之記憶體區域MR及感測放大器區域SR之詳細平面布局之其他例。
圖17係表示記憶體區域MR及感測放大器區域SR之詳細平面布局之其他例之圖。該示例中，主要說明與圖16所示之示例不同之布局。
如圖17所示，於感測放大器組SAG之X方向上配置有位元線連接部BLHU1。於位元線連接部BLHU1配置有複數個貼合焊墊BP1及BP2、接點V2、C1～C3及CS、導電層51～53、及電晶體T8。貼合焊墊BP1與BP2於Z方向上貼合。
以下，敍述圖17所示之示例與圖16所示之示例之不同點。於圖17所示之示例中，電晶體T8、以及貼合焊墊BP1及BP2相對於X方向及Y方向傾斜地排列。所謂相對於X方向及Y方向傾斜，係指與X方向及Y方向交叉之方向。例如，存在電晶體T8占有之區域、與貼合焊墊BP1及BP2占有之區域均較大，難以於Y方向排列該等區域之情形。於此情形時，如圖17所示，將電晶體T8之區域、貼合焊墊BP1及BP2之區域排列於X方向上。
具體而言，於位元線連接部BLHU1，複數個電晶體T8相對於X方向及Y方向傾斜地排列。或者，複數個電晶體T8於X方向上排列。貼合之複數個貼合焊墊BP1及BP2相對於X方向及Y方向傾斜地排列。接點CS亦同樣地，相對於X方向及Y方向傾斜地排列。即，電晶體T8、貼合焊墊BP1及BP2、以及接點CS於與X方向及Y方向交叉之方向上排列。
如上所述，於具有圖17所示之布局之半導體記憶裝置1中，於Z方向上(換言之，自Z方向觀察)，用於將複數個位元線BL分別連接於複數個感測放大器部SA之貼合焊墊BP1、BP2及電晶體T8於與X方向及Y方向交叉之方向上排列。例如，用於將位元線BL0連接於感測放大器部SA0之貼合焊墊BP1、BP2及電晶體T8、與用於將位元線BL1連接於感測放大器部SA1之貼合焊墊BP1、BP2及電晶體T8於與X方向及Y方向交叉之方向上排列。同樣地，用於將位元線BL2～BL15分別連接於感測放大器部SA2～SA15之貼合焊墊BP1、BP2及電晶體T8，係於與X方向及Y方向交叉之方向上排列。  1.3 第1實施方式之效果
根據第1實施方式，能夠縮小半導體記憶裝置1之晶片面積，並且能夠抑制半導體記憶裝置1之製造成本之增加。
以下，說明第1實施方式之半導體記憶裝置1之效果。
半導體記憶裝置大致可分為記憶胞陣列及其他周邊電路。為了降低半導體記憶裝置之位成本，增大半導體記憶裝置之晶片面積之中，與記憶胞陣列對應之區域之占有比率(胞占有率)為佳。
圖18係表示作為相對於第1實施方式之比較例之半導體記憶裝置之構造之一例之模式圖。圖18之上側係對應於記憶體晶片中之記憶胞陣列之剖面圖像。圖18之下側係對應於包含CMOS晶片中之感測放大器模組等之周邊電路之布局。如圖18所示，比較例之半導體記憶裝置與第1實施方式同樣地，具備包含記憶胞陣列之記憶體晶片、及包含周邊電路之CMOS晶片。記憶體晶片與CMOS晶片分別形成於不同晶圓上，且相互貼合。圖18中，將記憶體晶片與CMOS晶片之交界部分表示為貼合面。
比較例之半導體記憶裝置具有記憶胞陣列與周邊電路於Z方向上重疊之構造。藉由具有記憶胞陣列與周邊電路重疊之構造，比較例之半導體記憶裝置能夠增大胞占有率。藉此，於確保大致一定之記憶容量時，能夠縮小晶片面積。又，於比較例之半導體記憶裝置中，形成記憶胞陣列時所施加之熱，不會影響CMOS晶片內之電晶體，從而能夠降低CMOS晶片內之電晶體之設計難度，並且能夠防止電晶體特性之劣化。第1實施方式之半導體記憶裝置1，同樣具有本段落說明之比較例之效果。
又，於比較例之半導體記憶裝置中，以記憶體區域MR之寬度與感測放大器區域SR之寬度，成為大致相同之方式進行設計。而且，以引出區域HR1之寬度與傳輸區域XR1之寬度，成為大致相同之方式進行設計，同樣地，以引出區域HR2之寬度與傳輸區域XR2之寬度，成為大致相同之方式進行設計。
此處，若例如為了增大半導體記憶裝置之容量而增加字元線WL之積層數，所需傳輸開關WLSW之數量亦會增加。若傳輸開關WLSW之數量增加，則傳輸區域XR之面積有時會大於作為引出區域HR所需之面積。於此情形時，引出區域HR之階梯構造例如不以最小間距形成，而以對應傳輸區域XR之寬度進行設計。因此，傳輸區域XR之面積之增加，會導致半導體記憶裝置之晶片面積增大。
另一方面，第1實施方式之半導體記憶裝置1，係傳輸區域XR之一部分於Z方向上與記憶胞陣列10重疊而配置。換言之，第1實施方式之半導體記憶裝置1係自Z方向觀察，具有感測放大器模組14與列解碼器模組16之一部分重疊於記憶胞陣列10之下之構造。圖19係表示第1實施方式之半導體記憶裝置1之構造之一例之模式圖。於傳輸區域XR1或者XR2之寬度，在第1實施方式與比較例中為相同之情形時，如圖19所示，感測放大器區域SR之寬度小於比較例。
又，於第1實施方式之半導體記憶裝置1中，記憶體晶片MC內之一部分位元線BL使用與位元線BL正交之配線而連接於CMOS晶片CC內之感測放大器部SA(或者感測放大器單元SAU)。同樣地，記憶體晶片MC內之一部分積層配線(例如字元線WL)使用與位元線BL正交之配線而連接於CMOS晶片CC內之傳輸開關WLSW。
此處，為了於記憶體區域MR之下部確保與記憶體區域MR重疊配置之傳輸區域XR之區域，需要增加於位元線BL之延伸方向(例如Y方向)配置之感測放大器單元SAU之個數，並縮短構成感測放大器部SA之區域之Y方向上之長度。由此，用於將位元線BL與感測放大器部SA連接之、與位元線BL正交之配線於Y方向上之排列間距縮小。若與位元線BL正交之配線之排列間距縮小，則用於形成該等配線之製造成本會上升。
相對於此，第1實施方式之半導體記憶裝置1中，於與位元線BL正交之方向(例如X方向)上排列複數個感測放大器部SA，且用於將複數個位元線BL與複數個感測放大器部SA分別電性連接之貼合焊墊BP1、BP2、及電晶體T8於位元線BL之延伸方向上排列。即，感測放大器部SA於X方向上排列，且用於將位元線BL與感測放大器部SA連接之位元線連接部BLHU於Y方向上排列。
由此，即使於傳輸區域XR之一部於Z方向上與記憶體區域MR重疊之構造中，亦能抑制用於將位元線BL與感測放大器部SA連接之、與位元線BL正交之配線於Y方向上之排列間距縮小。
根據以上，於第1實施方式之半導體記憶裝置1中，無需追加配線層，既可形成傳輸區域XR之一部分與記憶體區域MR重疊之構造。結果為，於第1實施方式之半導體記憶裝置1中，可獨立設計引出區域HR之布局及傳輸區域XR之布局，從而能以最小間距形成引出區域HR中之階梯構造。因此，根據第1實施方式之半導體記憶裝置1，能夠縮小晶片面積，從而能夠抑制半導體記憶裝置1之製造成本之增加。  2.第2實施方式
第2實施方式之半導體記憶裝置1具有如下構成：選擇相鄰2個位元線BL中之1個位元線BL並將其連接於感測放大器部SA。以下，第2實施方式中主要說明與第1實施方式之不同點。
第2實施方式之半導體記憶裝置1具備之感測放大器模組14包含複數個感測放大器單元SAU0、SAU1、…、SAUm(m為0以上之自然數)。感測放大器單元SAUm關聯於位元線BLme及BLmo。例如，感測放大器單元SAU0關聯於位元線BL0e及BL0o。又，感測放大器單元SAU1關聯於位元線BL1e及BL1o。  2.1 感測放大器單元SAUm之電路構成
圖20係表示第2實施方式之半導體記憶裝置1中之感測放大器單元SAUm之電路構成之圖。感測放大器單元SAUm例如包含位元線連接部BLHU、感測放大器部SAm、匯流排LBUS、及鎖存電路SDL、ADL、BDL及XDL。
如圖20所示，例如感測放大器部SAm包含電晶體T0～T7、及電容器CA。位元線連接部BLHU包含電晶體T8e、T8o、T9e及T9o。
電晶體T8e、T8o、T9e及T9o分別係較各電晶體T0～T7耐壓之n通道MOS場效電晶體。以下，將電晶體T8e、T8o、T9e及T9o亦稱為高耐壓電晶體。
電晶體T8e及T8o之汲極連接於電晶體T4之源極。電晶體T8e之源極連接於位元線BLme。電晶體T8e之閘極被輸入控制信號BLSe。電晶體T9e之汲極連接於節點BLBIAS。節點BLBIAS例如被施加抹除電壓VERA。電晶體T9e之源極連接於位元線BLme。電晶體T9之閘極被輸入控制信號BIAS。
電晶體T8o之源極連接於位元線BLmo。電晶體T8o之閘極被輸入控制信號BLSo。電晶體T9o之汲極連接於節點BLBIAS。電晶體T9o之源極連接於位元線BLmo。電晶體T9o之閘極被輸入控制信號BIAS。
以上說明之感測放大器單元SAUm之電路構成中，節點INV係鎖存電路SDL所含之節點。節點INV之電壓基於鎖存電路SDL保存之資料而發生變化。控制信號BLX、HLL、XXL、BLC、STB、BLSe、BLSo、及BIAS、及時鐘信號CLK例如分別由定序器13產生。於讀出動作中，感測放大器部SAm例如基於控制信號STB被斷言之時序，判定於位元線BLme或者BLmo讀出之資料。  2.2 記憶體區域MR及感測放大器區域SR間之配線布局
以下，說明第2實施方式中之記憶體晶片MC內之記憶體區域MR、與CMOS晶片CC內之感測放大器區域SR之間之配線布局。
圖21係表示第2實施方式之半導體記憶裝置1中之記憶體區域MR及感測放大器區域SR之平面布局之一例之圖。圖21中，以箭頭A1表示將位元線BLe或者BLo與位元線連接部BLHU1(或者BLHU2)之間連接之配線及接點，並以箭頭A2表示將位元線連接部BLHU1(或者BLHU2)與感測放大器部SA之間連接之配線及接點。
如圖21所示，感測放大器組區域SAGR、位元線連接部BLHU1及BLHU2構成1個感測放大器組。複數個感測放大器組於感測放大器區域SR內於X方向上排列。
位元線連接部BLHU1及BLHU2於X方向上排列。位元線連接部BLHU1及BLHU2分別於Y方向上延伸。各位元線連接部BLHU1及BLHU2包含複數個高耐壓電晶體T8e、T8o、T9e及T9o。
感測放大器組區域SAGR配置於位元線連接部BLHU1與BLHU2之間。感測放大器組區域SAGR中排列有複數個感測放大器組SAG。
複數個位元線BLe及BLo於引出區域HR1及HR2、記憶體區域MR中於X方向上等間隔排列。各位元線BLe及BLo於Y方向上延伸。各位元線BLe及BLo分別經由配線及接點(箭頭A1)而連接於位元線連接部BLHU1。位元線連接部BLHU1經由配線及接點(箭頭A2)而連接於感測放大器部SA。其他各位元線BLe及BLo分別經由配線及接點(箭頭A1)而連接於位元線連接部BLHU2。位元線連接部BLHU2經由配線及接點(箭頭A2)而連接於感測放大器部SA。
圖22係表示第2實施方式之半導體記憶裝置1中之記憶體區域MR及感測放大器區域SR之詳細平面布局之一例之圖。圖22表示與配置於感測放大器區域SR之2個感測放大器組SAG對應之區域。
如圖22所示，例如於記憶體區域MR中，位元線BL0e、BL0o、BL1e、BL1o、…、BL15e、BL15o於X方向上排列。各位元線BL0e、BL0o～BL15e、BL15o於Y方向上延伸。於感測放大器區域SR中，包含感測放大器部SA0～SA7之感測放大器組SAG、及包含感測放大器部SA8～SA15之感測放大器組SAG於Y方向上排列。感測放大器部SA0～SA7於X方向上排列。感測放大器部SA8～SA15於X方向上排列。而且，感測放大器部SA8～SA15分別與各感測放大器部SA0～SA7相鄰地配置於Y方向上。
於感測放大器組SAG之X方向配置有位元線連接部BLHU1。於位元線連接部BLHU1配置有複數個貼合焊墊BP1及BP2、接點V2、C1～C3及CS、導電層51～53、及電晶體T8e及T8o。貼合焊墊BP1與BP2於Z方向上貼合。貼合後之複數個貼合焊墊BP1及BP2於Y方向上排列。
各位元線BLe及BLo經由接點V1而連接於在X方向上延伸之導電層35。導電層35經由貼合焊墊BP1及BP2、接點V2、C1～C3及CS、及導電層51～53而連接於電晶體T8e或者T8o之第1端子(例如源極)。電晶體T8e及T8o之第2端子(例如汲極)經由接點CS而連接於導電層51。導電層51電性連接於感測放大器部SAU內之電晶體T4。
例如，位元線BL0e經由接點V1而連接於在X方向上延伸之導電層35。導電層35經由貼合焊墊BP1及BP2、接點V2、C1～C3及CS、及導電層51～53而連接於電晶體T8e之源極。電晶體T8e之汲極經由接點CS而連接於導電層51。導電層51電性連接於感測放大器部SA0內之電晶體T4。位元線BL0o經由接點V1而連接於在X方向上延伸之導電層35。導電層35經由貼合焊墊BP1及BP2、接點V2、C1～C3及CS、及導電層51～53而連接於電晶體T8o之源極。電晶體T8o之汲極經由接點CS而連接於連接有電晶體T8e之汲極之導電層51。
如上所述，感測放大器部SA0～SA7於X方向上排列。與感測放大器部SA0～SA7分別電性連接之導電層35於Y方向上相鄰。即，電性連接於感測放大器部SA1之導電層35與電性連接於感測放大器部SA0之導電層35於Y方向上相鄰而配置。電性連接於感測放大器部SA2之導電層35與電性連接於感測放大器部SA1之導電層35於Y方向上相鄰而配置。同樣地，分別電性連接於感測放大器部SA3～SA7之導電層35與分別電性連接於感測放大器部SA2～SA6之導電層35於Y方向上相鄰而配置。而且，電性連接於感測放大器部SA8之導電層35與電性連接於感測放大器部SA7之導電層35於Y方向上相鄰而配置。
感測放大器部SA8～SA15於X方向上排列。與感測放大器部SA8～SA15分別電性連接之導電層35於Y方向上相鄰。即，電性連接於感測放大器部SA9之導電層35與電性連接於感測放大器部SA8之導電層35於Y方向上相鄰而配置。電性連接於感測放大器部SA10之導電層35與電性連接於感測放大器部SA9之導電層35於Y方向上相鄰而配置。同樣地，分別電性連接於感測放大器部SA11～SA15之導電層35與分別電性連接於感測放大器部SA10～SA14之導電層35於Y方向上相鄰而配置。
於第2實施方式之半導體記憶裝置1中，感測放大器部SA0～SA7於X方向上排列，同樣地，感測放大器部SA8～SA15於X方向上排列。而且，用於將位元線BL0e、BL0o～BL15e、BL15o與感測放大器部SA0～SA15分別連接之位元線連接部BLHU1於Y方向上排列。即，用於將複數個位元線BLe及BLo分別連接於複數個感測放大器部SA之貼合焊墊BP1、BP2、電晶體T8e及T8o於Y方向上排列。例如，用於將位元線BL0e或者BL0o連接於感測放大器部SA0之貼合焊墊BP1、BP2、電晶體T8e及T8o、以及用於將位元線BL1e或者BL1o連接於感測放大器部SA1之貼合焊墊BP1、BP2、電晶體T8e及T8o於Y方向上排列。同樣地，用於將位元線BL2e、BL2o～BL15e、BL15o分別連接於感測放大器部SA2～SA15之貼合焊墊BP1、BP2、電晶體T8e及T8o於Y方向上排列。
接下來，參照圖23，來說明第2實施方式之半導體記憶裝置1中之記憶體區域MR及感測放大器區域SR之詳細平面布局之其他例。
圖23係表示記憶體區域MR及感測放大器區域SR之詳細平面布局之其他例之圖。該示例中，主要說明與圖22所示之示例不同之布局。
如圖23所示，於感測放大器組SAG之X方向上配置有位元線連接部BLHU1。於位元線連接部BLHU1配置有複數個貼合焊墊BP1及BP2、接點V2、C1～C3及CS、導電層51～53、及電晶體T8e及T8o。貼合焊墊BP1與BP2於Z方向上貼合。
以下，敍述圖23之示例與圖22之示例之不同點。於圖23之示例中，電晶體T8e及T8o、以及貼合焊墊BP1及BP2相對於X方向及Y方向傾斜地排列。如上所述，所謂相對於X方向及Y方向傾斜，係指與X方向及Y方向交叉之方向。例如，存在電晶體T8e及T8o占有之區域、及貼合焊墊BP1及BP2占有之區域均較大，難以於Y方向上排列該等區域之情形。於此情形時，如圖23所示，將電晶體T8e及T8o之區域、貼合焊墊BP1及BP2之區域排列於X方向上。
具體而言，於位元線連接部BLHU1中，複數個電晶體T8e及T8o相對於X方向及Y方向傾斜地排列。或者，複數個電晶體T8e及T8o於X方向上排列。貼合後之複數個貼合焊墊BP1及BP2相對於X方向及Y方向傾斜地排列。接點CS亦同樣地相對於X方向及Y方向傾斜地排列。即，電晶體T8e及T8o、貼合焊墊BP1及BP2、以及接點CS於與X方向及Y方向交叉之方向上排列。
如上所述，具有圖23所示之布局之半導體記憶裝置1中，於Z方向上(換言之，自Z方向觀察)，用於將複數個位元線BL分別連接於複數個感測放大器部SA之貼合焊墊BP1、BP2及電晶體T8e及T8o於與X方向及Y方向交叉之方向上排列。例如，用於將位元線BL0e及BL0o連接於感測放大器部SA0之貼合焊墊BP1、BP2及電晶體T8e及T8o、以及用於將位元線BL1e及BL1o連接於感測放大器部SA1之貼合焊墊BP1、BP2及電晶體T8e及T8o於與X方向及Y方向交叉之方向上排列。同樣地，用於將位元線BL2e及BL2o～BL15e及BL15o分別連接於感測放大器部SA2～SA15之貼合焊墊BP1、BP2及電晶體T8e及T8o於與X方向及Y方向交叉之方向上排列。  2.3 第2實施方式之效果
根據第2實施方式，與第1實施方式同樣地，能夠縮小半導體記憶裝置1之晶片面積，並且能夠抑制半導體記憶裝置1之製造成本之增加。
第2實施方式之半導體記憶裝置1除了具有與第1實施方式相同之效果外，還具有以下效果。
於第2實施方式中，使用電晶體T8e及T8o來選擇相鄰2個位元線BLe及BLo中之任一個位元線。由此，第2實施方式之半導體記憶裝置1具有將相對於2個位元線BLe及BLo設置之1個導電層(例如配線)51連接於感測放大器部SA之構成。結果為，能夠減少將電晶體T8e及T8o與感測放大器部SA之間連接之配線。  3.其他變化例等
再者，於上述實施方式中，列舉NAND型快閃記憶體作為半導體記憶裝置進行了說明，但並不限於NAND型快閃記憶體，可應用於其他所有半導體記憶體，還可應用於半導體記憶體以外之各種記憶裝置。
雖然對本發明之若干實施方式進行了說明，但該等實施方式係作為示例提出者，並不意圖限定發明之範圍。該等實施方式能以其他各種形態實施，且於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施方式及其變化包含於發明範圍及主旨，且同樣包含於申請專利範圍所記載之發明及其均等範圍內。  [關聯申請]
本案享有以日本專利申請2021-45906號(申請日：2021年3月19日)為基礎申請之優先權。本案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:命令暫存器 12:位址暫存器 13:定序器 14:感測放大器模組 15:驅動器模組 16:列解碼器模組 20～25:絕緣層 30～39:導電層 40:半導體層 41:穿隧絕緣膜 42:絕緣膜 43:阻擋絕緣膜 50:半導體基板 51～58:導電層 A1:箭頭 A2:箭頭 ADL:鎖存電路 bTG:傳輸閘極線 BD:塊解碼器 BDL:鎖存電路 BIAS:控制信號 BL0～BLm:位元線 BL0e, BL0o～Blme, BLmo:位元線 BLC:控制信號 BLSe:控制信號 BLSo:控制信號 BLBIAS:節點 BLHU1:位元線連接部 BLHU2:位元線連接部 BLK0～BLKn:塊 BLX:控制信號 BP1:貼合焊墊 BP2:貼合焊墊 C0～C3:接點 CA:電容器 CG0～CG7:信號線 CLK:時鐘信號 CS:接點 CU:胞單元 CV:接點 HLL:控制信號 HR1:引出區域 HR2:引出區域 INV:節點 LBUS:匯流排 M1:配線層 M2:配線層 MC:記憶體晶片 MP:記憶體柱 MR:記憶體區域 MT0～MT7:記憶胞電晶體 ND1:節點 ND2:節點 PERI:周邊電路區域 PR1:焊墊區域 PR2:焊墊區域 RD:列解碼器 RD0～RDn:列解碼器 SA0～SAm:感測放大器部 SAG:感測放大器組區域 SAGR:感測放大器組區域 SAU0～SAUm:感測放大器單元 SDL:鎖存電路 SGD:信號線 SGD0:信號線 SGD1:信號線 SGD2:信號線 SGD3:信號線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 SR:感測放大器區域 SRC:節點 SU0～SU3:串單元 ST1:選擇電晶體 ST2:選擇電晶體 STB:控制信號 T0～T9:電晶體 T8e:電晶體 T8o:電晶體 T9e:電晶體 T9o:電晶體 TG:傳輸閘極線 TR0～TR17:電晶體 USGD:信號線 USGS:信號線 V1:接點 V2:接點 wHR1:區域 wHR2:區域 wMR:區域 wSR:區域 wXR1:區域 wXR2:區域 WL0～WL7:字元線 WLSW:傳輸開關 XDL:鎖存電路 XR1:傳輸區域 XR2:傳輸區域 XXL:控制信號 YLOG:資料通過區域
圖1係表示第1實施方式之半導體記憶裝置之構成之方塊圖。  圖2係第1實施方式中之記憶胞陣列內之塊之電路圖。  圖3係表示第1實施方式中之感測放大器模組之電路構成之圖。  圖4係表示第1實施方式中之感測放大器單元之電路構成之圖。  圖5係表示第1實施方式中之列解碼器模組之電路構成之圖。  圖6係表示第1實施方式之半導體記憶裝置之整體構造之一例之立體圖。  圖7係表示第1實施方式中之記憶體晶片之平面布局之一例之圖。  圖8係表示第1實施方式中之記憶體區域之剖面構造之一例之圖。  圖9係表示第1實施方式中之記憶體柱之剖面構造之一例之圖。  圖10係表示第1實施方式中之引出區域之剖面構造之一例之圖。  圖11係表示第1實施方式中之CMOS(complementary metal oxide semiconductor，互補金氧半導體)晶片之平面布局之一例之圖。  圖12係表示第1實施方式之半導體記憶裝置之剖面構造之一例之圖。  圖13係表示第1實施方式中之記憶體區域及感測放大器區域之平面布局之一例之圖。  圖14係表示第1實施方式中之感測放大器組區域及位元線連接部之平面布局之一例之圖。  圖15係表示第1實施方式中之感測放大器組區域及位元線連接部之平面布局之變化例之圖。  圖16係表示第1實施方式中之記憶體區域及感測放大器區域之詳細平面布局之一例之圖。  圖17係表示第1實施方式中之記憶體區域及感測放大器區域之詳細平面布局之其他例之圖。  圖18係表示作為相對於第1實施方式之比較例之半導體記憶裝置之構造之一例之模式圖。  圖19係表示第1實施方式之半導體記憶裝置之構造之一例之模式圖。  圖20係表示第2實施方式中之感測放大器單元之電路構成之圖。  圖21係表示第2實施方式中之記憶體區域及感測放大器區域之平面布局之一例之圖。  圖22係表示第2實施方式中之記憶體區域及感測放大器區域之詳細平面布局之一例之圖。  圖23係表示第2實施方式中之記憶體區域及感測放大器區域之詳細平面布局之其他例之圖。
35:導電層
51:導電層
BL0:位元線
BL1:位元線
BL7:位元線
BL15:位元線
BLHU1:位元線連接部
BP1:貼合焊墊
BP2:貼合焊墊
CS:接點
MR:記憶體區域
SA0:感測放大器部
SA1:感測放大器部
SA2:感測放大器部
SA7:感測放大器部
SA8:感測放大器部
SA9:感測放大器部
SA10:感測放大器部
SA15:感測放大器部
SAG:感測放大器部
SR:感測放大器區域
T4:電晶體
T8:電晶體
V1:接點

Claims (12)

  1. 一種半導體記憶裝置，其包含：第1記憶胞，其設置於基板之上方；第1位元線，其於第1方向上延伸，電性連接於上述第1記憶胞；第1焊墊，其電性連接於上述第1位元線；第1感測放大器，其電性連接於上述第1焊墊，對上述第1位元線之電壓進行感測；第2記憶胞，其設置於上述基板之上方；第2位元線，其與上述第1位元線相鄰而於上述第1方向上延伸，且電性連接於上述第2記憶胞；第2焊墊，其電性連接於上述第2位元線；及第2感測放大器，其電性連接於上述第2焊墊，對上述第2位元線之電壓進行感測；且上述第1感測放大器與上述第2感測放大器係相鄰，且於與上述第1方向交叉之第2方向上排列，上述第1焊墊與上述第2焊墊係相鄰，且於與上述第1方向及上述第2方向交叉之第3方向上排列。
  2. 如請求項1之半導體記憶裝置，其中上述第1位元線及上述第2位元線，係配置於上述第1記憶胞及上述第2記憶胞、與上述第1感測放大器及上述第2感測放大器之間。
  3. 如請求項1之半導體記憶裝置，其中上述第1焊墊具有電性連接於上 述第1位元線之第1導電焊墊、及電性連接於上述第1感測放大器之第2導電焊墊，且上述第1導電焊墊與上述第2導電焊墊，係於與上述第1方向及上述第2方向正交之第4方向上貼合。
  4. 如請求項1之半導體記憶裝置，其進而包含：第1電晶體，其設置於上述第1焊墊與上述第1感測放大器之間；及第2電晶體，其設置於上述第2焊墊與上述第2感測放大器之間；且上述第1電晶體與上述第2電晶體於上述第3方向上排列。
  5. 如請求項4之半導體記憶裝置，其中上述第1電晶體及上述第2電晶體包含高耐壓電晶體。
  6. 如請求項1之半導體記憶裝置，其進而包含：複數個導電層，其等於上述基板之上方，於與上述第1方向及上述第2方向正交之第4方向上積層；及柱，其於上述第4方向上延伸，穿過上述複數個導電層並與上述第1位元線電性連接。
  7. 如請求項6之半導體記憶裝置，其中上述導電層為字元線，上述導電層與上述柱交叉之部分係作為上述第1記憶胞發揮功能。
  8. 如請求項4之半導體記憶裝置，其中上述第1感測放大器係包含第3電晶體，該第3電晶體係設置於上述基板上，且與上述第1電晶體電性連接， 上述第2感測放大器係包含第4電晶體，該第4電晶體係設置於上述基板上，且與上述第2電晶體電性連接。
  9. 如請求項1之半導體記憶裝置，其進而包含：第1配線，其電性連接於上述第1位元線及上述第1焊墊，且於上述第2方向上延伸；及第2配線，其電性連接於上述第2位元線及上述第2焊墊，與上述第1配線相鄰且於上述第2方向上延伸。
  10. 如請求項6之半導體記憶裝置，其進而包含：第3焊墊，其與上述導電層電性連接；第3配線，其與上述第3焊墊電性連接，於上述第2方向上延伸；及第3電晶體，其設置於上述基板上，與上述第3配線電性連接。
  11. 如請求項1之半導體記憶裝置，其進而包含：第1字元線，其於上述第2方向上延伸，與上述第1記憶胞電性連接；及第3電晶體，其設置於上述基板上且係上述第1記憶胞之下方，與上述第1字元線電性連接；於與上述第1方向及上述第2方向交叉之第3方向上，上述第1記憶胞與上述第3電晶體重疊。
  12. 一種半導體記憶裝置，其包含： 第1記憶胞，其設置於基板之上方；第1位元線，其於第1方向上延伸，且電性連接於上述第1記憶胞；第1焊墊，其電性連接於上述第1位元線；第1電晶體，其電性連接於上述第1焊墊；第2電晶體，其電性連接於上述第1電晶體；第2記憶胞，其設置於上述基板之上方；第2位元線，其與上述第1位元線相鄰而於上述第1方向上延伸，且電性連接於上述第2記憶胞；第2焊墊，其電性連接於上述第2位元線；第3電晶體，其電性連接於上述第2焊墊；第4電晶體，其電性連接於上述第3電晶體；上述第2電晶體與上述第4電晶體，係於與上述第1方向交叉之第2方向上排列，上述第1焊墊與上述第2焊墊係相鄰，且於與上述第1方向及上述第2方向交叉之第3方向上排列，上述第1電晶體與上述第3電晶體，係於上述第3方向上排列。
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