CN117255561A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：第1字线，连接于第1存储单元；第2字线，连接于第2存储单元；第3字线，连接于第3存储单元；第4字线，连接于第4存储单元；第1晶体管，电连接于第1字线，具有第1栅极；第2晶体管，电连接于第2字线，具有第2栅极；第3晶体管，电连接于第3字线，具有第3栅极；及第4晶体管，电连接于第4字线，具有第4栅极。第1栅极包含在第1导电层中，第2栅极包含在与第1导电层分开配置的第2导电层中，第3栅极与第4栅极包含在一体连续的第3导电层中。

Description

半导体存储装置
相关申请案的引用
本申请案以2022年06月17日申请的在先日本专利申请第2022-097934号的优先权的利益为基础，且寻求所述利益，所述内容整体通过引用包含在本申请案中。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
已知有能非易失性存储数据的NAND(Not-AND：与非)型闪存。
发明内容
一实施方式提供一种能缩小外形尺寸、或能确保包含感测放大器的电路区域的半导体存储装置。
实施方式的半导体存储装置具备：第1字线，连接于第1存储单元；第2字线，连接于第2存储单元；第3字线，连接于第3存储单元；第4字线，连接于第4存储单元；第1晶体管，电连接于所述第1字线，具有第1栅极；第2晶体管，电连接于所述第2字线，具有第2栅极；第3晶体管，电连接于所述第3字线，具有第3栅极；及第4晶体管，电连接于所述第4字线，具有第4栅极。所述第1栅极包含在第1导电层中，所述第2栅极包含在与所述第1导电层分开配置的第2导电层中，所述第3栅极与所述第4栅极包含在一体连续的第3导电层中。
根据所述构成，能够提供一种能缩小外形尺寸、或能确保包含感测放大器的电路区域的半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的电路构成的框图。
图2是表示第1实施方式的存储单元阵列的块的电路图。
图3是表示第1实施方式的行译码器的电路构成的图。
图4是表示第1实施方式的感测放大器的电路构成的图。
图5是第1实施方式的感测放大器的感测放大器单元的电路图。
图6是表示第1实施方式的半导体存储装置的构造的一例的立体图。
图7是表示第1实施方式的半导体存储装置的存储器芯片的平面布局的图。
图8是表示第1实施方式的半导体存储装置的存储器区域的剖面构造的图。
图9是表示第1实施方式的半导体存储装置的存储器柱的剖面构造的图。
图10是表示第1实施方式的半导体存储装置的引出区域的剖面构造的图。
图11是表示第1实施方式的半导体存储装置的CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)芯片的平面布局的图。
图12是表示第1实施方式的半导体存储装置的CMOS芯片的剖面构造的图。
图13是表示第1实施方式的第1例的半导体存储装置的构造的示意图。
图14是表示第1实施方式的第1例中的引出区域及传送区域的剖面构造的图。
图15是表示第1实施方式的栅极共用晶体管的平面布局的图。
图16是沿第1实施方式的栅极共用晶体管的A-A线的剖视图。
图17是沿第1实施方式的栅极共用晶体管的B-B线的剖视图。
图18是表示第1实施方式的栅极分离晶体管的平面布局的图。
图19是沿第1实施方式的栅极分离晶体管的C-C线的剖视图。
图20是沿第1实施方式的栅极分离晶体管的D-D线的剖视图。
图21是表示排列着第1实施方式的栅极共用晶体管的平面布局的图。
图22是表示排列着第1实施方式的栅极分离晶体管的平面布局的图。
图23是表示第1实施方式的第2例的半导体存储装置的构造的示意图。
图24是表示第1实施方式的第2例中的引出区域及传送区域的剖面构造的图。
图25是表示比较例的半导体存储装置的构造的示意图。
图26是表示与比较例对应的第1实施方式的半导体存储装置的构造的示意图。
图27是表示另一个比较例的半导体存储装置的构造的示意图。
图28是表示与另一个比较例对应的第1实施方式的半导体存储装置的构造的示意图。
图29是表示第2实施方式的第1例的半导体存储装置的构造的示意图。
图30是表示第2实施方式的第1例中的引出区域及传送区域的剖面构造的图。
图31是表示第2实施方式的第2例的半导体存储装置的构造的示意图。
图32是表示第2实施方式的第2例中的引出区域及传送区域的剖面构造的图。
图33是表示比较例的半导体存储装置的构造的示意图。
图34是表示与比较例对应的第2实施方式的半导体存储装置的构造的示意图。
图35是表示另一个比较例的半导体存储装置的构造的示意图。
图36是表示与另一个比较例对应的第2实施方式的半导体存储装置的构造的示意图。
具体实施方式
以下说明中，对具有相同的功能及构成的构成要件，标注共通的参考符号。另外，以下所示的实施方式是例示用来将所述实施方式的技术性思想具体化的装置或方法的实施方式，而非将构成零件的材质、形状、构造及配置等特定为下述情况者。
功能块能够作为将硬件、计算机软件中的任一个或两个组合而实现。功能块未必需要如以下的示例般加以区分。例如，一部分功能可通过与例示的功能块不同的功能块来执行。此外，也可将例示的功能块分割为更细的功能子块。
以下，对实施方式的半导体存储装置进行说明。作为半导体存储装置，举在半导体衬底的上方三维积层着存储单元晶体管的三维积层型NAND型闪存为例进行说明。NAND型闪存是能非易失性存储数据的半导体存储器。
1.第1实施方式对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置的电路构成首先，对第1实施方式的半导体存储装置的电路构成进行说明。图1是表示第1实施方式的半导体存储装置的电路构成的框图。
半导体存储装置10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、序列发生器(或控制电路)16、电压产生电路17、行译码器18、列译码器19、数据寄存器20、及感测放大器21。寄存器群15具备状态寄存器15A、地址寄存器15B及指令寄存器15C。
存储单元阵列11具备1个或多个块BLK0、BLK1、BLK2、……、BLKn(n为0以上的自然数)。多个块BLK0～BLKn各自包含与行及列建立对应的多个存储单元晶体管(以下，也记为存储单元)。存储单元晶体管是能够进行电抹除及编程的非易失性存储单元。存储单元阵列11包含用来对存储单元晶体管施加电压的多个字线、多个位线及源极线。稍后叙述块BLKn的具体构成。
输入输出电路12及逻辑控制电路13经由输入输出端子(或NAND总线)连接于存储器控制器1。输入输出电路12在与存储器控制器1之间经由输入输出端子，收发I/O(Input/Output：输入输出)信号DQ(例如，DQ0、DQ1、DQ2、……、DQ7)。I/O信号DQ将指令、地址及数据等进行通信。
逻辑控制电路13从存储器控制器1经由输入输出端子(或NAND总线)接收外部控制信号。外部控制信号例如包含芯片启动信号CEn、指令锁存启动信号CLE、地址锁存启动信号ALE、写入启动信号WEn、读出启动信号REn、及写入保护信号WPn。信号名中附记的“n”表示所述信号为低电平有效。
芯片启动信号CEn在安装着多个半导体存储装置10的情况下，能够选择半导体存储装置10，在选择所述半导体存储装置10时确立。指令锁存启动信号CLE能将作为信号DQ发送的指令锁存到指令寄存器15C。地址锁存启动信号ALE能将作为信号DQ发送的地址锁存到地址寄存器15B。写入启动信号WEn能将作为信号DQ发送的数据存储到输入输出电路12。读出启动信号REn能将从存储单元阵列11读出的数据作为信号DQ输出。写入保护信号WPn在禁止对半导体存储装置10的写入动作及抹除动作时确立。
就绪/忙碌电路14根据来自序列发生器16的控制，产生就绪/忙碌信号R/Bn。就绪/忙碌信号R/Bn表示半导体存储装置10是就绪状态，还是忙碌状态。就绪状态表示半导体存储装置10为能受理来自存储器控制器1的命令的状态。忙碌状态表示半导体存储装置10为无法受理来自存储器控制器1的命令的状态。存储器控制器1能通过从半导体存储装置10接收就绪/忙碌信号R/Bn，而知晓半导体存储装置10是就绪状态，还是忙碌状态。
状态寄存器15A存储半导体存储装置10的动作所需的状态信息STS。状态寄存器15A依照序列发生器16的指示，将状态信息STS传送到输入输出电路12。
地址寄存器15B存储从输入输出电路12传送而来的地址ADD。地址ADD包含行地址及列地址。行地址例如包含指定动作对象的块BLKn的块地址、及指定所指定的块内的动作对象的字线WL的页地址。
指令寄存器15C存储从输入输出电路12传送的指令CMD。指令CMD例如包含对序列发生器16命令写入动作的写入指令、命令读出动作的读出指令、及命令抹除动作的抹除指令等。
对于状态寄存器15A、地址寄存器15B及指令寄存器15C例如使用SRAM(staticrandom access memory：静态随机存取记忆体)。
序列发生器16从指令寄存器15C接收指令，依照基于所述指令的顺序总括性控制半导体存储装置10。
序列发生器16控制电压产生电路17、行译码器18、列译码器19、数据寄存器20及感测放大器21等，执行写入动作、读出动作及抹除动作。具体来说，序列发生器16基于从指令寄存器15C接收到的写入指令，控制电压产生电路17、行译码器18、数据寄存器20及感测放大器21，对由地址ADD指定的多个存储单元晶体管写入数据。序列发生器16还基于从指令寄存器15C接收到的读出指令，控制电压产生电路17、行译码器18、列译码器19、数据寄存器20及感测放大器21，从由地址ADD指定的多个存储单元晶体管读出数据。序列发生器16还基于从指令寄存器15C接收到的抹除指令，控制电压产生电路17、行译码器18、列译码器19、数据寄存器20及感测放大器21，抹除由地址ADD指定的块中所存储的数据。另外，将包含列译码器19及数据寄存器20等的电路称为列***控制电路。
电压产生电路17从半导体存储装置10的外部经由电源端子接收电源电压VDD及接地电压VSS。电源电压VDD是从半导体存储装置10的外部供给的外部电压，例如为3.3V。接地电压VSS是从半导体存储装置10的外部供给的外部电压，例如为0V。
电压产生电路17使用电源电压VDD，产生写入动作、读出动作及抹除动作所需的多个电压。电压产生电路17将产生的电压供给到存储单元阵列11、行译码器18及感测放大器21等。
行译码器18从地址寄存器15B接收行地址，并对所述行地址进行译码。行译码器18基于行地址的译码结果，选择多个块中的任一个，进一步选择所选择的块BLKn内的字线WL。此外，行译码器18将从电压产生电路17供给的多个电压传送到所选择的块BLKn。稍后叙述行译码器18的具体构成。
列译码器19从地址寄存器15B接收列地址，并对所述列地址进行译码。列译码器19基于列地址的译码结果选择数据寄存器20内的锁存电路。
数据寄存器20具备多个锁存电路。锁存电路暂时存储写入数据或读出数据。
感测放大器21在数据的读出动作时，感测及放大从存储单元晶体管读出到位线的数据。此外，感测放大器21暂时存储从存储单元晶体管读出的读出数据DAT，并将所存储的读出数据DAT传送到数据寄存器20。另外，感测放大器21在数据的写入动作时，暂时存储从输入输出电路12经由数据寄存器20传送的写入数据DAT。此外，感测放大器21将写入数据DAT传送到位线。稍后叙述感测放大器21的具体构成。
1.1.1存储单元阵列的构成接着，对第1实施方式的半导体存储装置10内的存储单元阵列11的电路构成进行说明。如上所述，存储单元阵列11具有多个块BLK0～BLKn。以下，对块BLKn的电路构成进行说明。
图2是存储单元阵列11内的块BLKn的电路图。块BLKn例如具备多个串单元SU0、SU1、SU2、SU3。以下，在记为串单元SU的情况下，表示串单元SU0～SU3中的每一个。串单元SU具备多个NAND串(或存储器串)NS。
这里，为了便于说明，表示出NAND串NS例如具备8个存储单元晶体管MT0、MT1、MT2、……、MT7、及2个选择晶体管ST1及ST2的例。以下，在记为存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT7中的每一个。
存储单元晶体管MT具备控制栅极与电荷存储层，且非易失地存储数据。存储单元晶体管MT0～MT7串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。存储单元晶体管MT能存储1位的数据、或2位以上的数据。
串单元SU0中包含的多个选择晶体管ST1的栅极连接于选择栅极线SGD0。同样地，串单元SU1～SU3各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD1～SGD3。各选择栅极线SGD0～SGD3由行译码器18独立控制。
串单元SU0中包含的多个选择晶体管ST2的栅极连接于选择栅极线SGS。同样地，串单元SU1～SU3各自的选择晶体管ST2的栅极连接于选择栅极线SGS。另外，也有对串单元SU0～SU3的选择晶体管ST2的栅极，分别连接单独的选择栅极线SGS的情况。选择晶体管ST1及ST2用于选择各种动作中的串单元SU。
块BLKn所包含的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。各字线WL0～WL7由行译码器18独立控制。
位线BL0、BL1、BL2、……、BLm(m为0以上的自然数)各自连接于多个块BLK0～BLKn，且连接于位于块BLKn所包含的串单元SU内的1个NAND串NS。也就是说，位线BL0～BLm各自连接于在块BLKn内矩阵状配置的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极。另外，源极线SL连接于多个块BLK0～BLKn。也就是说，源极线SL连接于块BLKn中包含的多个选择晶体管ST2的源极。
总之，串单元SU包含多个连接于不同的位线BL，且连接于同一选择栅极线SGD的NAND串NS。另外，块BLKn包含将字线WL共通化的多个串单元SU。此外，存储单元阵列11包含将位线BL共通化的多个块BLK0～BLKn。
块BLKn例如为数据的抹除单位。也就是说，一起抹除存储在块BLKn内所包含的存储单元晶体管MT中的数据。按每个块依次抹除多个块内的数据。另外，同时并行地抹除多个块内的数据。另外，数据可以串单元SU单位进行抹除，此外，也可以未达串单元SU的单位进行抹除。
将在1个串单元SU内共用字线WL的多个存储单元晶体管MT称为单元组CU。将单元组CU中包含的多个存储单元晶体管MT分别存储的1位数据的集合称为页。单元组CU的存储容量根据存储单元晶体管MT要存储的数据的位数而变化。例如，单元组CU在各存储单元晶体管MT存储1位数据的情况下存储1页数据，在存储2位数据的情况下存储2页数据，在存储3位数据的情况下存储3页数据。
对单元组CU的写入动作及读出动作以页为单位进行。换句话说，对与配设在1个串单元SU的1个字线WL连接的多个存储单元晶体管MT一起进行读出动作及写入动作。
另外，块BLKn具备的串单元的数量不限于SU0～SU3，而能任意设定。另外，串单元SU中包含的NAND串NS的数量、及NAND串NS具备的存储单元晶体管及选择晶体管的数量也能够任意设定。此外，存储单元晶体管MT可为使用绝缘膜作为电荷存储层的MONOS(metal-oxide-nitride-oxide-silicon：金属-氧化物-氮化物-氧化物-硅)型，也可为使用导电层作为电荷存储层的FG(floating gate：浮动栅极)型。
1.1.2行译码器的构成接着，对第1实施方式的半导体存储装置10内的行译码器18的电路构成进行说明。图3是表示半导体存储装置10内的行译码器18的电路构成的图。行译码器18包含多个行译码器单元RD0、RD1、……、RDn。行译码器单元RD0～RDn分别与块BLK0～BLKn建立关联。图3中表示出行译码器单元RD0的详细的电路构成。其它行译码器单元RDn的电路构成与行译码器单元RD0的电路构成同样。
行译码器单元RD0例如包含块译码器BD、传送栅极线TG及bTG、以及传送开关例如晶体管WLSWS、WLSW0、WLSW1、……、WLSW7、WLSWD0、WLSWD1、WLSWD2、WLSWD3、WLSWSu、WLSWD0u、WLSWD1u、WLSWD2u、WLSWD3u。以下，在记为晶体管WLSW的情况下，表示所述晶体管WLSWS～WLSWD3u中的每一个。
块译码器BD对块地址BAd进行译码。块译码器BD基于块地址BAd的译码结果，对传送栅极线TG及bTG中的每一个施加特定电压。具体来说，块译码器BD对传送栅极线bTG，施加施加到传送栅极线TG的信号的反转信号。也就是说，施加到传送栅极线TG的电压、与施加到传送栅极线bTG的电压存在互补的关系。
晶体管WLSWS～WLSWD3u中的每一个例如为高耐压的n通道MOS(Metal OxideSemiconductor：金属氧化物半导体)场效晶体管。晶体管WLSWS～WLSWD3u各自的栅极连接于传送栅极线TG。晶体管WLSWS～WLSWD3u各自的栅极连接于传送栅极线bTG。也就是说，晶体管WLSWS～WLSWD3u中的每一个由块译码器BD控制。另外，晶体管WLSWS～WLSWD3u中的每一个经由电压供给线(或信号线)连接于电压产生电路17。电压供给线由多个块BLK共用。
晶体管WLSWS的漏极连接于电压供给线SGSD。电压供给线SGSD由多个块BLK共用，且作为与选择的块BLKn对应的全域传送栅极线使用。晶体管WLSWS的源极连接于选择栅极线SGS。选择栅极线SGS作为对每个块设置的局部传送栅极线使用。
晶体管WLSW0～WLSW7各自的漏极分别连接于电压供给线CG0～CG7。电压供给线CG0～CG7中的每一个作为由多个块BLK共用的全域字线使用。晶体管WLSW0～WLSW7各自的源极分别连接于字线WL0～WL7。字线WL0～WL7中的每一个作为对每个块设置的局部字线使用。
晶体管WLSWD0～WLSWD3各自的漏极分别连接于电压供给线SGDD0～SGDD3。电压供给线SGDD0～SGDD3中的每一个由多个块BLK共用，且作为与选择的块BLKn对应的全域传送栅极线使用。晶体管WLSWD0～WLSWD3各自的源极分别连接于选择栅极线SGD0～SGD3。选择栅极线SGD0～SGD3中的每一个作为对每个块设置的局部传送栅极线使用。
晶体管WLSWSu的漏极连接于电压供给线USGS。晶体管WLSWSu的源极连接于选择栅极线SGS。晶体管WLSWD0u～WLSWD3u各自的漏极连接于电压供给线USGD。晶体管WLSWD0u～WLSWD3u各自的源极分别连接于选择栅极线SGD0～SGD3。电压供给线USGS及USGD中的每一个由多个块BLK共用，且作为与非选择的块BLKn对应的全域传送栅极线使用。
通过以上构成，行译码器18能够选择块BLKn。具体来说，在各种动作时，与选择的块BLKn对应的块译码器BD将“H”电平及“L”电平的电压分别施加到传送栅极线TG及bTG。与非选择的块BLKn对应的块译码器BD将“L”电平及“H”电平的电压分别施加到传送栅极线TG及bTG。
另外，第1实施方式的半导体存储装置10具备的行译码器18不限定于所述电路构成。例如，行译码器单元RDn包含的晶体管WLSW的个数能基于设置在各块BLKn的存储单元晶体管或选择晶体管等的个数适当变更。本说明书中，也将行译码器单元RDn中包含的晶体管WLSW称为传送开关WLSW。
1.1.3感测放大器的构成接着，对第1实施方式的半导体存储装置10内的感测放大器21的电路构成进行说明。图4是表示半导体存储装置10内的感测放大器21的电路构成的图。感测放大器21包含多个感测放大器单元SAU0、SAU1、……、SAUm(m为0以上的自然数)。
感测放大器单元SAU0～SAUm分别与位线BL0～BLm建立关联。感测放大器单元SAUm例如包含感测放大器部SAm、位线连接部BLHU、锁存电路SDL、ADL及BDL、以及总线LBUS。
感测放大器单元SAUm中，位线连接部BLHU连接在位线BLm与感测放大器部SAm之间。感测放大器部SAm例如在读出动作中，基于位线BLm的电压，判定读出数据是“0”还是“1”。换句话说，感测放大器部SAm感测及放大读出到位线BLm的电压，判定选择的存储单元所存储的数据。锁存电路SDL、ADL及BDL中的每一个暂时保持读出数据或写入数据等。
感测放大器部SAm、以及锁存电路SDL、ADL及BDL中的每一个连接于总线LBUS，且能经由总线LBUS互相收发数据。
另外，数据寄存器20中包含的锁存电路XDL与半导体存储装置10的输入输出电路12连接，用于感测放大器单元SAUm与输入输出电路12之间的数据的输入输出。另外，锁存电路XDL例如也能作为半导体存储装置10的快取存储器使用。例如，半导体存储装置10即便在锁存电路SDL、ADL及BDL正在使用的情况下，只要锁存电路XDL空闲，那么也能设定为就绪状态。
以下，对感测放大器21内的感测放大器单元SAUm的构成进行说明。图5是感测放大器21内的感测放大器单元SAUm的电路图。例如，感测放大器部SAm包含晶体管T0、T1、……、T7、及电容器CA。位线连接部BLHU包含晶体管T8及T9。
晶体管T0例如为p通道MOS场效晶体管。晶体管T1～T7中的每一个例如为n通道MOS场效晶体管。晶体管T8及T9中的每一个例如为比晶体管T0～T7中的每一个更高耐压的n通道MOS场效晶体管。
晶体管T0的源极连接于电压VDDSA的节点。例如，从电压产生电路17对所述节点供给电压VDDSA。晶体管T0的漏极连接于节点ND1。晶体管T0的栅极例如连接于锁存电路SDL的节点INV(未图示)。晶体管T1的漏极连接于节点ND1。晶体管T1的源极连接于节点ND2。对晶体管T1的栅极输入控制信号BLX。晶体管T2的漏极连接于节点ND1。晶体管T2的源极连接于感测节点SEN。对晶体管T2的栅极输入控制信号HLL。
晶体管T3的漏极连接于感测节点SEN。晶体管T3的源极连接于节点ND2。对晶体管T3的栅极输入控制信号XXL。晶体管T4的漏极连接于节点ND2。晶体管T4的源极连接于晶体管T8的漏极。对晶体管T4的栅极输入控制信号BLC。晶体管T5的漏极连接于节点ND2。晶体管T5的源极连接于节点SRC。例如，对节点SRC供给接地电压VSS。晶体管T5的栅极连接于节点INV。
晶体管T7的漏极连接于总线LBUS。晶体管T7的源极连接于晶体管T6的漏极。对晶体管T7的栅极输入控制信号STB。晶体管T6的源极例如接地。换句话说，对晶体管T6的源极供给接地电压VSS。晶体管T6的栅极连接于感测节点SEN。
电容器CA的一个电极连接于感测节点SEN。对电容器CA的另一个电极输入时钟信号CLK。
晶体管T8的漏极连接于晶体管T4的源极。晶体管T8的源极连接于位线BLm。对晶体管T8的栅极输入控制信号BLS。晶体管T9的漏极连接于节点BLBIAS。例如，对节点BLBIAS施加抹除电压VERA。晶体管T9的源极连接于位线BLm。对晶体管T9的栅极输入控制信号BIAS。
在以上说明的感测放大器单元SAUm的电路构成中，节点INV是锁存电路SDL中包含的节点。节点INV的电压基于锁存电路SDL所存储的数据而变化。控制信号BLX、HLL、XXL、BLC、STB、BLS及BIAS、以及时钟信号CLK中的每一个例如通过序列发生器16而产生。例如，在读出动作中，感测放大器部SAm基于控制信号STB被确立的时刻，判定读出到位线BLm的数据。
另外，第1实施方式的半导体存储装置10具备的感测放大器21不限定于所述电路构成。例如，感测放大器单元SAUm具备的锁存电路的个数能基于1个单元单元CU存储的页数适当变更。只要能判定读出到位线BLm的数据，那么感测放大器部SAm也可为其它电路构成。位线连接部BLHU中，也可删除晶体管T9。
1.2半导体存储装置的构造对第1实施方式的半导体存储装置10的构造的一例进行说明。在以下参考的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于半导体存储装置10具有的半导体衬底的表面正交的方向对应。在俯视图中，为了易于观察附图而适当附加了阴影线。俯视图中附加的阴影线未必与附加了阴影线的构成要件的素材或特性相关联。在俯视图及剖视图中的每一个，为了易于观察图，而适当省略配线、接点及层间绝缘膜等的图示。
1.2.1半导体存储装置的整体构造首先，对第1实施方式的半导体存储装置10的整体构造进行说明。图6是表示第1实施方式的半导体存储装置10的整体构造的一例的立体图。半导体存储装置10包含存储器芯片MC及CMOS芯片CC，具有将存储器芯片MC的下表面与CMOS芯片CC的上表面贴合的构造。
存储器芯片MC包含与存储单元阵列11对应的构造。CMOS芯片CC例如包含与输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、序列发生器16、电压产生电路17、行译码器18、列译码器19、数据寄存器20、及感测放大器21对应的构造。
存储器芯片MC的区域例如被分为存储器区域MR、引出区域HR1及HR2、以及焊盘区域PR1。存储器区域MR占据存储器芯片MC的大部分，用于存储数据。例如，存储器区域MR包含多个NAND串NS。引出区域HR1与HR2在X方向上夹着存储器区域MR。也就是说，引出区域HR1及HR2以在X方向上夹着存储器区域MR的方式配置。引出区域HR1及HR2用于存储器芯片MC内的积层配线(例如，字线WL、选择栅极线SGD及SGS)、与CMOS芯片CC内的行译码器18(例如，晶体管WLSW)之间的连接。焊盘区域PR1在Y方向上与存储器区域MR、以及引出区域HR1及HR2中的每一个相邻。焊盘区域PR1例如包含与半导体存储装置10的输入输出电路12关联的电路。
另外，存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊盘区域PR1中的每一个的下部，具有多个贴合焊盘BP1。贴合焊盘BP1例如也称为接合金属。
存储器区域MR内的贴合焊盘BP1连接于所关联的位线BL。引出区域HR1及HR2内的贴合焊盘BP1连接于设置在存储器区域MR的积层配线中所关联的配线(例如，字线WL、选择栅极线SGD及SGS)。焊盘区域PR1内的贴合焊盘BP1与设置在存储器芯片MC上的焊盘(未图示)连接。设置在存储器芯片MC上的焊盘例如用于半导体存储装置10与存储器控制器1之间的连接。
CMOS芯片CC的区域例如被分为感测放大器区域SR、***电路区域PERI、传送区域XR1及XR2、以及焊盘区域PR2。感测放大器区域SR及***电路区域PERI在Y方向上相邻而配置，且在Z方向上与存储器区域MR重叠。感测放大器区域SR例如包含感测放大器21、及列***控制电路(例如，列译码器19及数据寄存器20)。***电路区域PERI例如包含逻辑控制电路13、就绪/忙碌电路14、寄存器群15、序列发生器16、及电压产生电路17等。
传送区域XR1与XR2在X方向上夹着感测放大器区域SR及***电路区域PERI。也就是说，传送区域XR1及XR2以在X方向上夹着感测放大器区域SR及***电路区域PERI的方式配置。传送区域XR1在Z方向上与引出区域HR1、及存储器区域MR的一部分重叠。传送区域XR2在Z方向上与引出区域HR2、及存储器区域MR的一部分重叠。传送区域XR1及XR2包含行译码器18内的多个传送开关，也就是多个晶体管WLSW。焊盘区域PR2在Z方向上与存储器芯片MC内的焊盘区域PR1重叠。焊盘区域PR2包含半导体存储装置10的输入输出电路12等。
另外，CMOS芯片CC在感测放大器区域SR、传送区域XR1及XR2、以及焊盘区域PR2中的每一个的上部，具有多个贴合焊盘BP2。贴合焊盘BP2例如也称为接合金属。
传送区域XR1内的多个贴合焊盘BP2在Z方向上分别与引出区域HR1内的多个贴合焊盘BP1重叠。传送区域XR2内的多个贴合焊盘BP2在Z方向上分别与引出区域HR2内的多个贴合焊盘BP1重叠。所述贴合焊盘BP2与贴合焊盘BP1在Z方向上接触并贴合。
感测放大器区域SR内的多个贴合焊盘BP2在Z方向上分别与存储器区域MR内的多个贴合焊盘BP1重叠。所述贴合焊盘BP2与贴合焊盘BP1在Z方向上接触并贴合。
焊盘区域PR2内的多个贴合焊盘BP2在Z方向上分别与焊盘区域PR1内的多个贴合焊盘BP1重叠。所述贴合焊盘BP2与贴合焊盘BP1在Z方向上接触并贴合。
如上所述，将在存储器芯片MC与CMOS芯片CC之间对向的贴合焊盘BP1与BP2贴合(图6所示的“贴合”)。由此，将存储器芯片MC内的电路与CMOS芯片CC内的电路之间电连接。在存储器芯片MC与CMOS芯片CC之间对向的贴合焊盘BP1与BP2的组可具有边界，也可一体化。
在第1实施方式的半导体存储装置10中，引出区域HR1及HR2在X方向上的各自的宽度、与传送区域XR1及XR2在X方向上的各自的宽度不同。具体来说，传送区域XR1在X方向上的宽度比引出区域HR1在X方向上的宽度宽。传送区域XR2在X方向上的宽度比引出区域HR2在X方向上的宽度宽。也就是说，传送区域XR1的一部分、及传送区域XR2的一部分与存储器区域MR重叠。
传送区域XR1内的贴合焊盘BP2配置在传送区域XR1与引出区域HR1重叠的区域、及传送区域XR1与存储器区域MR重叠的区域。与传送区域XR1内的贴合焊盘BP2对应的焊盘BP1配置在引出区域HR1与传送区域XR1重叠的区域、及存储器区域MR与传送区域XR1重叠的区域。同样地，传送区域XR2内的贴合焊盘BP2配置在传送区域XR2与引出区域HR2重叠的区域、及传送区域XR2与存储器区域MR重叠的区域。与传送区域XR2内的贴合焊盘BP2对应的焊盘BP1配置在引出区域HR2与传送区域XR2重叠的区域、及存储器区域MR与传送区域XR2重叠的区域。
另外，第1实施方式的半导体存储装置10不限定于以上说明的构造。例如，与存储器区域MR相邻的引出区域HR只要设置至少1个即可。半导体存储装置10也可具备多个存储器区域MR及引出区域HR的组。所述情况下，与存储器区域MR及引出区域HR的配置对应而适当设置感测放大器区域SR、传送区域XR及***电路区域PERI的组。另外，存储器芯片MC及CMOS芯片CC的配置也可上下相反，换句话说，可在Z方向上相反。所述情况下，设置在存储器芯片MC的上表面的贴合焊盘BP1、与设置在CMOS芯片CC的下表面的贴合焊盘BP2贴合。此外，用于与外部连接的焊盘设置在CMOS芯片CC上。
1.2.2存储器芯片MC的构造接着，对第1实施方式的半导体存储装置10中的存储器芯片MC的构造进行说明。
1.2.2.1存储器芯片MC的平面布局使用图7，对存储器芯片MC的平面布局进行说明。图7是表示第1实施方式的半导体存储装置10中的存储器芯片MC的平面布局的一例的图。图7表示出与块BLK0及BLK1对应的区域。如图7所示，存储器芯片MC包含多个狭缝ST及SHE、多个存储器柱MP、多个位线BL、及多个接点CT及CV。
多个狭缝ST及SHE在Y方向上排列。例如，在狭缝ST与另外狭缝ST之间排列3个狭缝SHE。各狭缝ST及SHE沿X方向延伸。各狭缝ST横穿存储器区域MR、引出区域HR1及HR2。各狭缝SHE横穿存储器区域MR、及引出区域HR1及HR2内的选择栅极线SGD。也就是说，各狭缝ST或SHE将隔着所述狭缝ST或SHE相邻的配线层(或导电层)之间分断及绝缘。具体来说，各狭缝ST将与字线WL0～WL7以及选择栅极线SGD及SGS分别对应的多个配线层分断及绝缘。各狭缝SHE将与字线WL0～WL7及选择栅极线SGD分别对应的多个配线层分断及绝缘。
各存储器柱MP例如作为1个NAND串NS发挥功能。多个存储器柱MP在存储器区域MR内且相邻的狭缝ST或SHE之间的区域，例如4列交错状而配置。本例中，由狭缝ST或SHE划分的各区域与1个串单元SU对应。另外，能适当变更相邻的狭缝ST或SHE之间的存储器柱MP的个数及配置。
多个位线BL在X方向上排列。各位线BL在Y方向上延伸。各位线BL对每个串单元SU与至少1个存储器柱MP重叠。本例中，2个位线BL与1个存储器柱MP重叠。在与存储器柱MP重叠的多个位线BL中的1个位线BL、与所述存储器柱MP之间，设置接点CV。各存储器柱MP经由接点CV，连接于所关联的位线BL。
在引出区域HR1及HR2中的每一个，选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD各自具有与上层配线层(或导电层)不重叠的部分(以下，称为平台部分)。将与上层配线层不重叠的部分的形状称为阶梯(step)、阶地(terrace)、缘石(rimstone)等。具体来说，在选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间各自设置平台部分。字线WL1到字线WL5也同样，在与上一个字线之间设置平台部分。
多个接点CT中的每一个用于字线WL0～WL7以及选择栅极线SGS及SGD中的每一个、与行译码器18内的晶体管WLSW之间的连接。另外，各接点CT配置在字线WL0～WL7以及选择栅极线SGS及SGD各自的平台部分上。这里，已表示字线WL0～WL7及选择栅极线SGS的平台部分上的接点CT在X方向上配置成一列的例，但是也可在Y方向上分别错开配置。
与块BLK0建立关联的接点CT例如配置在引出区域HR1中，与块BLK1建立关联的接点CT配置在引出区域HR2中。换句话说，例如，偶数编号的块BLK经由引出区域HR1内的接点CT，连接于行译码器18内的晶体管WLSW。奇数编号的块BLK经由引出区域HR2内的接点CT，连接于行译码器18内的晶体管WLSW。
在存储器芯片MC的平面布局中，所述存储器区域MR、引出区域HR1及HR2在Y方向上重复配置。另外，接点CT对于各块BLK的配置不限定于以上说明的布局。例如，在省略单侧的引出区域HR的情况下，与各块BLK对应的接点CT集中配置在与存储器区域MR相接的单侧的引出区域HR中。另外，也可在引出区域HR1及HR2的两侧配置接点CT，从各块BLK的两侧施加电压。引出区域HR也可配置成由存储器区域MR夹着。
1.2.2.2存储器芯片MC的剖面构造使用图8，对存储器芯片MC中的存储器区域MR的剖面构造进行说明。图8是表示第1实施方式的半导体存储装置10中的存储器区域MR的剖面构造的一例的图。图8表示出包含存储器柱MP、狭缝ST及SHE，且沿着Y方向的剖面。另外，图8中的Z方向相对于图6翻转而表示。也就是说，图8的上方与图6的下侧对应，图8的下方与图6的上侧对应。如图8所示，存储器区域MR包含绝缘层22～27、导电层30～33、34b、34w、35b、35w、36b、36w、以及接点CV、V1及V2。
绝缘层22例如设置在存储器芯片MC的最上层。但是不限于此，也可在绝缘层22之上设置配线层或绝缘层等。在绝缘层22之下设置导电层30。导电层30例如形成为沿着XY平面扩展的板状，作为源极线SL使用。导电层30例如包含掺杂了磷的多晶硅。
在导电层30之下设置绝缘层23。在绝缘层23之下设置导电层31。导电层31例如形成为沿着XY平面扩展的板状，作为选择栅极线SGS使用。导电层31例如包含掺杂了磷的多晶硅。选择栅极线SGS也可由多个导电层31构成。在选择栅极线SGS由多个导电层31构成的情况下，多个导电层31也可由互不相同的导电体构成。
在导电层31之下设置绝缘层24。在绝缘层24之下，交替积层导电层32与绝缘层25。多个导电层32中的每一个例如形成为沿着XY平面扩展的板状。多个导电层32从导电层30侧起，分别依序作为字线WL0～WL7使用。导电层32例如包含钨。
在最下层的导电层32之下设置绝缘层26。在绝缘层26之下设置导电层33。导电层33例如形成为沿着XY平面扩展的板状，作为选择栅极线SGD使用。选择栅极线SGD也可由多个导电层33构成。导电层33例如包含钨。
在导电层33之下设置绝缘层27。在绝缘层27之下设置导电层34b。导电层34b例如形成为在Y方向延伸的线状，作为位线BL使用。也就是说，在未图示的区域中，多个导电层34b沿X方向排列。导电层34b例如包含铜。以下，将设置着导电层34b的配线层称为M0。
各存储器柱MP沿Z方向延伸。各存储器柱MP贯通绝缘层23～26、及导电层31～33。存储器柱MP的上部与导电层30相接。存储器柱MP的下部到达绝缘层27。
各存储器柱MP例如包含半导体层40、隧道绝缘层(也称为隧道绝缘膜)41、绝缘层42、及阻挡绝缘层43。
半导体层40沿Z方向延伸。例如，半导体层40的下端包含在含有绝缘层27的层中。半导体层40的上端与导电层30接触。隧道绝缘层41配置在半导体层40的侧面。绝缘层42配置在隧道绝缘层41的侧面。阻挡绝缘层43配置在绝缘层42的侧面。
存储器柱MP与导电层31(选择栅极线SGS)交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电层32(字线WL)交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电层33(选择栅极线SGD)交叉的部分作为选择晶体管STI发挥功能。也就是说，半导体层40作为存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2各自的通道层发挥功能。绝缘层42作为存储单元晶体管MT的电荷存储层发挥功能。
在各存储器柱MP的半导体层40之下，设置柱状的接点CV。在所图示的区域中，表示出与2个存储器柱MP中的1个存储器柱MP对应的接点CV。对于在所述区域中未连接接点CV的存储器柱MP，在未图示的区域中连接接点CV。1个导电层34b(位线BL)与接点CV之下接触。
狭缝ST形成为至少一部分沿着XZ平面扩展的板状，将绝缘层23～26及导电层31～33分断。狭缝ST的下端包含在含有绝缘层27的层中。狭缝ST的上端例如与导电层30接触。狭缝ST例如包含氧化硅(SiO2)。
狭缝SHE例如形成为沿着XZ平面扩展的板状，将导电层33及绝缘层26分断。狭缝SHE的下端包含在含有绝缘层27的层中。狭缝SHE的上端例如与导电层32接触。狭缝SHE例如包含氧化硅(SiO2)。
在导电层34b之下设置柱状的接点V1。在接点V1之下设置导电层35b。导电层35b作为连接存储器芯片MC内的电路的配线使用。以下，将设置着导电层35b的配线层称为M1。
在导电层35b之下设置柱状的接点V2。在接点V2之下设置导电层36b。导电层36b与存储器芯片MC的界面相接，作为贴合焊盘BP1使用。导电层36b例如包含铜。以下，将设置着导电层36b的配线层称为MB。另外，在配线层MB还设置后述的导电层36s及36w。
图9是沿着图8的IX-IX线的剖视图，表示出第1实施方式的半导体存储装置10中的存储器柱MP的剖面构造的一例。具体来说，图9表示出包含存储器柱MP及导电层32，且与半导体存储装置10具有的半导体衬底的表面平行的剖面。
如图9所示，半导体层40例如设置在存储器柱MP的中央部。隧道绝缘层41包围半导体层40的侧面。绝缘层42包围隧道绝缘层41的侧面。阻挡绝缘层43包围绝缘层42的侧面。导电层32包围阻挡绝缘层43的侧面。隧道绝缘层41及阻挡绝缘层43中的每一个例如包含氧化硅(SiO2)。绝缘层42例如包含氮化硅(SiN)。另外，各存储器柱MP也可在半导体层40的内侧还包含绝缘层，且所述绝缘层位于存储器柱MP的中央部。也就是说，半导体层40也可具有设置成筒状的绝缘层。
使用图10，对存储器芯片MC中的引出区域HR1的剖面构造进行说明。图10是表示第1实施方式的半导体存储装置10中的引出区域HR1的剖面构造的一例的图。图10表示出与引出区域HR1中包含的偶数号的块BLK对应的剖面。另外，图10中的Z方向与图8同样，相对于图6翻转而表示。如图10所示，在引出区域HR1中，选择栅极线SGS(导电层31)、字线WL0～WL7(导电层32)、以及选择栅极线SGD(导电层33)各自的端部呈阶梯状设置。另外，在引出区域HR1中，例如设置接点CT、V1及V2、导电层34w、35w及36w。
具体来说，导电层31在Z方向上，具有不与下方的导电层32及33重叠的平台部分。各导电层32在Z方向上，具有不与下方的导电层32及33重叠的平台部分。导电层33在Z方向上，具有平台部分。多个接点CT分别设置在导电层31～33各自的平台部分之下。多个接点CT各自的下部例如沿着设置配线层M0的面而配置。换句话说，多个接点CT各自的下部位于距导电层30大致相同的距离的位置。
在各接点CT之下例如设置导电层34w。导电层34w包含在配线层M0中。在导电层34w之下设置接点V1。在接点V1之下设置导电层35w。导电层35w包含在配线层M1中。在导电层35w之下设置接点V2。在接点V2之下设置导电层36w。导电层36w含在配线层MB中。也就是说，导电层36w与存储器芯片MC的界面相接，作为贴合焊盘BP1使用。导电层36w例如包含铜。
另外，图10仅表示出设置在与字线WL3对应的导电层34w上的接点V1及V2以及导电层35w及36w的组。在未图示的区域中，对其它导电层34w连接接点V1及V2以及导电层35w及36w的组。与引出区域HR1且第奇数个块BLK对应的区域中的构造与相对于图10所示的构造省略了接点CT的构造类似。另外，与引出区域HR2且第奇数个块BLK对应的区域中的构造与使图10所示的构造以YZ平面为对称面翻转后的构造类似。
1.2.3CMOS芯片CC的构造接着，对第1实施方式的半导体存储装置10中的CMOS芯片CC的构造进行说明。
1.2.3.1CMOS芯片CC的平面布局使用图11，对CMOS芯片CC的平面布局进行说明。图11是表示第1实施方式的半导体存储装置10中的CMOS芯片CC的平面布局的一例的图。图11表示出块BLK、感测放大器单元SAU、及行译码器单元RDn的连接关系。以下参考的附图将在X方向上设置着存储器区域MR、引出区域HR1及HR2、感测放大器区域SR、传送区域XR1及XR2的范围，分别表示为区域wMR、wHR1、wHR2、wSR、wXR1及wXR2。另外，以下，为了将说明简洁化，对存储单元阵列11具备16个块BLK0～BLK15，行译码器18具备行译码器单元RD0～RD15的情况进行说明。
传送区域XR1包含着偶数编号行译码器单元RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14。传送区域XR2包含奇数编号的行译码器单元RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15。行译码器单元RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14分别隔着感测放大器区域SR，在X方向上与行译码器单元RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15对向。也就是说，行译码器单元RD0、RD2至RD14、与行译码器单元RD1、RD3至RD15以隔着感测放大器区域SR的方式配置在X方向上。
例如，多个感测放大器单元SAU0～SAUm沿X方向排列在感测放大器区域SR中。
另外，在存储器区域MR中，块BLK0～BLK15在Y方向上排列。如上所述，块BLK0～BLK15分别由行译码器单元RD0～RD15控制。也就是说，偶数编号的块BLK由配置在传送区域XR1的行译码器单元RD控制。此外，奇数编号的块BLK由配置在传送区域XR2的行译码器单元RD控制。
另外，以上说明的块BLK、感测放大器单元SAU、及行译码器单元RD的配置仅为一例。例如，连接于各块BLK的行译码器单元RD的配置能在传送区域XR1及XR2内适当变更。
1.2.3.2CMOS芯片CC的剖面构造使用图12，对CMOS芯片CC的剖面构造进行说明。图12是表示第1实施方式的半导体存储装置10中的CMOS芯片CC的剖面构造的一例的图。图12表示出将存储器芯片MC与CMOS芯片CC贴合的构造。图12还表示出传送区域XR1内与晶体管WLSW6对应的构成、及感测放大器区域SR内与晶体管T8对应的构成。如图12所示，CMOS芯片CC例如包含半导体衬底50、导电层GC及51b、52b、53b、54b、55b及56b、51w、52w、53w、54w、55w及56w、以及柱状的接点C0～C5。
半导体衬底50用于形成CMOS芯片CC，例如包含P型杂质。另外，半导体衬底50包含省略图示的多个阱区域。例如，在多个阱区域中的每一个形成晶体管。而且，多个阱区域之间由元件分离区域(例如，STI(Shallow Trench Isolation：浅沟槽隔离))分离。
在传送区域XR1中，在半导体衬底50上介隔栅极绝缘膜设置导电层GC。传送区域XR1内的导电层GC例如作为行译码器单元RD所包含的晶体管WLSW6的栅极电极使用。在半导体衬底50的阱区域中，设置晶体管WLSW6的未图示的源极区域及漏极区域。此外，在晶体管WLSW6的源极区域上设置接点C0。
传送区域XR1中，在接点C0上设置导电层51w。在导电层51w上设置接点C1。在接点C1上设置导电层52w。在导电层52w上设置接点C2。在接点C2上设置导电层53w。在导电层53w上设置接点C3。在接点C3上设置导电层54w。在导电层54w上设置接点C4。在接点C4上设置导电层55w。在导电层55w上设置接点C5。此外，在接点C5上设置导电层56w。
导电层56w配置在CMOS芯片CC与存储器芯片MC的界面中，作为贴合焊盘BP2使用。传送区域XR1内的导电层56w与对向配置的存储器区域MR内的导电层36w贴合。导电层36w配置在存储器芯片MC与CMOS芯片CC的界面中，作为贴合焊盘BP1使用。导电层56w例如与字线WL6电连接。导电层56w例如包含铜。传送区域XR1虽然省略了图示，但是包含具有与晶体管WLSW6同样的构造的多个晶体管。另外，传送区域XR2中的构造与传送区域XR1的构造同样。
感测放大器区域SR中，在半导体衬底50上介隔栅极绝缘膜设置导电层GC。感测放大器区域SR内的导电层GC例如作为感测放大器单元SAUm所包含的晶体管T8的栅极电极使用。在半导体衬底50的阱区域中，设置晶体管T8的未图示的源极区域及漏极区域。此外，在晶体管T8的源极区域上设置接点C0。
感测放大器区域SR中，在接点C0上设置导电层51b。在导电层51b上设置接点C1。在接点C1上设置导电层52b。在导电层52b上设置接点C2。在接点C2上设置导电层53b。在导电层53b上设置接点C3。在接点C3上设置导电层54b。在导电层54b上设置接点C4。在接点C4上设置导电层55b。在导电层55b上设置接点C5。此外，在接点C5上设置导电层56b。
导电层56b配置在CMOS芯片CC与存储器芯片MC的界面中，作为贴合焊盘BP2使用。感测放大器区域SR内的导电层56b与对向配置的存储器区域MR内的导电层36b(贴合焊盘BP1)贴合。导电层56b例如与作为位线BL的导电层34b电连接。导电层36b例如包含铜。感测放大器区域SR虽然省略了图示，但是包含具有与晶体管T8同样的构造的多个晶体管。
以下，将设置着导电层51w及51b的配线层称为D0。将设置着导电层52w及52b的配线层称为D1。将设置着导电层53w及53b的配线层称为D2。将设置着导电层54w及54b的配线层称为D3。将设置着导电层55w及55b的配线层称为D4。此外，将设置着导电层56w及56b的配线层称为DB。另外，在配线层DB还设置后述的导电层56s。分别设置在配线层D0～D3的导电层51w～55w作为连接晶体管WLSW与导电层56w的配线使用。分别设置在配线层D0～D3的导电层51b～55b作为连接晶体管T8与导电层56b的配线使用。
另外，设置在CMOS芯片CC上的配线层的数量能设计为任意数量。另外，连接于导电层51w～56w及51b～56b中的每一个的接点也可根据电路的设计而省略。
连接以上说明的字线WL6与晶体管WLSW6的路径、及连接位线BL与晶体管T8的路径仅为一例。用于字线WL以及选择栅极线SGD及SGS中的任一个、与行译码器单元RD包含的晶体管WLSW之间的连接，且在X方向延伸的配线可设置在存储器芯片MC侧与CMOS芯片侧中的任一侧，也可设置在这两侧。同样地，用于位线BL与感测放大器单元SAU包含的晶体管之间的连接，且在X方向延伸的配线可设置在存储器芯片MC侧与CMOS芯片侧中的任一侧，也可设置在这两侧。这样，能够适当变更用来连接存储器芯片MC内的电路与CMOS芯片CC内的电路的配线的布局。
1.2.4传送区域XR(晶体管WLSW)的构造接着，对第1实施方式的CMOS芯片CC的传送区域XR1及XR2的构造进行说明。第1实施方式中，设置在传送区域XR1及XR2的多个晶体管WLSW由具有不同的构造的2种晶体管构成。1种是具有由多个晶体管共用包含栅极的配线(以下，称为栅极配线)的构造的晶体管。也就是说，多个晶体管WLSW的栅极具有由一体连续而形成的导电层GC构成的构造。以下，将1个导电层GC作为栅极共用的晶体管称为栅极共用晶体管SH。另1种是具有将栅极配线由各晶体管分离的构造的晶体管。也就是说，各晶体管WLSW的栅极具有由分离的各个导电层GC构成的构造。以下，将以分离的各个导电层GC为栅极的各晶体管称为栅极分离晶体管SE。
另外，在第1实施方式中，分为CMOS芯片CC的外形与存储器芯片MC的外形大体一致的情况、及CMOS芯片CC的外形比存储器芯片MC的外形大的情况进行说明。将CMOS芯片CC与存储器芯片MC的外形大体一致的情况设为第1例，将CMOS芯片CC的外形比存储器芯片MC的外形大的情况设为第2例。
1.2.4.1第1例使用图13，对第1实施方式的第1例的半导体存储装置10的构造的概要进行说明。图13是表示第1例的半导体存储装置10的构造的示意图。图13表示从侧面(或Y方向)观察时的X方向上的存储器区域MR、引出区域HR1及HR2、感测放大器区域SR、以及传送区域XR1及XR2的布局。另外，在引出区域HR1及HR2中，表示出将字线WL以及选择栅极线SGD及SGS图像化后的形状。
在X方向上，CMOS芯片CC的外形与存储器芯片MC的外形大体一致。换句话说，从Z方向观察时，CMOS芯片CC中的传送区域XR1的外侧端部与存储器芯片MC中的引出区域HR1的外侧端部大致齐平。CMOS芯片CC中的传送区域XR2的外侧端部与存储器芯片MC中的引出区域HR2的外侧端部大致齐平。
另外，感测放大器区域SR、以及传送区域XR1及XR2的一部分在Z方向上与存储器区域MR重叠而配置。换句话说，半导体存储装置10具有如下构造：从Z方向观察时，存储器区域MR、与感测放大器区域SR、传送区域XR1的一部分及传送区域XR2的一部分重叠。
另外，存储器芯片MC内的一部分字线WL或选择栅极线SGD及SGS使用与沿Y方向延伸的位线BL正交的配线，连接于CMOS芯片CC的传送区域XR1及XR2内的晶体管WLSW。存储器芯片MC内的一部分位线BL使用与位线BL正交的配线，连接于CMOS芯片CC的感测放大器区域SR内的感测放大器部SA(或感测放大器单元SAU)。
如上所述，在传送区域XR1及XR2中的每一个配置多个晶体管WLSW。在传送区域XR1的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。另一方面，在传送区域XR1的内侧(也就是感测放大器区域SR侧)的区域，换句话说，在传送区域XR1的外侧的端部区域以外的区域配置多个栅极共用晶体管SH，作为晶体管WLSW。
同样地，在传送区域XR2的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。另一方面，在传送区域XR2的内侧(也就是感测放大器区域SR侧)的区域，换句话说，在传送区域XR2的外侧的端部区域以外的区域配置多个栅极共用晶体管SH，作为晶体管WLSW。
接着，使用图14，说明半导体存储装置10中的引出区域HR1及传送区域XR1的详细构造。图14是第1例中的引出区域HR1及传送区域XR1的沿着X方向的剖视图。另外，由于引出区域HR2及传送区域XR2的构造与引出区域HR1及传送区域XR1的构造大致同样，所以省略记载。
如图14所示，在传送区域XR1的外侧(也就是芯片端侧)的端部区域中配置多个栅极分离晶体管SE，作为晶体管WLSW。
例如，晶体管WLSWS的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。另外，导电层56s及导电层36s分别为贴合焊盘BP2及BP1。
导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层31(也就是选择栅极线SGS)。由此，晶体管WLSWS的源极电连接于选择栅极线SGS。
同样地，例如，晶体管WLSW0的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层32(也就是字线WL0)。由此，晶体管WLSW0的源极电连接于字线WL0。
如图14所示，在传送区域XR1的感测放大器区域SR侧的区域中配置多个栅极共用晶体管SH，作为晶体管WLSW。
例如，晶体管WLSW3的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。另外，导电层56w及导电层36w分别为贴合焊盘BP2及BP1。
导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL3)。由此，晶体管WLSW3的源极电连接于字线WL3。
同样地，例如，晶体管WLSW4的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层33(也就是字线WL4)。由此，晶体管WLSW4的源极电连接于字线WL4。
接着，对栅极共用晶体管SH及栅极分离晶体管SE的平面布局及剖面构造进行说明。
图15是表示栅极共用晶体管SH的平面布局的一例的图，且表示出在X方向上排列着2个栅极共用晶体管SH的状况。图16是沿着图15中的A-A线的剖视图，表示出栅极共用晶体管SH的栅极、源极及漏极的剖面构造。
在半导体衬底50中设置2个有效区域AA。在2个有效区域AA之间设置元件分离区域(例如STI)EI。在各有效区域AA中设置源极SO及漏极DR。在源极SO与漏极DR之间的有效区域AA上设置栅极绝缘膜GI。在栅极绝缘膜GI上设置作为栅极的导电层GC。导电层GC作为2个栅极共用晶体管SH的栅极发挥功能。导电层GC一体连续形成在2个栅极共用晶体管SH的栅极绝缘膜GI上。此外，在有效区域AA之间的元件分离区域EI上设置屏蔽层GS。
例如，在写入动作中，栅极共用晶体管SH如以下般动作。如图16所示，对作为栅极的导电层GC供给电压VPGMH。从电压产生电路17经由电压供给线CG对漏极DR供给写入电压VPGM。由此，栅极共用晶体管SH成为接通状态，来自电压产生电路17的写入电压VPGM通过漏极DR及源极SO供给到字线WL。另外，电压VPGMH是比写入电压VPGM高出栅极共用晶体管SH的阈值电压量以上的电压。
但是，在栅极共用晶体管中，具有能由多个晶体管共用栅极，且栅极配线的引绕较为容易的优点，但是如以下所述，有形成寄生晶体管，发生漏电流的情况。
图17是沿着图15中的B-B线的剖视图，表示出2个栅极共用晶体管SH与元件分离区域EI的剖面构造。当2个栅极共用晶体管SH相邻排列时，有形成以元件分离区域EI上的导电层GC为栅极的寄生晶体管的情况。当形成寄生晶体管时，漏电流从一个栅极共用晶体管SH的漏极DR，经由元件分离区域EI下的有效区域AA流向另一个栅极共用晶体管SH的源极SO。因此，为了减少寄生晶体管中产生的漏电流，在排列多个栅极共用晶体管SH的情况下，将相邻的有效区域AA之间的距离Dh设定得较长。
图18是表示栅极分离晶体管SE的平面布局的一例的图，表示在X方向上排列着2个栅极分离晶体管SE的状况。图19是沿着图18中的C-C线的剖视图，表示出栅极分离晶体管SE的栅极、源极及漏极的剖面构造。
在半导体衬底50中设置2个有效区域AA。在2个有效区域AA之间设置元件分离区域EI。在各有效区域AA中设置源极SO及漏极DR。在源极SO与漏极DR之间的有效区域AA上设置栅极绝缘膜GI。在栅极绝缘膜GI上分别设置作为栅极的导电层GC。导电层GC各自分离地配置在栅极分离晶体管SE的栅极绝缘膜GI上。各导电层GC作为栅极分离晶体管SE各自的栅极发挥功能。此外，在有效区域AA之间的元件分离区域EI上设置屏蔽层GS。
例如，栅极分离晶体管SE与栅极共用晶体管SH同样，在写入动作中如以下般动作。如图19所示，对作为栅极的导电层GC供给电压VPGMH。从电压产生电路17经由电压供给线CG对漏极DR供给写入电压VPGM。由此，栅极分离晶体管SE成为接通状态，来自电压产生电路17的写入电压VPGM通过漏极DR及源极SO供给到字线WL。
在栅极分离晶体管SE中，具有在相邻的栅极分离晶体管SE之间不形成寄生晶体管，不产生漏电流的优点，但是如以下所述，由于导电层GC被分离，所以有不易于栅极配线的引绕的情况。
图20是沿着图18中的D-D线的剖视图，表示出2个栅极分离晶体管SE与元件分离区域EI的剖面构造。如图18及图20所示，在有效区域AA之间的元件分离区域EI上设置屏蔽层GS。例如，对屏蔽层GS供给接地电压VSS。由此，能够防止形成将元件分离区域EI作为栅极绝缘膜的寄生晶体管，减少漏电流的产生。这样，由于能够防止形成寄生晶体管，所以在栅极分离晶体管SE中，能将相邻的有效区域AA之间的距离De设定得较短。也就是说，能将相邻的栅极分离晶体管SE中的有效区域AA之间的距离De设定得比相邻的栅极共用晶体管SH中的有效区域AA之间的距离Dh短。
接着，对排列着多个栅极共用晶体管SH的平面布局进行说明。图21是表示排列着多个栅极共用晶体管SH的平面布局的图。如图21所示，多个栅极共用晶体管SH沿X方向排列在半导体衬底上。多个栅极共用晶体管SH的栅极由导电层GC共用。导电层GC一体连续形成。导电层GC经由接点Ch等连接于块译码器BD。
各栅极共用晶体管SH的漏极(或源极)例如分别连接于设置在导电层D0的配线上。
接着，对排列着多个栅极分离晶体管SE的平面布局进行说明。图22是表示排列着多个栅极分离晶体管SE的平面布局的图。如图22所示，多个栅极分离晶体管SE沿X方向排列在半导体衬底上。多个栅极分离晶体管SE各自的栅极由各导电层GC构成。各导电层GC通过导电层D0及连接于导电层D0的接点Ce而电连接。连接于导电层GC的导电层D0经由接点Ch等连接于块译码器BD。
各栅极分离晶体管SE的漏极(或源极)例如分别连接于设置在导电层D0及D1的配线上。
如图21及图22所示，相邻的栅极共用晶体管SH的有效区域AA之间的距离Dh，比相邻的栅极分离晶体管SE的有效区域AA之间的距离De长。也就是说，相邻的栅极共用晶体管SH之间的元件分离区域EI的长度比相邻的栅极分离晶体管SE之间的元件分离区域EI的长度长。因此，配置多个(例如，图21所示的7个)栅极共用晶体管SH所需的区域Rh需要比配置多个(例如，图22所示的7个)栅极分离晶体管SE所需的区域Re更大的区域。
另外，多个栅极共用晶体管SH共用栅极配线(导电层GC)。另一方面，多个栅极分离晶体管SE不共用栅极配线，而各栅极分离晶体管SE各自具备栅极配线。因此，在栅极分离晶体管SE中，需要用来连接栅极配线的配线(导电层D0及D1)。因此，在栅极共用晶体管SH的排列中，能削减用来连接排列栅极分离晶体管SE所需的栅极配线的配线。
1.2.4.2第2例使用图23，对第1实施方式的第2例的半导体存储装置10的构造的概要进行说明。图23是表示第2例的半导体存储装置10的构造的示意图。与第1例同样，图23表示从侧面(或Y方向)观察时的X方向上的存储器区域MR、引出区域HR1及HR2、感测放大器区域SR、以及传送区域XR1及XR2的布局。在引出区域HR1及HR2中，表示出将字线WL以及选择栅极线SGD及SGS图像化后的形状。
在X方向上，CMOS芯片CC的外形比存储器芯片MC的外形大。换句话说，从Z方向观察时，CMOS芯片CC中的传送区域XR1的外侧端部，比存储器芯片MC中的引出区域HR1的外侧端部更朝外侧伸出。CMOS芯片CC中的传送区域XR2的外侧端部，比存储器芯片MC中的引出区域HR2的外侧端部更朝外侧伸出。
另外，感测放大器区域SR、以及传送区域XR1及XR2的一部分在Z方向上与存储器区域MR重叠配置。换句话说，半导体存储装置10具有如下构造：从Z方向观察时，存储器区域MR、与感测放大器区域SR、传送区域XR1的一部分及传送区域XR2的一部分重叠。
传送区域XR1的一部分在Z方向上与引出区域HR1重叠配置。传送区域XR2的一部分在Z方向上与引出区域HR2重叠配置。换句话说，半导体存储装置10具有如下构造：从Z方向观察时，引出区域HR1与传送区域XR1的一部分重叠，而且引出区域HR2与传送区域XR2的一部分重叠。
另外，存储器芯片MC内的一部分字线WL或选择栅极线SGD及SGS使用与沿Y方向延伸的位线BL正交的配线，连接于CMOS芯片CC的传送区域XR1及XR2内的晶体管WLSW。存储器芯片MC内的一部分位线BL使用与位线BL正交的配线，连接于CMOS芯片CC的感测放大器区域SR内的感测放大器部SA(或感测放大器单元SAU)。
如上所述，对传送区域XR1及XR2中的每一个配置多个晶体管WLSW。在传送区域XR1的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。另一方面，在传送区域XR1的内侧(也就是感测放大器区域SR侧)的区域中配置多个栅极共用晶体管SH，作为晶体管WLSW。
同样地，在传送区域XR2的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。另一方面，在传送区域XR2的内侧(也就是感测放大器区域SR侧)的区域中配置多个栅极共用晶体管SH，作为晶体管WLSW。
接着，使用图24，说明半导体存储装置10中的引出区域HR1及传送区域XR1的详细构造。图24是第2例中的引出区域HR1及传送区域XR1的沿着X方向的剖视图。另外，由于引出区域HR2及传送区域XR2的构造与引出区域HR1及传送区域XR1的构造大致同样，所以省略记载。
如图24所示，在传送区域XR1的外侧(也就是芯片端侧)的端部区域中配置多个栅极分离晶体管SE，作为晶体管WLSW。
例如，晶体管WLSWS的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。导电层56s及导电层36s分别为贴合焊盘BP2及BP1。
导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层31(也就是选择栅极线SGS)。例如，导电层35s是在X方向上，比选择栅极线SGS更朝芯片端侧延伸的导电层。由此，晶体管WLSWS的源极电连接于选择栅极线SGS。
同样地，例如，晶体管WLSW0的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。
导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层32(也就是字线WL0)。例如，导电层35w是在X方向上，比字线WL0更朝芯片端侧延伸的导电层。由此，晶体管WLSW0的源极电连接于字线WL0。
晶体管WLSWS及WLSW0的栅极由各自分离的各个导电层GC构成。也就是说，构成栅极分离晶体管SE的栅极的栅极配线由各个导电层GC形成。
如图24所示，在传送区域XR1的感测放大器区域SR侧的区域配置多个栅极共用晶体管SH，作为晶体管WLSW。
例如，晶体管WLSW3的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL3)。例如，导电层35w是在X方向上，从字线WL3的端部侧延伸到感测放大器区域SR侧的导电层。由此，晶体管WLSW3的源极电连接于字线WL3。
同样地，例如，晶体管WLSW4的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL4)。例如，导电层35w是在X方向上，从字线WL4的端部侧延伸到感测放大器区域SR侧的导电层。由此，晶体管WLSW4的源极电连接于字线WL4。
晶体管WLSW3及WLSW4的栅极由一体连续而形成的导电层GC构成。也就是说，构成栅极共用晶体管SH的栅极的栅极配线由一体连续的导电层GC形成。
1.3第1实施方式的效果根据第1实施方式，能够提供能缩小外形尺寸、或能确保包含感测放大器的电路区域的半导体存储装置。
以下，对第1实施方式的效果进行说明。
本实施方式的半导体存储装置具有将存储器芯片MC与CMOS芯片CC贴合的构造。在存储器芯片MC中积层多个字线WL及选择栅极线SGD及SGS。积层的字线WL及选择栅极线SGD及SGS在引出区域HR及传送区域XR中，经由接点及引出配线连接于晶体管WLSW。此外，晶体管WLSW线经由电压供给连接于电压产生电路17。
存储器芯片MC的外形尺寸例如主要由搭载在半导体存储装置的存储单元阵列的存储容量决定。因此，为了缩小半导体存储装置的外形尺寸(也就是芯片尺寸)，期望使CMOS芯片CC的外形尺寸落在存储器芯片MC的外形尺寸的范围内。
尤其，在对来自字线WL的引出配线、及来自位线BL的引出配线使用与位线BL正交的配线的情况下，CMOS芯片CC的外形尺寸的缩小量，也就是行译码器18、晶体管WLSW、感测放大器21、及列***控制电路的面积缩小量直接作为半导体存储装置的外形尺寸的缩小量而做出贡献。
这里，关于传送区域XR，也就是晶体管WLSW的配置区域，具有2个决定其面积的主要原因。1个是来自字线的引出配线的根数与用来配置所述引出配线的区域，第2个是晶体管WLSW的占有区域。
本实施方式中，在CMOS芯片CC中，在来自字线WL的引出配线的根数较多，且所述引出配线较为稠密的区域，例如与存储器区域MR及引出区域HR1(或HR2)的边界区域对应的传送区域中，使用栅极配线的引绕较为容易的栅极共用晶体管SH。也就是说，在与来自字线的引出配线较为稠密的区域对应的传送区域中，使用共用栅极配线，且无需将栅极配线彼此连接的配线的栅极共用晶体管SH。另一方面，在来自字线WL的引出配线的根数相对较少，且所述引出配线较为稀疏的区域，例如与引出区域HR1(或HR2)的外侧的端部区域对应的传送区域中，使用能减少晶体管的占有面积的栅极分离晶体管SE。由此，能缩小传送区域，且能够缩小半导体存储装置的外形尺寸。
例如，如图25所示，在具有CMOS芯片CC的外形尺寸大于存储器芯片MC的外形尺寸的构造的情况下，如图26所示，将传送区域XR1中的端部区域的栅极共用晶体管SH置换为栅极分离晶体管SE。将传送区域XR2中的端部区域的栅极共用晶体管SH置换为栅极分离晶体管SE。由此，能削减传送区域XR1及XR2的区域，且能够缩小半导体存储装置10的外形尺寸。
另外，如图27所示，在具有存储器芯片MC与CMOS芯片CC的外形尺寸大致相同的构造的情况下，如图28所示，同样将传送区域XR1及XR2中的端部区域的栅极共用晶体管SH置换为栅极分离晶体管SE。由此，能削减传送区域XR1及XR2的区域。所述情况下，能充分确保配置感测放大器21及列***控制电路的感测放大器区域SR。
如以上所述，根据第1实施方式的半导体存储装置，能够缩小外形尺寸。此外，能确保包含感测放大器21及列***控制电路的感测放大器区域SR的配置区域。
2.第2实施方式对第2实施方式的半导体存储装置进行说明。第1实施方式中，将作为晶体管WLSW的栅极分离晶体管SE只配置在CMOS芯片的端部侧，但是在第2实施方式中，描述将栅极分离晶体管SE配置在CMOS芯片的端部侧与配置着感测放大器21侧这两侧的示例。
第2实施方式中的半导体存储装置的电路构成等未记载的电路构成及构造与第1实施方式同样。第2实施方式中，主要对与第1实施方式不同的方面进行说明。
2.1传送区域XR(晶体管WLSW)的构造对第2实施方式的CMOS芯片CC的传送区域XR1及XR2的构造进行说明。第2实施方式中也与第1实施方式同样，将CMOS芯片CC外形与存储器芯片MC的外形大体一致的情况设为第1例，将CMOS芯片CC的外形比存储器芯片MC的外形大的情况设为第2例，以下进行说明。
2.1.1第1例使用图29，对第2实施方式的第1例的半导体存储装置10的构造的概要进行说明。图29是表示第1例的半导体存储装置10的构造的示意图。图29表示从侧面(或Y方向)观察时的X方向上的存储器区域MR、引出区域HR1及HR2、感测放大器区域SR、以及传送区域XR1及XR2的布局。在引出区域HR1及HR2中，表示出将字线WL以及选择栅极线SGD及SGS图像化后的形状。
在X方向上，CMOS芯片CC的外形与存储器芯片MC的外形大体一致。换句话说，从Z方向观察时，CMOS芯片CC中的传送区域XR1的外侧端部与存储器芯片MC中的引出区域HR1的外侧端部大致齐平。CMOS芯片CC中的传送区域XR2的外侧端部与存储器芯片MC中的引出区域HR2的外侧端部大致齐平。
另外，感测放大器区域SR、以及传送区域XR1及XR2的一部分在Z方向上与存储器区域MR重叠而配置。换句话说，半导体存储装置10具有如下构造：从Z方向观察时，感测放大器区域SR、传送区域XR1的一部分及传送区域XR2的一部分、与存储器区域MR重叠。
另外，存储器芯片MC内的一部分字线WL或选择栅极线SGD及SGS使用与沿Y方向延伸的位线BL正交的配线，连接于CMOS芯片CC的传送区域XR1及XR2内的晶体管WLSW。存储器芯片MC内的一部分位线BL使用与位线BL正交的配线，连接于CMOS芯片CC的感测放大器区域SR内的感测放大器部SA(或感测放大器单元SAU)。
在传送区域XR1的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。在传送区域XR1的感测放大器区域SR侧的内部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。此外，在传送区域XR1的外侧的端部区域与感测放大器区域SR侧的内部区域之间的中央区域，配置多个栅极共用晶体管SH，作为晶体管WLSW。
同样地，在传送区域XR2的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。在传送区域XR2的感测放大器区域SR侧的内部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。此外，在传送区域XR2的外侧的端部区域与感测放大器区域SR侧的内部区域之间的中央区域配置多个栅极共用晶体管SH，作为晶体管WLSW。
接着，使用图30，说明半导体存储装置10中的引出区域HR1及传送区域XR1的详细构造。图30是第1例中的引出区域HR1及传送区域XR1的沿着X方向的剖视图。另外，由于引出区域HR2及传送区域XR2的构造与引出区域HR1及传送区域XR1的构造大致同样，所以省略记载。
如图30所示，在传送区域XR1的外侧(也就是芯片端侧)的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。
例如，晶体管WLSWS的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。另外，导电层56s及导电层36s分别为贴合焊盘BP2及BP1。
导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层31(也就是选择栅极线SGS)。由此，晶体管WLSWS的源极电连接于选择栅极线SGS。
同样地，例如，晶体管WLSW0的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层32(也就是字线WL0)。由此，晶体管WLSW0的源极电连接于字线WL0。
晶体管WLSWS及WLSW0的栅极由各自分离的各个导电层GC构成。也就是说，构成栅极分离晶体管SE的栅极的栅极配线由各个导电层GC形成。
如图30所示，在传送区域XR1的感测放大器区域SR侧的内部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。
例如，晶体管WLSW7的源极经由接点C0、导电层51d、接点C1、导电层52d、接点C2、导电层53d、接点C3、导电层54d、接点C4、导电层55d及接点C5，连接于导电层56d。
导电层56d与导电层36d贴合，且与导电层36d接合。由此，导电层56d电连接于导电层36d。另外，导电层56d及导电层36d分别为贴合焊盘BP2及BP1。
导电层36d经由接点V2、导电层35d、接点V1、导电层34d及接点CT，连接于导电层32(也就是字线WL7)。由此，晶体管WLSW7的源极电连接于字线WL7。
同样地，例如，晶体管WLSWD0的源极经由接点C0、导电层51d、接点C1、导电层52d、接点C2、导电层53d、接点C3、导电层54d、接点C4、导电层55d及接点C5，连接于导电层56d。
导电层56d与导电层36d贴合，且与导电层36d接合。由此，导电层56d电连接于导电层36d。导电层36d经由接点V2、导电层35d、接点V1、导电层34d及接点CT，连接于导电层33(也就是选择栅极线SGD0)。由此，晶体管WLSWD0的源极电连接于选择栅极线SGD0。
晶体管WLSW7及WLSWD0的栅极由各自分离的各个导电层GC构成。也就是说，构成栅极分离晶体管SE的栅极的栅极配线由各个导电层GC形成。
如图30所示，在传送区域XR1的外侧的端部区域与感测放大器区域SR侧的内部区域之间的中央区域配置多个栅极共用晶体管SH，作为晶体管WLSW。
例如，晶体管WLSW3的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。另外，导电层56w及导电层36w分别为贴合焊盘BP2及BP1。
导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL3)。由此，晶体管WLSW3的源极电连接于字线WL3。
同样地，例如，晶体管WLSW4的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL4)。由此，晶体管WLSW4的源极电连接于字线WL4。
晶体管WLSW3及WLSW4的栅极由一体连续而形成的导电层GC构成。也就是说，构成栅极共用晶体管SH的栅极的栅极配线由一体连续的导电层GC形成。
2.1.2第2例使用图31，对第2实施方式的第2例的半导体存储装置10的构造的概要进行说明。图31是表示第2例的半导体存储装置10的构造的示意图。与第1例同样，图31表示从侧面(或Y方向)观察时的X方向上的存储器区域MR、引出区域HR1及HR2、感测放大器区域SR、以及传送区域XR1及XR2的布局。在引出区域HR1及HR2中，表示出将字线WL以及选择栅极线SGD及SGS进行图像化后的形状。
在X方向上，CMOS芯片CC的外形比存储器芯片MC的外形大。换句话说，从Z方向观察时，CMOS芯片CC中的传送区域XR1的外侧端部，比存储器芯片MC中的引出区域HR1的外侧端部更朝外侧突出。CMOS芯片CC中的传送区域XR2的外侧端部，比存储器芯片MC中的引出区域HR2的外侧端部更朝外侧突出。
另外，感测放大器区域SR、以及传送区域XR1及XR2的一部分在Z方向上与存储器区域MR重叠而配置。换句话说，半导体存储装置10具有如下构造：从Z方向观察时，存储器区域MR、与感测放大器区域SR、传送区域XR1的一部分及传送区域XR2的一部分重叠。
传送区域XR1的一部分在Z方向上与引出区域HR1重叠而配置。传送区域XR2的一部分在Z方向上与引出区域HR2重叠而配置。换句话说，半导体存储装置10具有如下构造：从Z方向观察时，引出区域HR1与传送区域XR1的一部分重叠，而且引出区域HR2与传送区域XR2的一部分重叠。
另外，存储器芯片MC内的一部分字线WL或选择栅极线SGD及SGS使用与沿Y方向延伸的位线BL正交的配线，连接于CMOS芯片CC的传送区域XR1及XR2内的晶体管WLSW。存储器芯片MC内的一部分位线BL使用与位线BL正交的配线，连接于CMOS芯片CC的感测放大器区域SR内的感测放大器部SA(或感测放大器单元SAU)。
在传送区域XR1的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。在传送区域XR1的感测放大器区域SR侧的内部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。此外，在传送区域XR1的外侧的端部区域与感测放大器区域SR侧的内部区域之间的中央区域，配置多个栅极共用晶体管SH，作为晶体管WLSW。
同样地，在传送区域XR2的外侧的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。在传送区域XR2的感测放大器区域SR侧的内部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。此外，在传送区域XR2的外侧的端部区域与感测放大器区域SR侧的内部区域之间的中央区域，配置多个栅极共用晶体管SH，作为晶体管WLSW。
接着，使用图32，说明半导体存储装置10中的引出区域HR1及传送区域XR1的详细构造。图32是第2例中的引出区域HR1及传送区域XR1的沿着X方向的剖视图。另外，由于引出区域HR2及传送区域XR2的构造与引出区域HR1及传送区域XR1的构造大致同样，所以省略记载。
如图32所示，在传送区域XR1的外侧(也就是芯片端侧)的端部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。
例如，晶体管WLSWS的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。导电层56s及导电层36s分别为贴合焊盘BP2及BP1。
导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层31(也就是选择栅极线SGS)。例如，导电层35s是在X方向上，比选择栅极线SGS更朝芯片端侧延伸的导电层。由此，晶体管WLSWS的源极电连接于选择栅极线SGS。
同样地，例如，晶体管WLSW0的源极经由接点C0、导电层51s、接点C1、导电层52s、接点C2、导电层53s、接点C3、导电层54s、接点C4、导电层55s及接点C5，连接于导电层56s。
导电层56s与导电层36s贴合，且与导电层36s接合。由此，导电层56s电连接于导电层36s。导电层36s经由接点V2、导电层35s、接点V1、导电层34s及接点CT，连接于导电层32(也就是字线WL0)。例如，导电层35s是在X方向上，比字线WL0更朝芯片端侧延伸的导电层。由此，晶体管WLSW0的源极电连接于字线WL0。
晶体管WLSWS及WLSW0的栅极由各自分离的各个导电层GC构成。也就是说，构成栅极分离晶体管SE的栅极的导电层GC由各个导电层形成。
如图32所示，在传送区域XR1的感测放大器区域SR侧的内部区域配置多个栅极分离晶体管SE，作为晶体管WLSW。
例如，晶体管WLSW7的源极经由接点C0、导电层51d、接点C1、导电层52d、接点C2、导电层53d、接点C3、导电层54d、接点C4、导电层55d及接点C5，连接于导电层56d。
导电层56d与导电层36d贴合，且与导电层36d接合。由此，导电层56d电连接于导电层36d。导电层36d经由接点V2、导电层35d、接点V1、导电层34d及接点CT，连接于导电层32(也就是字线WL7)。例如，导电层35d是在X方向上，从字线WL7的端部侧延伸到感测放大器区域SR侧的导电层。由此，晶体管WLSW7的源极电连接于字线WL7。
同样地，例如，晶体管WLSWD0的源极经由接点C0、导电层51d、接点C1、导电层52d、接点C2、导电层53d、接点C3、导电层54d、接点C4、导电层55d及接点C5，连接于导电层56d。
导电层56d与导电层36d贴合，且与导电层36d接合。由此，导电层56d电连接于导电层36d。导电层36d经由接点V2、导电层35d、接点V1、导电层34d及接点CT，连接于导电层33(也就是选择栅极线SGD0)。例如，导电层35d是在X方向上，从选择栅极线SGD0的端部侧延伸到感测放大器区域SR侧的导电层。由此，晶体管WLSWD0的源极电连接于选择栅极线SGD0。
晶体管WLSW7及WLSWD0的栅极由各自分离的各个导电层GC构成。也就是说，构成栅极分离晶体管SE的栅极的导电层GC由各个导电层形成。
如图32所示，在传送区域XR1的外侧的端部区域与感测放大器区域SR侧的内部区域之间的中央区域，配置多个栅极共用晶体管SH，作为晶体管WLSW。
例如，晶体管WLSW3的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL3)。由此，晶体管WLSW3的源极电连接于字线WL3。
同样地，例如，晶体管WLSW4的源极经由接点C0、导电层51w、接点C1、导电层52w、接点C2、导电层53w、接点C3、导电层54w、接点C4、导电层55w及接点C5，连接于导电层56w。
导电层56w与导电层36w贴合，且与导电层36w接合。由此，导电层56w电连接于导电层36w。导电层36w经由接点V2、导电层35w、接点V1、导电层34w及接点CT，连接于导电层32(也就是字线WL4)。由此，晶体管WLSW4的源极电连接于字线WL4。
晶体管WLSW3及WLSW4的栅极由一体连续而形成的导电层GC构成。也就是说，构成栅极共用晶体管SH的栅极的导电层GC一体连续而形成。
2.2第2实施方式的效果根据第2实施方式，与第1实施方式同样，能够提供能缩小外形尺寸、或能确保包含感测放大器的电路区域的半导体存储装置。
以下，对第2实施方式的效果进行说明。
本实施方式中，在CMOS芯片CC中，在来自字线WL的引出配线的根数较多，且所述引出配线较为稠密的区域，例如与存储器区域MR及引出区域HR1(或HR2)的边界区域对应的传送区域中，使用栅极配线的引绕较为容易的栅极共用晶体管SH。也就是说，在与来自字线的引出配线较为稠密的区域对应的传送区域，使用共用栅极配线，且无需将栅极配线彼此连接的配线的栅极共用晶体管SH。另一方面，在来自字线WL的引出配线的根数相对较少，且所述引出配线较为稀疏的区域，例如与引出区域HR1(或HR2)的外侧的端部区域对应的传送区域、及比存储器区域MR与引出区域HR1的边界区域更靠存储器区域侧的传送区域，使用能降低晶体管的占有面积的栅极分离晶体管SE。由此，能缩小传送区域，且能够缩小半导体存储装置的外形尺寸。
例如，如图33所示，在具有CMOS芯片CC的外形尺寸大于存储器芯片MC的外形尺寸的构造的情况下，如图34所示，将传送区域XR1中的端部区域的栅极共用晶体管SH、与传送区域XR1中的感测放大器区域SR侧的内部区域的栅极共用晶体管SH，置换为栅极分离晶体管SE。不置换传送区域XR1中的中央区域的栅极共用晶体管SH，而保留栅极分离晶体管SE不变。同样地，将传送区域XR2的端部区域的栅极共用晶体管SH、与传送区域XR2的感测放大器区域SR侧的内部区域的栅极共用晶体管SH，置换为栅极分离晶体管SE。不置换传送区域XR2的中央区域的栅极共用晶体管SH，而保留栅极分离晶体管SE不变。由此，能削减传送区域XR1及XR2的区域，且能够缩小半导体存储装置10的外形尺寸。
另外，如图35所示，在具有存储器芯片MC与CMOS芯片CC的外形尺寸大致相同的构造的情况下，如图36所示，同样将传送区域XR1的端部区域的栅极共用晶体管SH、与传送区域XR1的感测放大器区域SR侧的内部区域的栅极共用晶体管SH，置换为栅极分离晶体管SE。不置换传送区域XR1的中央区域的栅极共用晶体管SH，而保留栅极分离晶体管SE不变。将传送区域XR2的端部区域的栅极共用晶体管SH、与传送区域XR2的感测放大器区域SR侧的内部区域的栅极共用晶体管SH，置换为栅极分离晶体管SE。不置换传送区域XR2的中央区域的栅极共用晶体管SH，而保留栅极分离晶体管SE不变。由此，能削减传送区域XR1及XR2的区域。所述情况下，能充分确保配置感测放大器21及列***控制电路的感测放大器区域SR。能确保配置感测放大器21及列***控制电路的感测放大器区域SR的配置区域。
如以上所述，根据第2实施方式的半导体存储装置，能够缩小外形尺寸。此外，能确保包含感测放大器21及列***控制电路的感测放大器区域SR的配置区域。
3.其它变化例等所述实施方式已以NAND型闪存作为半导体存储装置为例进行说明，但是不限于NAND型闪存，能应用于其它半导体存储器全体，而且能应用于半导体存储器以外的各种存储装置中。
已说明本发明的若干实施方式，但是所述实施方式是作为例而提出的，并未意欲限定发明的范围。所述实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能进行各种省略、置换、变更。所述实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书的范围所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体装置，具备：
第1字线，连接于第1存储单元；
第2字线，连接于第2存储单元；
第3字线，连接于第3存储单元；
第4字线，连接于第4存储单元；
第1晶体管，电连接于所述第1字线，具有第1栅极；
第2晶体管，电连接于所述第2字线，具有第2栅极；
第3晶体管，电连接于所述第3字线，具有第3栅极；及
第4晶体管，电连接于所述第4字线，具有第4栅极；且
这里，
所述第1栅极包含在第1导电层中；
所述第2栅极包含在与所述第1导电层分开配置的第2导电层中；
所述第3栅极与所述第4栅极包含在一体连续的第3导电层中。
2.根据权利要求1所述的半导体装置，其中所述第1晶体管、所述第2晶体管、所述第3晶体管、及所述第4晶体管设置在衬底上；
所述第3存储单元与所述第4存储单元配置在所述衬底的第1区域中；
所述第1晶体管与所述第2晶体管配置在比所述第1区域更靠所述衬底的端部侧的第2区域中。
3.根据权利要求1所述的半导体装置，其中所述第1导电层、所述第2导电层及所述第3导电层设置在衬底的上方，且与所述衬底相隔第1距离。
4.根据权利要求1所述的半导体装置，其更具备：
第4导电层，设置在所述第1导电层及所述第2导电层的上方；且
所述第1导电层与所述第2导电层通过所述第4导电层而电连接。
5.根据权利要求1所述的半导体装置，其更具备：
第5导电层，设置在所述第1导电层与所述第2导电层之间。
6.根据权利要求1所述的半导体装置，其中所述第1字线、所述第2字线、所述第3字线及所述第4字线在第1方向上延伸，且在与所述第1方向交叉的第2方向上依序积层；且所述半导体装置还具备：
柱，在所述第2方向上穿过所述第1字线、所述第2字线、所述第3字线及所述第4字线。
7.根据权利要求6所述的半导体装置，其中所述第1字线与所述柱交叉的部位作为所述第1存储单元发挥功能，所述第2字线与所述柱交叉的部位作为所述第2存储单元发挥功能，所述第3字线与所述柱交叉的部位作为所述第3存储单元发挥功能，所述第4字线与所述柱交叉的部位作为所述第4存储单元发挥功能。
8.根据权利要求6所述的半导体装置，其更具备：位线，连接在所述柱的一端；且
所述位线设置在所述柱与所述第4晶体管之间。
9.根据权利要求1所述的半导体装置，其更具备：
第1电路，电连接于所述第1晶体管、所述第2晶体管、所述第3晶体管及所述第4晶体管的漏极；且
所述第1电路对所述漏极供给电压。
10.根据权利要求1所述的半导体装置，其更具备：
第2电路，电连接于所述第1晶体管的所述第1栅极、所述第2晶体管的所述第2栅极、所述第3晶体管的所述第3栅极、及所述第4晶体管的所述第4栅极；且
所述第2电路基于地址信号，对所述第1栅极、所述第2栅极、所述第3栅极及所述第4栅极供给信号电压。
11.一种半导体装置，具备：
第1字线，连接于第1存储单元；
第2字线，连接于第2存储单元；
第3字线，连接于第3存储单元；
第4字线，连接于第4存储单元；
第5字线，连接于第5存储单元；
第6字线，连接于第6存储单元；
第1晶体管，电连接于所述第1字线，具有第1栅极；
第2晶体管，电连接于所述第2字线，具有第2栅极；
第3晶体管，电连接于所述第3字线，具有第3栅极；
第4晶体管，电连接于所述第4字线，具有第4栅极；
第5晶体管，电连接于所述第5字线，具有第5栅极；及
第6晶体管，电连接于所述第6字线，具有第6栅极；且
这里，
所述第1栅极包含在第1导电层中；
所述第2栅极包含在与所述第1导电层分开配置的第2导电层中；
所述第3栅极与所述第4栅极包含在一体连续的第3导电层中；
所述第5栅极包含在第4导电层中；
所述第6栅极包含在与所述第4导电层分开配置的第5导电层中。
12.根据权利要求11所述的半导体装置，其中所述第1晶体管、所述第2晶体管、所述第3晶体管、所述第4晶体管、所述第5晶体管及所述第6晶体管设置在衬底上；
所述第5晶体管与所述第6晶体管配置在所述衬底的第1区域中；
所述第1晶体管与所述第2晶体管配置在比所述第1区域更靠所述衬底的端部侧的第2区域中；
所述第3晶体管与所述第4晶体管配置在所述第1区域与所述第2区域之间的第3区域中。
13.根据权利要求11所述的半导体装置，其中所述第1导电层、所述第2导电层、所述第3导电层、所述第4导电层及所述第5导电层设置在衬底的上方，且与所述衬底相隔第1距离。
14.根据权利要求11所述的半导体装置，其更具备：
第6导电层，设置在所述第1导电层及所述第2导电层的上方；及
第7导电层，设置在所述第4导电层及所述第5导电层的上方；且
这里，
所述第1导电层与所述第2导电层通过所述第6导电层而电连接；
所述第4导电层与所述第5导电层通过所述第7导电层而电连接。
15.根据权利要求11所述的半导体装置，其更具备：
第8导电层，设置在所述第1导电层与所述第2导电层之间；及
第9导电层，设置在所述第4导电层与所述第5导电层之间。
16.根据权利要求11所述的半导体装置，其中所述第1字线、所述第2字线、所述第3字线、所述第4字线、所述第5字线及所述第6字线在第1方向上延伸，且在与所述第1方向交叉的第2方向上依序积层；且所述半导体装置还具备：
柱，在所述第2方向上穿过所述第1字线、所述第2字线、所述第3字线、所述第4字线、所述第5字线及所述第6字线。
17.根据权利要求16所述的半导体装置，其中所述第1字线与所述柱交叉的部位作为所述第1存储单元发挥功能，所述第2字线与所述柱交叉的部位作为所述第2存储单元发挥功能，所述第3字线与所述柱交叉的部位作为所述第3存储单元发挥功能，所述第4字线与所述柱交叉的部位作为所述第4存储单元发挥功能，所述第5字线与所述柱交叉的部位作为所述第5存储单元发挥功能，所述第6字线与所述柱交叉的部位作为所述第6存储单元发挥功能。
18.根据权利要求16所述的半导体装置，其更具备位线，连接在所述柱的一端；且
所述位线设置在所述柱与所述第6晶体管之间。
19.根据权利要求11所述的半导体装置，其更具备：
第1电路，电连接于所述第1晶体管、所述第2晶体管、所述第3晶体管、所述第4晶体管、所述第5晶体管及所述第6晶体管的漏极；且
所述第1电路对所述漏极供给电压。
20.根据权利要求11所述的半导体装置，其更具备：
第2电路，电连接于所述第1晶体管的所述第1栅极、所述第2晶体管的所述第2栅极、所述第3晶体管的所述第3栅极、所述第4晶体管的所述第4栅极、所述第5晶体管的所述第5栅极、及所述第6晶体管的所述第6栅极；且
所述第2电路基于地址信号，对所述第1栅极、所述第2栅极、所述第3栅极、所述第4栅极、所述第5栅极及所述第6栅极供给信号电压。
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