KR20130042780A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 기판 및 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 포함하는 메모리 블럭들을 구비한 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따르면, 상기 메모리 블럭들 각각은 복수의 서브 블럭들로 구성되며, 소거 동작은 서브 블럭 단위로 수행된다. 상기 서브 블럭들 중 어느 하나가 소거되면, 소거된 서브 블럭에 인접한 서브 블럭은 재프로그램된다. 그러한 까닭에 소거된 서브 블럭에 의해서 인접한 서브 블럭의 데이터가 영향을 받더라도, 인접한 서브 블럭의 데이터는 복원될 수 있다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 3차원 구조를 갖는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 신뢰성이 향상된 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블럭을 포함하는 불휘발성 메모리 장치의 동작 방법은, 상기 메모리 블럭의 서브 블럭들 중 선택된 서브 블럭을 소거하는 단계; 상기 메모리 블럭의 나머지 서브 블럭의 메모리 셀들의 프로그램 상태가 변경되었는지의 여부를 검증하는 단계; 및 상기 검증 결과에 따라 프로그램 상태가 변경된 것으로 판단되는 메모리 셀을 포함하는 상기 메모리 블럭의 나머지 서브 블럭의 일부 또는 전부를 재프로그램하는 단계를 포함한다.
실시 예에 있어서, 상기 검증하는 단계는 상기 프로그램 상태가 변경된 것으로 판단된 메모리 셀에 대한 목표 프로그램 상태를 판단한다.
실시 예에 있어서, 상기 검증하는 단계는 상기 메모리 셀들의 프로그램 상태에 대응하는 선택 읽기 전압과 프로그램 검증 전압을 이용하여 수행하고, 상기 메모리 셀들의 문턱 전압이 상기 선택 읽기 전압보다 높고 상기 프로그램 검증 전압보다 낮은 경우 프로그램 상태가 변경된 것으로 판단한다.
실시 예에 있어서, 상기 재프로그램하는 단계는 외부로부터의 데이터 입력 없이 프로그램 펄스를 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 소거하는 단계 이전에 상기 나머지 서브 블럭의 메모리 셀들에 저장된 데이터를 읽는 단계를 더 포함한다.
실시 예에 있어서, 상기 데이터를 읽는 단계는 상기 나머지 서브 블럭의 메모리 셀들 중에서 상기 선택된 서브 블럭에 인접한 메모리 셀들의 데이터를 읽는 것을 특징으로 한다.
실시 예에 있어서, 상기 읽혀진 데이터는 상기 재프로그램하는 단계가 완료될 때까지 상기 불휘발성 메모리 장치의 읽기 회로에 임시 저장되고, 상기 재프로그램하는 단계는 상기 임시 저장된 데이터를 바탕으로 수행한다.
실시 예에 있어서, 상기 검증하는 단계는 상기 메모리 셀들의 프로그램 상태에 대응하는 프로그램 검증 전압을 이용하여 수행하고, 상기 메모리 셀들의 문턱 전압이 상기 프로그램 검증 전압보다 낮은 경우 프로그램 상태가 변경된 것으로 판단한다.
실시 예에 있어서, 상기 선택된 서브 블럭이 소거되었는지의 여부를 검증하기 위한 소거 검증 단계를 더 포함한다.
실시 예에 있어서, 상기 선택된 서브 블럭은 상기 소거하는 단계와 상기 소거 검증 단계로 구성되는 소거 루프의 반복을 통해 소거되고, 상기 재프로그램하는 단계는 상기 소거 루프가 완료된 이후에 수행한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블럭을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 소거 동작을 제어하도록 구성된 컨트롤러를 포함하되, 상기 메모리 블럭은 독립적으로 소거되는 서브 블럭들로 구성되고, 상기 컨트롤러는 상기 서브 블럭들 중 선택된 서브 블럭을 소거한 후, 나머지 서브 블럭의 메모리 셀들의 프로그램 상태가 변경되었는지의 여부를 검증하고, 상기 검증 결과에 따라 상기 나머지 서브 블럭의 일부 또는 전부를 재프로그램하도록 구성된다.
실시 예에 있어서, 상기 서브 블럭들은 상기 메모리 블럭의 스트링 선택 트랜지스터들과 접지 선택 트랜지스터들을 공유하도록 구성된다.
실시 예에 있어서, 상기 컨트롤러는 외부로부터의 데이터 입력 없이 프로그램 펄스를 인가하도록 구성된다.
실시 예에 있어서, 상기 컨트롤러는 상기 선택된 서브 블럭을 소거한 후, 상기 나머지 서브 블럭의 메모리 셀들의 프로그램 상태가 변경되었는지의 여부를 검증하고, 상기 검증 결과에 따라 프로그램 상태가 변경된 것으로 판단되는 메모리 셀을 재프로그램하도록 구성된다.
상기 메모리 셀 어레이에 데이터를 기입하거나 상기 메모리 셀 어레이로부터 데이터를 읽도록 구성된 읽기 및 쓰기 회로를 더 포함하되, 상기 컨트롤러는 상기 선택된 서브 블럭을 소거하기 전에, 상기 읽기 및 쓰기 회로를 통해 상기 나머지 서브 블럭의 메모리 셀들에 저장된 데이터를 임시 저장하고, 상기 임시 저장된 데이터를 바탕으로 상기 나머지 서브 블럭을 재프로그램하도록 구성된다.
본 발명의 실시 예에 따르면, 메모리 블럭은 복수의 서브 블럭들로 구성되며, 소거 동작은 상기 서브 블럭 단위로 수행된다. 소거된 서브 블럭에 의해서 영향을 받는 인접한 서브 블럭의 데이터는 재프로그램된다. 따라서, 불휘발성 메모리 장치의 신뢰성은 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블럭도이다.
도 3은 도 2의 메모리 블럭들 중 하나의 메모리 블럭의 일부를 예시적으로 보여주는 평면도이다.
도 4는 도 3의 V-V' 선에 따른 사시 단면을 예시적으로 보여주는 사시 단면도이다.
도 5는 도 3의 V-V' 선에 따른 단면을 예시적으로 보여주는 단면도이다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 예시적으로 보여주는 확대도이다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블럭의 등가 회로를 예시적으로 보여주는 회로도이다.
도 8은 도 7의 메모리 블럭의 메모리 셀들이 서브 블럭들을 구성하는 실시 예를 보여주는 회로도이다.
도 9는 불휘발성 메모리 장치의 소거 동작 시, 도 8의 메모리 블럭에 인가되는 전압 조건들의 실시 예를 보여주는 표이다.
도 10은 도 9의 전압 조건에 따른 메모리 블럭의 전압 변화를 보여주는 타이밍도이다.
도 11은 메모리 블럭의 하나의 낸드 스트링의 단면도이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다.
도 13은 도 12의 비선택된 서브 블럭의 재프로그램 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다.
도 15는 도 14의 비선택된 서브 블럭의 재프로그램 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블럭도이다.
도 17은 도 16의 메모리 컨트롤러를 개략적으로 보여주는 블럭도이다.
도 18은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 개략적으로 보여주는 블럭도이다.
도 19는 도 18에 도시된 솔리드 스테이트 드라이브를 이용한 스토리지를 개략적으로 보여주는 블럭도이다.
도 20은 도 18에 도시된 솔리드 스테이트 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블럭도이다.
도 21 내지 도 23은 본 발명의 실시 예들에 따른 데이터 저장 시스템이 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 24는 본 발명의 실시 예에 따른 메모리 카드를 개략적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 발생기(150)를 포함한다.
메모리 셀 어레이(110)는 기판상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 셀 스트링들 각각은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다.
예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 예를 들면, 각각의 메모리 셀에 1비트의 데이터가 저장될 수 있다. 이러한 메모리 셀은 싱글 레벨 셀(SLC: Single Level Cell)이라 불린다. 다른 예로써, 각각의 메모리 셀에 2비트 데이터 또는 그 이상의 데이터가 저장될 수 있다. 이러한 메모리 셀은 멀티 레벨 셀(MLC: Multi Level Cell)이라 불린다.
어드레스 디코더(120)는 워드 라인들(WL0~WLm), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL0~WLm) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더(도시되지 않음), 열 어드레스를 디코딩하는 열 디코더(도시되지 않음), 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼(도시되지 않음)를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL0~BLn)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽혀진 데이터(DATA)를 외부로 출력한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터, 도시되지 않음), 열 선택 회로(도시되지 않음), 데이터 버퍼(도시되지 않음) 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기(도시되지 않음), 쓰기 드라이버(도시되지 않음), 열 선택 회로(도시되지 않음), 데이터 버퍼(도시되지 않음) 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(140)은 외부로부터 수신되는 제어 신호(CTRL)에 응답하여 동작한다. 제어 신호(CTRL)는 커맨드(CMD)를 포함할 수 있다.
전압 발생기(150)는 제어 로직(140)의 제어에 따라 동작한다. 전압 발생기(150)는 불휘발성 메모리 장치(100)에서 사용되는 다양한 전압들을 발생하도록 구성된다. 전압 발생기(150)는 불휘발성 메모리 장치(100)에서 사용되는 고전압들을 발생할 수 있다. 전압 발생기(150)에서 발생된 전압들은 어드레스 디코더(120) 및 메모리 셀 어레이(110)에 공급될 수 있다.
본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들로 구성된다. 메모리 블럭들 각각은 복수의 서브 블럭들(sub-blocks)로 구성되며, 소거 동작은 이러한 서브 블럭 단위로 수행된다. 서브 블럭들 중 어느 하나가 소거되면, 소거된 서브 블럭에 인접한 서브 블럭은 재프로그램된다. 그러한 까닭에 소거된 서브 블럭에 의해서 인접한 서브 블럭의 데이터가 영향을 받더라도, 인접한 서브 블럭의 데이터는 복원될 수 있다. 따라서, 불휘발성 메모리 장치의 신뢰성은 향상될 수 있다. 이하, 본 발명의 예시적인 실시 예들에 따른 불휘발성 메모리 장치 및 그것의 동작 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블럭도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKi)을 포함한다. 각각의 메모리 블럭(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각각의 메모리 블럭(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각각의 메모리 블럭(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(도시되지 않음)을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 셀 스트링들(도시되지 않음)이 이격될 수 있다.
하나의 메모리 블럭의 셀 스트링들(도시되지 않음)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(도시되지 않음)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKi)의 셀 스트링들(도시되지 않음)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블럭들(BLK1~BLKi)에서 공유될 수 있다.
메모리 블럭들(BLK1~BLKi)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블럭들(BLK1~BLKi) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블럭을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거 동작은 선택된 메모리 블럭에서 수행된다. 메모리 블럭들(BLK1~BLKi)은 도 3 내지 도 6을 참조하여 더욱 상세하게 설명될 것이다.
도 3은 도 2의 메모리 블럭들(BLK1~BLKi) 중 하나의 메모리 블럭(BLKi)의 일부를 예시적으로 보여주는 평면도이다. 도 4는 도 3의 V-V' 선에 따른 사시 단면을 예시적으로 보여주는 사시 단면도이다. 도 5는 도 3의 V-V' 선에 따른 단면을 예시적으로 보여주는 단면도이다.
도 3 내지 도 5를 참조하면, 제 1 내지 제 3 방향들을 따라 신장된 3차원 구조물들이 제공된다.
먼저, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않음은 잘 이해될 것이다.
기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인으로 구성될 수 있다.
복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정한다. 그러나, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않음은 잘 이해될 것이다.
복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들은 제 1 방향을 따라 서로 이격될 수 있다. 필라들은 제 1 방향을 따라 한 줄로 배치될 수 있다.
예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 채널막들(114) 내부의 내부 물질들(115)을 포함할 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제 1 방향을 따라 신장될 수 있다.
예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않음은 잘 이해될 것이다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부들로 확장될 수 있다.
드레인들(320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(도시되지 않음)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다.
도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 예를 들면, 기판(111)과 인접한 도전 물질(CM1)은 제 1 높이를 가질 수 있다. 도전 물질(CM1)과 인접한 도전 물질(CM2)은 제 2 높이를 가질 수 있다. 이러한 방식으로 기판(111)으로부터의 높이가 정의될 수 있다.
복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.
기판(111) 상에서, 필라들(PL)은 행 및 열 방향을 따라 제공된다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 도전 물질들(CM8) 중 동일한 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 비트 라인들(BL) 중 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 구성한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 셀 트랜지스터(CT)의 구조는 도 6을 참조하여 더욱 상세하게 설명될 것이다.
도 6은 도 5의 셀 트랜지스터들(CT) 중 하나를 예시적으로 보여주는 확대도이다. 도 3 내지 도 6을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 필라들(PL), 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(116)로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상부면들 및 하부면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)의 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성된다. 즉, 채널막들(114)은 수직 바디로 동작할 수 있다. 채널막들(114)에 수직 채널들이 형성될 수 있다.
필라들(PL)에 인접한 제 1 서브 절연막들(117)은 셀 트랜지스터들(CT)의 터널링 절연막으로 동작한다. 예를 들면, 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 셀 트랜지스터들(CT)의 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 셀 트랜지스터들(CT)의 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONA (oxide-nitride-aluminium oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 셀 트랜지스터들(CT)의 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트들(또는 제어 게이트들)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 구성한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들로 사용될 수 있다. 스트링 선택 트랜지스터들은 셀 스트링들과 비트 라인들 사이의 스위칭을 수행할 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들로 사용될 수 있다. 접지 선택 트랜지스터들은 셀 스트링들 및 공통 소스 영역들(CSR)로 구성되는 공통 소스 라인 사이의 스위칭을 수행할 수 있다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들 사이의 셀 트랜지스터들은 메모리 셀들 및 더미 메모리 셀들로 사용될 수 있다.
도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성할 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
스트링 선택 트랜지스터들(SST)로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 스트링 선택 라인들(SSL)로 사용될 수 있다. 접지 선택 트랜지스터들(GST)로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 접지 선택 라인들(GSL)로 사용될 수 있다. 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 워드 라인들로 사용될 수 있다. 더미 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 더미 워드 라인들로 사용될 수 있다.
도 4 내지 도 6에 있어서, 도전 물질들(CM1~CM8)은 8 개의 층에 제공되는 것으로 설명되었다. 그러나, 도전 물질들(CM1~CM8)은 8 개의 층에 제공되는 것으로 한정되지 않음은 잘 이해될 것이다. 예를 들면, 도전 물질들은 메모리 셀들을 형성하는 적어도 8 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 다른 예로써, 도전 물질들은 메모리 셀들을 구성하는 적어도 16 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 또 다른 예로써, 도전 물질들은 메모리 셀들을 형성하는 복수의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다.
도 4 내지 도 6에 도시된 바와 같이, 필라(PL)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(PL)의 제 1 및 제 3 방향에 따른 단면적이 가변될 수 있다. 예시적으로, 필라(PL)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성된다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 및 제 3 방향에 따른 면적은 감소할 수 있다. 즉, 필라(PL)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)에 가까울수록 감소할 수 있다.
도 7은 도 3 내지 도 6을 참조하여 설명된 메모리 블럭(BLKi)의 등가 회로(BLKi)를 예시적으로 보여주는 회로도이다. 도 3 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다.
도 7에 있어서, 비트 라인들(BL1~BL3) 각각에 3개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결될 수 있음은 잘 이해될 것이다.
각각의 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각각의 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각각의 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
앞서 설명된 바와 같이, 각각의 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각각의 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)의 높이는 1인 것으로 정의된다. 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 2인 것으로 정의된다. 스트링 선택 트랜지스터(SST)의 높이는 8로 정의된다. 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC6)의 높이는 7로 정의된다.
메모리 셀(MC)의 접지 선택 트랜지스터(GST)로부터의 순서가 증가할수록, 메모리 셀(MC)의 높이는 증가한다. 즉, 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 각각 제 2 내지 제 4 높이를 갖는 것으로 정의된다. 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 각각 제 5 내지 제 7 높이를 갖는 것으로 정의된다.
동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 그리고 상이한 행의 낸드 스트링들(NS) 역시 접지 선택 라인(GSL)을 공유한다. 제 1 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM1)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 것이다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 제 2 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM2)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM3)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM4)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM5)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM6)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM7)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)은 각각 제 8 높이를 갖는 도전 물질들(즉, 도 4 및 도 5의 CM8)에 대응할 것이다.
이하에서, 제 1 스트링 선택 트랜지스터들(SST1)은 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다. 제 2 스트링 선택 트랜지스터들(SST2)은 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다. 제 3 스트링 선택 트랜지스터들(SST3)은 제 3 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터들(SST)로 정의된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 복수의 공통 소스 영역들(CSR)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.
도 7에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다.
상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택 또는 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 전기적으로 분리되고 그리고 선택 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 전기적으로 연결될 수 있다.
즉, 스트링 선택 라인들(SSL1~SSL3)을 선택 또는 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)의 열이 선택될 수 있다.
예시적으로, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL3) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.
예시적으로, 프로그램 및 읽기 동작 시에, 선택 행의 선택 워드 라인에 선택 전압이 인가되고, 비선택 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 선택 읽기 전압(Vrd)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택된 행의 워드 라인 단위로 수행될 것이다.
도 8은 도 7의 메모리 블럭(BLKi)의 메모리 셀들(MC)이 서브 블럭들을 구성하는 실시 예를 보여주는 회로도이다. 도 8을 참조하면, 메모리 블럭(BLKi)에서, 접지 선택 트랜지스터들(GST)에 인접한 메모리 셀들(MC1~MC3)은 제 1 서브 블럭을 구성한다. 그리고 스트링 선택 트랜지스터들(SST)에 인접한 메모리 셀들(MC4~MC6)은 제 2 서브 블럭을 구성한다. 즉, 메모리 블럭(BLKi)은 복수의 서브 블럭들로 구성된다. 복수의 서브 블럭들(제 1 및 제 2 서브 블럭들)은 각각의 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)를 공유하는 메모리 블럭으로 정의될 수 있다.
예시적으로, 소거 동작은 서브 블럭 단위로 수행된다. 예를 들면, 각각의 서브 블럭은 독립적으로 소거될 것이다. 예를 들면, 제 1 서브 블럭이 소거되는 동안 제 2 서브 블럭은 소거 금지될 수 있다. 제 2 서브 블럭이 소거되는 동안 제 1 서브 블럭은 소거 금지될 수 있다. 즉, 각각의 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 중 일부(예를 들면, MC1~MC3)가 소거되는 동안 나머지 일부(예를 들면, MC4~MC6)는 소거 금지될 수 있다. 그리고 각각의 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 중 일부(예를 들면, MC4~MC6)가 소거되는 동안 나머지 일부(예를 들면, MC1~MC3)는 소거 금지될 수 있다.
도 9는 불휘발성 메모리 장치의 소거 동작 시, 도 8의 메모리 블럭(BLKi)에 인가되는 전압 조건들의 실시 예를 보여주는 표이다. 도 8 및 도 9를 참조하면, 소거 동작 시 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블럭의 워드 라인들(WL)은 플로팅된다. 선택된 서브 블럭의 워드 라인들(WL)에 워드 라인 소거 전압(Vwe)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 그리고, 기판(도 4 및 도 5의 111)에 소거 전압(Vers)이 인가된다.
예시적으로, 제 1 서브 블럭이 소거 블럭으로서 선택된 것을 가정하자. 소거 동작 시, 선택된 제 1 서브 블럭의 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가된다. 그리고, 소거 동작 시, 비선택된 제 2 서브 블럭의 워드 라인들(WL4~WL6)은 플로팅될 것이다.
도 10은 도 9의 전압 조건에 따른 메모리 블럭(BLKi)의 전압 변화를 보여주는 타이밍도이다. 도 11은 메모리 블럭(BLKi)의 하나의 낸드 스트링(NS)의 단면도이다. 이하에서, 도 11에 도시된 하나의 낸드 스트링(NS)의 단면도를 참조하여, 메모리 블럭(BLKi)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블럭이 소거되며, 제 2 서브 블럭은 소거 금지되는 것으로 가정된다.
도 8 내지 도 11을 참조하면, 제 1 시간(t1)에 기판(111)에 소거 전압(Vers)이 인가된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다.
기판(111)은 제 2 방향의 바디로서 동작하는 표면층(114)과 동일한 타입으로 도핑되어 있다. 따라서, 소거 전압(Vers)은 낸드 스트링(NS)의 표면층(114)에 전달된다.
제 1 높이를 갖는 도전 물질(211)은 접지 선택 라인(GSL)으로 동작하며, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 접지 선택 라인(GSL)은 플로팅된다. 도전 물질(211)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 소거 전압(Vers)으로 상승함에 따라, 접지 선택 라인(GSL)으로 동작하는 도전 물질(211)의 전압이 상승한다. 예시적으로, 접지 선택 라인(GSL)의 전압은 접지 선택 라인 전압(Vgsl)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작하는 도전 물질(211)의 전압은 접지 선택 라인 전압(Vgsl)이다. 예시적으로, 소거 전압(Vers) 및 접지 선택 라인 전압(Vgsl)의 차이는 F-N 터널링(Fowler-Nordheim 터널링)을 유발할 정도로 크지 않을 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.
제 2 내지 제 4 높이를 갖는 도전 물질들(221~241)은 각각 제 1 내지 제 3 워드 라인들(WL1~WL3)로 동작하며, 제 1 내지 제 3 메모리 셀들(MC1~MC3)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 선택된 워드 라인들에 워드 라인 소거 전압(Vwe)이 인가된다. 따라서, 제 1 내지 제 3 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가된다. 예시적으로, 워드 라인 소거 전압(Vwe)은 저전압일 것이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압일 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 제 1 내지 제 3 메모리 셀들(MC1~MC3)의 게이트(또는 제어 게이트)로 동작하는 도전 물질들(221~241)의 전압은 워드 라인 소거 전압(Vwe)이다. 예시적으로, 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)의 차이는 F-N 터널링을 유발할 것이다. 예를 들면, F-N 터널링이 발생되도록 소거 전압(Vers) 및 워드 라인 소거 전압(Vwe)의 레벨이 설정될 것이다. 따라서, 선택된 제 1 서브 블럭의 제 1 내지 제 3 메모리 셀들(MC1~MC3)은 소거될 것이다.
제 5 내지 제 7 높이를 갖는 도전 물질들(261~281)은 각각 제 4 내지 제 6 워드 라인들(WL4~WL6)로 동작하며, 제 4 내지 제 6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 비선택된 워드 라인들은 플로팅된다. 도전 물질들(261~281)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 소거 전압(Vers)으로 상승함에 따라, 제 4 내지 제 6 워드 라인들(WL4~WL6)로 동작하는 도전 물질들(261~281)의 전압이 상승한다. 예시적으로, 제 4 내지 제 6 워드 라인들(WL4~WL6)의 전압은 비선택 워드 라인 전압(Vuwl)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 제 4 내지 제 6 메모리 셀들(MC4~MC6)의 게이트(또는 제어 게이트)로 동작하는 도전 물질들(261~281)의 전압은 비선택 워드 라인 전압(Vuwl)이다. 예시적으로, 소거 전압(Vers) 및 비선택 워드 라인 전압(Vuwl)의 차이는 F-N 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 비선택된 제 2 서브 블록의 제 4 내지 제 6 메모리 셀들(MC4~MC6)은 소거 금지될 것이다.
제 8 높이를 갖는 도전 물질(291)은 스트링 선택 라인(SSL)으로 동작하며, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 스트링 선택 라인(SSL)은 플로팅된다. 도전 물질(291)은 표면층(114)으로부터 커플링의 영향을 받는다. 따라서, 표면층(114)의 전압이 소거 전압(Vers)으로 상승함에 따라, 스트링 선택 라인(SSL)으로 동작하는 도전 물질(291)의 전압이 상승한다. 예시적으로, 스트링 선택 라인(SSL)의 전압은 스트링 선택 라인 전압(Vssl)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 표면층(114)의 전압은 소거 전압(Vers)이고, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작하는 도전 물질(291)의 전압은 스트링 선택 라인 전압(Vssl)이다. 예시적으로, 소거 전압(Vers) 및 스트링 선택 라인 전압(Vssl)의 차이는 F-N 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.
한편, 선택된 서브 블럭(즉, 제 1 서브 블럭)의 워드 라인들(예를 들면, WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가될 때, 비선택된 서브 블럭(즉, 제 2 서브 블럭)의 워드 라인들(예를 들면, WL4~WL6)의 전압은 커플링에 의해 비선택 워드 라인 전압(Vuwl)으로 상승한다. 이때, 비선택된 서브 블럭의 워드 라인들(WL4~WL6)은 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vwe)에 의해서 커플링의 영향을 받을 수 있다.
즉, 선택된 서브 블럭의 워드 라인들(WL1~WL3)로부터의 커플링의 영향에 의해서, 비선택된 서브 블럭의 워드 라인들(WL4~WL6)의 전압 상승폭이 저하될 수 있다. 다시 말해서, 선택된 서브 블럭의 워드 라인들(WL1~WL3)로부터의 커플링의 영향에 의해서 비선택된 서브 블럭의 워드 라인들(WL4~WL6)이 비선택 워드 라인 전압(Vuwl)으로 충분히 상승되지 못할 수 있다. 이러한 현상으로 인해서, 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)에 저장된 데이터에 오류가 발생될 수 있다. 예를 들면, 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)의 문턱 전압 분포가 변경될 수 있다. 본 발명의 실시 예에 따르면, 선택된 서브 블럭의 소거 동작 이후에 비선택된 서브 블럭을 재프로그램함으로써, 비선택된 서브 블럭의 변경된 문턱 전압 분포를 복원시킬 수 있다. 선택된 서브 블럭의 소거 동작 이후에 수행되는 비선택된 서브 블럭의 재프로그램 동작은 도 12 내지 도 15를 참조하여 더욱 상세하게 설명될 것이다.
도 12는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다. 그리고 도 13은 도 12의 비선택된 서브 블럭의 재프로그램 동작을 설명하기 위한 도면이다. 이하, 도 8, 도 10, 도 12, 및 도 13을 참조하여, 메모리 블럭(BLKi)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블럭이 소거되며, 제 2 서브 블럭은 소거 금지되는 것으로 가정된다.
먼저, S110 단계에서, 선택된 서브 블럭(즉, 제 1 서브 블럭)이 소거된다. 앞서 설명된 바와 같이, 소거 동작 시, 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블럭(즉, 제 2 서브 블럭)의 워드 라인들(WL4~WL6)은 플로팅된다. 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 그리고 기판에 소거 전압(Vers)이 인가된다. 이러한 조건에서 선택된 서브 블럭이 소거된다.
선택된 서브 블럭이 소거되는 동안, 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vwe)에 의해서 비선택된 서브 블럭의 워드 라인들(WL4~WL6)이 커플링 영향을 받을 수 있다. 특히, 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중에서 선택된 서브 블럭에 인접한 워드 라인들이 커플링 영향을 더 크게 받을 수 있다. 예를 들면, 비선택된 서브 블럭의 워드 라인(WL4)이 비선택된 서브 블럭의 워드 라인들(WL5~WL6) 보다 커플링 영향을 더 크게 받을 수 있다.
이러한 커플링 영향으로 인해서, 도 13에 도시된 바와 같이, 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)의 문턱 전압 분포가 변경될 수 있다. 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vew)으로부터 커플링의 영향을 받은 비선택된 서브 블럭의 워드 라인들(WL4~WL6)은 비선택 워드 라인 전압(Vuwl)으로 충분히 상승되지 못한다. 그러한 까닭에 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)은 소거 전압(Vers)의 영향을 받아 문턱 전압 분포가 변경될 수 있다. 예를 들면, 빗금친 영역 A, B, 및 C와 같이, 정상적인 프로그램 상태들(P1~P3)로 프로그램되었던 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)의 문턱 전압 분포가 낮아질 수 있다.
S120 단계, S130 단계, 및 S140 단계로 구성되는 재프로그램 루프(reprogram loop)를 통해 선택된 서브 블럭의 소거 동작 시에 커플링 영향을 받은 비선택된 서브 블럭이 재프로그램된다. 이러한 재프로그램 동작은 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중 어느 하나 또는 복수의 워드 라인들(WL4~WL6)에 대해서 수행될 수 있다. 본 발명의 실시 예에 따른 재프로그램 루프에 있어서, 재프로그램 동작은 외부(예를 들면, 메모리 컨트롤러)로부터의 데이터 입력없이 비선택된 서브 블럭에 프로그램 펄스를 인가하는 동작을 의미한다.
설명의 간략화를 위해서, 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중에서 선택된 서브 블럭에 가장 인접한 워드 라인(WL4)이 커플링의 영향을 가장 크게 받은 것으로 가정하자. 이러한 가정에 따라서 비선택된 서브 블럭의 워드 라인(WL4)의 재프로그램 동작을 예시적으로 설명하기로 한다.
S120 단계에서, 워드 라인(WL4)의 메모리 셀들(MC4)의 프로그램 상태가 검증된다. 즉, 도 13을 참조하면, 선택 읽기 전압들(Vrd1~Vrd3) 및 프로그램 검증 전압들(Vvfy1~Vvfy3)을 이용하여 워드 라인(WL4)의 메모리 셀들(MC4)의 프로그램 상태들(P1~P3)이 각각 검증된다.
S130 단계에서, 워드 라인(WL4)의 메모리 셀들(MC4)의 재프로그램 여부가 판별된다. 조금 더 구체적으로 설명하면 다음과 같다. 메모리 셀들(MC4)중 적어도 하나의 문턱 전압이 선택 읽기 전압보다 높고 프로그램 검증 전압보다 낮은 영역(즉, 영역 A, B, 또는 C)에 포함된 것으로 판별되면, 검증 동작은 페일된 것으로 간주되고 절차는 S140 단계로 진행된다. 반면, 메모리 셀들(MC4)의 문턱 전압이 변경되지 않은 것으로 판별되면, 검증 동작은 패스된 것으로 간주되고 절차는 S150 단계로 진행된다.
즉, S120 단계와 S130 단계를 통해서 워드 라인(WL4)의 메모리 셀들(MC4)에 대한 정상적인 목표 프로그램 상태가 무엇인지, 그리고 메모리 셀들(MC4)이 커플링의 영향을 받아 프로그램 상태가 변경되었는지의 여부가 판별된다. S140 단계에서, 커플링의 영향을 받아 프로그램 상태가 변경된 메모리 셀들에 대한 재프로그램 동작이 수행된다.
S150 단계에서, 선택된 서브 블럭의 소거 동작 시 커플링 영향을 받은 비선택된 서브 블럭의 재프로그램 동작이 완료되면, 선택된 서브 블럭의 소거 검증 동작이 수행된다. 그리고 S160 단계에서, 선택된 서브 블럭의 소거 검증 동작이 판별된다. 선택된 서브 블럭이 소거된 것으로 판별되면, 소거 동작은 종료된다. 반면, 선택된 서브 블럭이 소거되지 않은 것으로 판별되면, 절차는 S110 단계로 돌아가 소거 동작 및 비선택된 서브 블럭에 대한 재프로그램 동작이 반복된다.
한편, 도 12에 있어서, 비선택된 서브 블럭에 대한 재프로그램 동작(즉, 재프로그램 루프)은, 선택된 서브 블럭의 소거 동작과 소거 검증 동작 사이에서 수행되는 것으로 설명되었지만, 비선택된 서브 블럭에 대한 재프로그램 동작은 선택된 서브 블럭의 소거 동작과 소거 검증 동작이 모두 완료된 이후에 수행될 수 있다. 예를 들면, 증가형 스텝 펄스 소거(ISPE:Incremental Step Pulse Erase) 방식을 통해 소거 동작이 수행되는 경우, 소거 동작과 소거 검증 동작은 하나의 소거 루프로 구성되고, 소거 루프가 반복될 때마다 소거 전압(Vers)은 증가되어 소거 동작이 수행될 수 있다. 이러한 경우, 비선택된 서브 블럭에 대한 재프로그램 동작은 모든 소거 루프가 완료된 이후에 수행될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다. 그리고 도 15는 도 14의 비선택된 서브 블럭의 재프로그램 동작을 설명하기 위한 도면이다. 이하, 도 8, 도 10, 도 14, 및 도 15를 참조하여, 메모리 블럭(BLKi)의 소거 동작이 설명된다. 예시적으로, 제 1 서브 블럭이 소거되며, 제 2 서브 블럭은 소거 금지되는 것으로 가정된다.
먼저, S210 단계에서, 비선택된 서브 블럭(즉, 제 2 서브 블럭)의 워드 라인들(WL4~WL6) 중에서 선택된 서브 블럭(즉, 제 1 서브 블럭)에 인접한 워드 라인의 메모리 셀들에 저장된 데이터가 읽혀진다. 예시적으로, 선택된 서브 블럭에 인접한 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중 적어도 하나가 읽혀질 수 있다. 다른 예로써, 선택된 서브 블럭에 인접한 비선택된 서브 블럭의 복수의 워드 라인들(WL4~WL6)이 읽혀질 수 있다. 예시적으로, 읽혀진 데이터는 이후의 재프로그램 동작이 완료될 때까지 읽기 및 쓰기 회로(도 1의 130)에 임시로 저장될 수 있다. 다른 예로써, 읽혀진 데이터는 불휘발성 메모리 장치의 외부(예를 들면, 메모리 컨트롤러)로 출력되어 저장될 수 있다.
비선택된 서브 블럭의 재프로그램 동작을 수행하기 위한 데이터를 백업한 이후에, 선택된 서브 블럭의 소거 동작이 수행된다. S220 단계에서, 선택된 서브 블럭(즉, 제 1 서브 블럭)이 소거된다. 앞서 설명된 바와 같이, 소거 동작 시, 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블럭(즉, 제 2 서브 블럭)의 워드 라인들(WL4~WL6)은 플로팅된다. 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 워드 라인 소거 전압(Vwe)이 인가된다. 접지 선택 라인(GSL)은 플로팅된다. 그리고 기판에 소거 전압(Vers)이 인가된다. 이러한 조건에서 선택된 서브 블럭이 소거된다.
선택된 서브 블럭이 소거되는 동안, 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vwe)에 의해서 비선택된 서브 블럭의 워드 라인들(WL4~WL6)이 커플링 영향을 받을 수 있다. 특히, 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중에서 선택된 서브 블럭에 인접한 워드 라인들이 커플링 영향을 더 크게 받을 수 있다. 예를 들면, 비선택된 서브 블럭의 워드 라인(WL4)이 비선택된 서브 블럭의 워드 라인들(WL5~WL6) 보다 커플링 영향을 더 크게 받을 수 있다.
이러한 커플링 영향으로 인해서, 도 15에 도시된 바와 같이, 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)의 문턱 전압 분포가 변경될 수 있다. 선택된 서브 블럭의 워드 라인들(WL1~WL3)에 인가된 워드 라인 소거 전압(Vew)으로부터 커플링의 영향을 받은 비선택된 서브 블럭의 워드 라인들(WL4~WL6)은 비선택 워드 라인 전압(Vuwl)으로 충분히 상승되지 못한다. 그러한 까닭에 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)은 소거 전압(Vers)의 영향을 받아 문턱 전압 분포가 변경될 수 있다. 예를 들면, 빗금친 영역 D, E, F, 및 G와 같이, 정상적인 프로그램 상태들(P1~P3)로 프로그램되었던 비선택된 서브 블럭의 메모리 셀들(MC4~MC6)의 문턱 전압 분포가 낮아질 수 있다.
S230 단계, S240 단계, 및 S250 단계로 구성되는 재프로그램 루프(reprogram loop)를 통해 선택된 서브 블럭의 소거 동작 시에 커플링 영향을 받은 비선택된 서브 블럭이 재프로그램된다. 이러한 재프로그램 동작은 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중 어느 하나 또는 복수의 워드 라인들(WL4~WL6)에 대해서 수행될 수 있다. 본 발명의 다른 실시 예에 따른 재프로그램 루프에 있어서, 재프로그램 동작은 외부(예를 들면, 메모리 컨트롤러)로부터의 데이터 입력없이 비선택된 서브 블럭에 프로그램 펄스를 인가하는 동작을 의미한다.
설명의 간략화를 위해서, 비선택된 서브 블럭의 워드 라인들(WL4~WL6) 중에서 선택된 서브 블럭에 가장 인접한 워드 라인(WL4)이 커플링의 영향을 가장 크게 받은 것으로 가정하자. 이러한 가정에 따라서 비선택된 서브 블럭의 워드 라인(WL4)의 재프로그램 동작을 예시적으로 설명하기로 한다.
S230 단계에서, 워드 라인(WL4)의 메모리 셀들(MC4)의 프로그램 상태가 검증된다. 즉, 도 15를 참조하면, 프로그램 검증 전압들(Vvfy1~Vvfy3)을 이용하여 워드 라인(WL4)의 메모리 셀들(MC4)의 프로그램 상태들(P1~P3)이 각각 검증된다.
S240 단계에서, 워드 라인(WL4)의 메모리 셀들(MC4)의 재프로그램 여부가 판별된다. 조금 더 구체적으로 설명하면 다음과 같다. 메모리 셀들(MC4)중 적어도 하나의 문턱 전압이 프로그램 검증 전압보다 낮은 영역(즉, 영역 D, E, F 또는 G)에 포함된 것으로 판별되면, 검증 동작은 페일된 것으로 간주되고 절차는 S250 단계로 진행된다. 반면, 메모리 셀들(MC4)의 문턱 전압이 변경되지 않은 것으로 판별되면, 검증 동작은 패스된 것으로 간주되고 절차는 S260 단계로 진행된다.
즉, S230 단계와 S240 단계를 통해서 워드 라인(WL4)의 메모리 셀들(MC4)이 커플링의 영향을 받아 프로그램 상태가 변경되었는지의 여부가 판별된다. S250 단계에서, 커플링의 영향을 받아 프로그램 상태가 변경된 메모리 셀들에 대한 재프로그램 동작이 수행된다.
S250 단계에서, 선택된 서브 블럭이 소거되는 동안 커플링의 영향을 받은 비선택된 서브 블럭의 메모리 셀들은 재프로그램 동작을 수행하기 위해 백업된 데이터를 이용하여 재프로그램된다. 즉, S210 단계에서 읽혀진 데이터를 이용하여 재프로그램된다. 이렇게 백업된 데이터를 이용하여 재프로그램 동작을 수행하면 정상적인 목표 프로그램 상태가 무엇인지를 알 수 있기 때문에, 도 15의 프로그램 상태(P2_2)와 같이, 인접한 프로그램 상태로 프로그램 상태가 변경된(즉, 영역 H와 같이) 메모리 셀들에 대해서도 재프로그램이 가능할 수 있다.
S260 단계에서, 선택된 서브 블럭의 소거 동작 시 커플링 영향을 받은 비선택된 서브 블럭의 재프로그램 동작이 완료되면, 선택된 서브 블럭의 소거 검증 동작이 수행된다. 그리고 S270 단계에서, 선택된 서브 블럭의 소거 검증 동작이 판별된다. 선택된 서브 블럭이 소거된 것으로 판별되면, 소거 동작은 종료된다. 반면, 선택된 서브 블럭이 소거되지 않은 것으로 판별되면, 절차는 S220 단계로 돌아가 소거 동작 및 비선택된 서브 블럭에 대한 재프로그램 동작이 반복된다.
한편, 도 14에 있어서, 비선택된 서브 블럭에 대한 재프로그램 동작(즉, 재프로그램 루프)은, 선택된 서브 블럭의 소거 동작과 소거 검증 동작 사이에서 수행되는 것으로 설명되었지만, 비선택된 서브 블럭에 대한 재프로그램 동작은 선택된 서브 블럭의 소거 동작과 소거 검증 동작이 모두 완료된 이후에 수행될 수 있다. 예를 들면, 증가형 스텝 펄스 소거(ISPE:Incremental Step Pulse Erase) 방식을 통해 소거 동작이 수행되는 경우, 소거 동작과 소거 검증 동작은 하나의 소거 루프로 구성되고, 소거 루프가 반복될 때마다 소거 전압(Vers)은 증가되어 소거 동작이 수행될 수 있다. 이러한 경우, 비선택된 서브 블럭에 대한 재프로그램 동작은 모든 소거 루프가 완료된 이후에 수행될 수 있다.
이상에서 설명된 바와 같이, 본 발명의 실시 예에 따르면, 서브 블럭들 중 어느 하나가 소거되면, 소거된 서브 블럭에 인접한 서브 블럭은 재프로그램된다. 그러한 까닭에 소거된 서브 블럭에 의해서 인접한 서브 블럭의 데이터가 영향을 받더라도, 인접한 서브 블럭의 데이터는 복원될 수 있다. 따라서, 불휘발성 메모리 장치(도 1의 100)의 신뢰성은 향상될 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨터 시스템을 개략적으로 보여주는 블럭도이다. 도 16을 참조하면 컴퓨터 시스템은 프로세싱 유닛(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 컨트롤러(2400), 그리고 저장 매체로서 멀티-레벨 메모리 장치(2500)를 포함한다.
멀티-레벨 메모리 장치(2500)는 도 1 내지 도 15를 통해 설명된 것과 실질적으로 동일하게 구성될 것이다. 이는 멀티-레벨 메모리 장치의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조로 형성되며, 서브 블럭의 소거 동작 이후에 인접한 서브 블럭의 재프로그램 동작이 수행됨을 의미한다.
컴퓨터 시스템이 모바일 장치인 경우, 컴퓨터 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있음은 잘 이해될 것이다.
도 17은 도 16의 메모리 컨트롤러(2400)를 개략적으로 보여주는 블럭도이다. 도 17을 참조하면, 본 발명의 실시 예에 따른 메모리 컨트롤러(2400)는 제 1 인터페이스(3210), 제 2 인터페이스(3220), 프로세싱 유닛(3230), 버퍼(3240), ECC 유닛(3250), 그리고 롬(3260)을 포함할 것이다.
제 1 인터페이스(3210)는 외부(또는, 호스트)와 인터페이스하도록 구성될 것이다. 제 2 인터페이스(3220)는 도 16에 도시된 멀티-레벨 메모리 장치와 인터페이스하도록 구성될 것이다. 프로세싱 유닛(3230)은 메모리 컨트롤러의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, 프로세싱 유닛(3230)은 롬(3260)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성될 것이다. 버퍼(3240)는 제 1 인터페이스(3210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용될 것이다. 버퍼(3240)는 제 2 인터페이스(3220)를 통해 메모리 장치로부터 전달되는 데이터를 임시 저장하는 데 사용될 것이다. ECC 유닛(3250)은 저장될 데이터를 부호화하도록 그리고 메모리 장치로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
도 18은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 개략적으로 보여주는 블럭도이다. 도 18을 참조하면, 솔리드 스테이트 드라이브(4000)는 저장 매체(4100)와 컨트롤러(4200)를 포함할 것이다.
저장 매체(4100)는 복수의 채널들을 통해 컨트롤러(4200)와 연결될 것이다. 각 채널에는 복수의 불휘발성 메모리 장치들이 공통으로 연결될 것이다. 각각의 불휘발성 메모리 장치는 도 1 내지 도 15를 통해 설명된 것과 실질적으로 동일하게 구성될 것이다. 이는 멀티-레벨 메모리 장치의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조로 형성되며, 서브 블럭의 소거 동작 이후에 인접한 서브 블럭의 재프로그램 동작이 수행됨을 의미한다.
도 19는 도 18에 도시된 솔리드 스테이트 드라이브를 이용한 스토리지를 개략적으로 보여주는 블럭도이고, 도 20은 도 18에 도시된 솔리드 스테이트 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블럭도이다.
본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 19에 도시된 바와 같이, 스토리지는 도 18에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 솔리드 스테이트 드라이브들을 포함할 것이다. 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 20에 도시된 바와 같이, 스토리지 서버는 도 18에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 솔리드 스테이트 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 컨트롤러(4000B)가 스토리지 서버에 포함될 수 있음은 잘 이해될 것이다.
도 21 내지 도 23은 본 발명의 실시 예들에 따른 데이터 저장 시스템이 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 실시 예들에 따른 메모리 컨트롤러 및 멀티-레벨 메모리 장치들로 구성되는 데이터 저장 시스템을 포함한 솔리드 스테이트 드라이브가 스토리지에 적용되는 경우, 도 21에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 실시 예들에 따른 데이터 저장 시스템을 포함한 솔리드 스테이트 드라이브가 스토리지 서버에 적용되는 경우, 도 22에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 23에 도시된 바와 같이, 본 발명의 실시 예들에 따른 데이터 저장 시스템을 포함한 솔리드 스테이트 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 24는 본 발명의 실시 예에 따른 메모리 카드를 개략적으로 보여주는 블럭도이다. 메모리 카드는 예를 들어, MMC 카드, SD 카드, 멀티유즈(multiuse) 카드, 마이크로 SD 카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD 카드, 칩 카드(chip card), 스마트 카드, USB 카드 등일 수 있다.
도 24를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 포함하며 메모리 카드의 동작을 제어하는 컨트롤러(9222), 하나 또는 그보다 많은 불휘발성 메모리 장치들(9207)을 포함할 것이다. 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 연결되어 있다.
컨트롤러(9222)는 프로세서로서, 불휘발성 메모리 장치(9207)의 프로그램 동작, 읽기 동작, 및 소거 동작을 제어할 수 있다. 도 24에 도시된 불휘발성 메모리 장치(9207)는 도 1 내지 도 15를 통해 설명된 것과 실질적으로 동일하게 구성될 것이다. 이는 멀티-레벨 메모리 장치의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조로 형성되며, 서브 블럭의 소거 동작 이후에 인접한 서브 블럭의 재프로그램 동작이 수행됨을 의미한다.
본 발명의 실시 예에 따른 컨트롤러(9222) 그리고/또는 불휘발성 메모리 장치(9207)는 다양한 패키지 방식을 통해 패키징될 수 있다. 예를 들면, 본 발명의 실시 예에 따른 컨트롤러(9222) 그리고/또는 불휘발성 메모리 장치(9207)는, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지 방식들을 통해 패키징될 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 발생기
BLK : 메모리 블럭

Claims (10)

  1. 기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블럭을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 메모리 블럭의 서브 블럭들 중 선택된 서브 블럭을 소거하는 단계;
    상기 메모리 블럭의 나머지 서브 블럭의 메모리 셀들의 프로그램 상태가 변경되었는지의 여부를 검증하는 단계; 및
    상기 검증 결과에 따라 프로그램 상태가 변경된 것으로 판단되는 메모리 셀을 포함하는 상기 메모리 블럭의 나머지 서브 블럭의 일부 또는 전부를 재프로그램하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 검증하는 단계는 상기 프로그램 상태가 변경된 것으로 판단된 메모리 셀에 대한 목표 프로그램 상태를 판단하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 검증하는 단계는 상기 메모리 셀들의 프로그램 상태에 대응하는 선택 읽기 전압과 프로그램 검증 전압을 이용하여 수행하고,
    상기 메모리 셀들의 문턱 전압이 상기 선택 읽기 전압보다 높고 상기 프로그램 검증 전압보다 낮은 경우 프로그램 상태가 변경된 것으로 판단하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 재프로그램하는 단계는 외부로부터의 데이터 입력 없이 프로그램 펄스를 인가하는 단계를 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 소거하는 단계 이전에 상기 나머지 서브 블럭의 메모리 셀들에 저장된 데이터를 읽는 단계를 더 포함하는 동작 방법.
  6. 제 5 항에 있어서,
    상기 데이터를 읽는 단계는 상기 나머지 서브 블럭의 메모리 셀들 중에서 상기 선택된 서브 블럭에 인접한 메모리 셀들의 데이터를 읽는 것을 특징으로 하는 동작 방법.
  7. 제 5 항에 있어서,
    상기 읽혀진 데이터는 상기 재프로그램하는 단계가 완료될 때까지 상기 불휘발성 메모리 장치의 읽기 회로에 임시 저장되고,
    상기 재프로그램하는 단계는 상기 임시 저장된 데이터를 바탕으로 수행하는 동작 방법.
  8. 제 5 항에 있어서,
    상기 검증하는 단계는 상기 메모리 셀들의 프로그램 상태에 대응하는 프로그램 검증 전압을 이용하여 수행하고,
    상기 메모리 셀들의 문턱 전압이 상기 프로그램 검증 전압보다 낮은 경우 프로그램 상태가 변경된 것으로 판단하는 동작 방법.
  9. 기판 및 상기 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 갖는 메모리 블럭을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 소거 동작을 제어하도록 구성된 컨트롤러를 포함하되,
    상기 메모리 블럭은 독립적으로 소거되는 서브 블럭들로 구성되고,
    상기 컨트롤러는 상기 서브 블럭들 중 선택된 서브 블럭을 소거한 후, 나머지 서브 블럭의 메모리 셀들의 프로그램 상태가 변경되었는지의 여부를 검증하고, 상기 검증 결과에 따라 상기 나머지 서브 블럭의 일부 또는 전부를 재프로그램하도록 구성된 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 컨트롤러는 외부로부터의 데이터 입력 없이 프로그램 펄스를 인가하도록 구성된 불휘발성 메모리 장치.
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