JP2023139229A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2023139229A JP2023139229A JP2023122060A JP2023122060A JP2023139229A JP 2023139229 A JP2023139229 A JP 2023139229A JP 2023122060 A JP2023122060 A JP 2023122060A JP 2023122060 A JP2023122060 A JP 2023122060A JP 2023139229 A JP2023139229 A JP 2023139229A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor device
- lead
- main surface
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 340
- 238000005245 sintering Methods 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 229920005989 resin Polymers 0.000 claims description 90
- 239000011347 resin Substances 0.000 claims description 90
- 238000007789 sealing Methods 0.000 claims description 68
- 239000004020 conductor Substances 0.000 claims description 46
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 29
- 238000004891 communication Methods 0.000 claims description 25
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 23
- 229910052709 silver Inorganic materials 0.000 claims description 23
- 239000004332 silver Substances 0.000 claims description 23
- 238000001035 drying Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 28
- 238000004519 manufacturing process Methods 0.000 abstract description 21
- 239000007769 metal material Substances 0.000 description 69
- 238000001514 detection method Methods 0.000 description 56
- 238000003825 pressing Methods 0.000 description 18
- 239000000470 constituent Substances 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 15
- 239000010949 copper Substances 0.000 description 12
- 238000005304 joining Methods 0.000 description 11
- 238000003466 welding Methods 0.000 description 11
- 238000012986 modification Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 238000002360 preparation method Methods 0.000 description 10
- 239000003822 epoxy resin Substances 0.000 description 8
- 229920000647 polyepoxide Polymers 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229910000881 Cu alloy Inorganic materials 0.000 description 5
- 238000010292 electrical insulation Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001154 acute effect Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005096 rolling process Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49531—Additional leads the additional leads being a wiring board
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/35—Manufacturing methods
- H01L2224/352—Mechanical processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/3701—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
- H01L2224/37001—Core members of the connector
- H01L2224/37099—Material
- H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/37147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/404—Connecting portions
- H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
- H01L2224/40491—Connecting portions connected to auxiliary connecting means on the bonding areas being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73221—Strap and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/8484—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9221—Parallel connecting processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/35—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/77—Apparatus for connecting with strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
【課題】焼結処理時の加圧による接続部材の変形を抑制する半導体装置およびその製造方法を提供する。【解決手段】半導体装置A1は、絶縁基板21と、絶縁基板上に配置された導電部材22A、22Bと、厚さ方向zにおいて互いに反対側を向く素子主面および素子裏面を有するとともに、素子主面に第1電極および第2電極を含む主面電極が形成され、素子裏面に裏面電極が形成され、かつ、裏面電極が導電部材22Aに導通接合された半導体素子10Aと、素子主面と同じ方向を向くリード主面51aおよび素子主面に対向する接続部材裏面を有しており、第1電極と導電部材22Bとを接続する板状のリード部材と、を備える。リード部材は、第1電極との接合部のリード主面51aに凹凸部分である複数の突起521を有し、かつ、接続部材裏面がリード接合層321を介して第1電極に接合されている。【選択図】図12
Description
本開示は、半導体装置に関する。
従来、半導体素子を導電体に接合する際の接合材として、使い勝手の良さなどから鉛はんだが用いられていた。しかしながら、人体保護および環境負荷軽減の観点から、鉛を用いない接合材に置き換えられつつある。たとえば、特許文献1には、接合材として焼結金属を用いた半導体装置が開示されている。特許文献1に記載の半導体装置は、ダイ、リードフレーム、クリップおよび焼結銀を備えている。ダイは、リードフレームに搭載されている。リードフレームは、互いに離間する第1部および第2部を含んでいる。ダイは、リードフレームの第1部に接合されている。クリップは、板状の導電体である。クリップは、ダイとリードフレームの第2部とを導通する接続部材である。クリップは、ダイに接合された第1の接合部と、リードフレームの第2部に接合された第2の接合部と、これらの接合部を繋ぐ連絡部分とを含んでいる。
従来の半導体装置において、クリップとダイとを接合する際、クリップとダイとの間に形成された焼結用金属材料(焼結可能な銀膜)を焼結処理することで、焼結用金属材料が焼結金属(焼結銀)になり、クリップとダイとが接合される。この焼結処理においては、クリップを加圧部材で押し付けることで、この押圧力によって焼結用金属材料を加圧する。そして、加圧した状態で、焼結用金属材料の加熱処理を行う。従来の半導体装置においては、連絡部の下方が空洞であるため、このような焼結処理における加圧時の上記押圧力によって、クリップの連絡部が折れ曲がる場合がある。このような変形は、クリップの強度低下や導電性の低下、意図せぬ接触などの原因となる。
本開示は、上記課題に鑑みて考え出されたものであり、その目的は、焼結処理時の加圧による接続部材の変形を抑制することができる半導体装置およびその製造方法を提供することにある。
本開示の第1の側面によって提供される半導体装置は、第1方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、前記素子裏面に対向しており、前記裏面電極が導通接合された第1導電体と、前記第1導電体と離間して配置されており、前記主面電極に導通する第2導電体と、前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第2導電体とを接続する接続部材と、を備えており、前記接続部材は、前記接続部材主面から前記第1方向に突き出た第1の突起を含み、かつ、第1接合層を介して前記主面電極に接合されており、前記第1の突起は、前記第1方向に見て、前記主面電極に重なる。
本開示の第2の側面によって提供される半導体装置の製造方法は、第1方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、互いに離間して配置された第1導電体および第2導電体と、前記第1方向の一方を向く接続部材主面を有し、かつ、前記接続部材主面から前記第1方向に突き出た第1の突起を含む接続部材と、を備え、前記接続部材を準備する接続部材準備工程と、前記半導体素子を、前記第1導電体に搭載するマウント工程と、前記素子主面の上に焼結用金属材料を形成する焼結用金属材料形成工程と、前記接続部材主面を前記素子主面と同じ方向を向く姿勢であり、かつ、前記第1方向に見て、前記焼結用金属材料と前記第1の突起とが重なるように、前記接続部材の一部を前記焼結用金属材料の上に載置する接続工程と、前記第1の突起が形成された側から前記接続部材を加圧部材によって加圧し、かつ、加熱することで、前記焼結用金属材料を焼結金属にする加圧加熱工程と、を有する。
本開示の半導体装置およびその製造方法によれば、焼結処理時の加圧による接続部材の変形を抑制することができる。
本開示の半導体装置および半導体装置の製造方法について、図面を参照して、以下に説明する。
図1~図14は、本開示の第1実施形態にかかる半導体装置を示している。第1実施形態の半導体装置A1は、複数の半導体素子10、支持基板20、複数の導電性接合層3、入力端子41,42、出力端子43、一対のゲート端子44A,44B、一対の検出端子45A,45B、複数のダミー端子46、一対の側方端子47A,47B、絶縁部材49、複数のリード部材51、複数のワイヤ部材6、および、封止樹脂7を備えている。なお、入力端子41,42、出力端子43、一対のゲート端子44A,44B、一対の検出端子45A,45B、複数のダミー端子46、および、一対の側方端子47A,47Bを総称して端子40という場合がある。
図1は、半導体装置A1を示す斜視図である。図2は、図1に示す斜視図において封止樹脂7を省略した図である。図3は、半導体装置A1を示す平面図である。図4は、図3に示す平面図において、封止樹脂7を省略した図である。なお、図4においては、封止樹脂7を想像線(二点鎖線)で示している。図5は、図4の一部を拡大した部分拡大平面図である。図6は、半導体装置A1を示す正面図である。図7は、半導体装置A1を示す底面図である。図8は、半導体装置A1を示す側面図(左側面図)である。図9は、半導体装置A1を示す側面図(右側面図)である。図10は、図4のX-X線に沿う断面図である。図11は、図2に示す斜視図においてリード部材51を含む一部を拡大した要部拡大図である。図12は、図11のXII-XII線に沿う断面図である。図13は、図12の一部を拡大した部分拡大図である。図14は、図12の一部を拡大した部分拡大図である。なお、図11~図13においては、複数のワイヤ部材6を省略している。
説明の便宜上、図1~図14において、互いに直交する3つの方向を、幅方向x、奥行き方向y、厚さ方向zと定義する。幅方向xは、半導体装置A1の平面図(図3および図4参照)における左右方向である。奥行き方向yは、半導体装置A1の平面図(図3および図4参照)における上下方向である。なお、必要に応じて、幅方向xの一方を幅方向x1、幅方向xの他方を幅方向x2とする。同様に、奥行き方向yの一方を奥行き方向y1、奥行き方向yの他方を奥行き方向y2とし、厚さ方向zの一方を厚さ方向z1、厚さ方向zの他方を厚さ方向z2とする。また、厚さ方向z1を下といい、厚さ方向z2を上という場合もある。厚さ方向zが、本開示の「第1方向」に相当する。また、本実施形態においては、幅方向xが、本開示の「第3方向」に相当し、奥行き方向yが、本開示の「第2方向」に相当する。
複数の半導体素子10の各々は、SiC(炭化ケイ素)を主とする半導体材料を用いて構成されている。なお、当該半導体材料は、SiCに限定されず、Si(シリコン)、GaAs(ヒ化ガリウム)あるいはGaN(窒化ガリウム)などであってもよい。また、本実施形態において、各半導体素子10は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である。なお、複数の半導体素子10は、MOSFETに限定されず、MISFET(Metal-Insulator-Semiconductor FET)を含む電界効果トランジスタや、IGBT(Insulated Gate Bipolar Transistor)のようなバイポーラトランジスタ、LSIなどのICチップであってもよい。本実施形態においては、各半導体素子10は、いずれも同一素子であり、かつ、nチャネル型のMOSFETである場合を示す。各半導体素子10は、厚さ方向zに見て(以下、「平面視」ともいう。)、矩形状であるが、これに限定されない。また、各半導体素子10は、その厚さがおよそ350~370μmである。なお、各半導体素子10の厚さは、これに限定されない。
複数の半導体素子10の各々は、図10および図13に示すように、素子主面101および素子裏面102を有する。なお、図10および図13においては、半導体素子10Aが示されているが、半導体素子10Bも同等に構成されている。各半導体素子10において、素子主面101および素子裏面102は、厚さ方向zにおいて離間し、かつ、互いに反対側を向く。本実施形態において、素子主面101は、厚さ方向z2を向き、素子裏面102は、厚さ方向z1を向く。
複数の半導体素子10の各々は、図5、図11および図13に示すように、主面電極11、裏面電極12および絶縁膜13を有する。
主面電極11は、素子主面101に設けられている。主面電極11は、図11に示すように、第1電極111および第2電極112を含む。本実施形態においては、第1電極111は、ソース電極であって、ソース電流が流れる。また、本実施形態においては、第2電極112は、ゲート電極であって、各半導体素子10を駆動させるためのゲート電圧が印加される。第1電極111は、第2電極112よりも大きい。また、本実施形態においては、第1電極111は、1つの領域で構成されている場合を示すが、複数の領域に分割されていてもよい。
裏面電極12は、素子裏面102に設けられている。本実施形態においては、裏面電極12は、素子裏面102の全体にわたって形成されている。本実施形態においては、裏面電極12は、ドレイン電極であって、ドレイン電流が流れる。
絶縁膜13は、素子主面101に設けられている。絶縁膜13は、電気絶縁性を有する。絶縁膜13は、平面視において主面電極11を囲んでいる。絶縁膜13は、たとえばSiO2(二酸化ケイ素)層、SiN4(窒化ケイ素)層、ポリベンゾオキサゾール層が、素子主面101からこの順番で積層されたものである。なお、絶縁膜13においては、ポリベンゾオキサゾール層に代えてポリイミド層でもよい。
複数の半導体素子10は、複数の半導体素子10Aおよび複数の半導体素子10Bを含んでいる。本実施形態において、半導体装置A1は、ハーフブリッジ型のスイッチング回路を構成している。複数の半導体素子10Aは、このスイッチング回路における上アーム回路を構成し、複数の半導体素子10Bは、このスイッチング回路における下アーム回路を構成する。半導体装置A1は、図2および図4に示すように、4つの半導体素子10Aおよび4つの半導体素子10Bを含んでいる。なお、半導体素子10の数は、本構成に限定されず、半導体装置A1に要求される性能に応じて自在に設定可能である。
複数の半導体素子10Aの各々は、図2、図4、図5、図11および図13に示すように、支持基板20(後述する導電部材22A)に搭載されている。本実施形態においては、複数の半導体素子10Aは、奥行き方向yに並んでおり、互いに離間している。各半導体素子10Aは、導電部材22Aに搭載された姿勢において、素子裏面102が導電部材22Aに対向する。各半導体素子10Aは、図4、図5、図12および図13に示すように、導電性接合層3(後述する素子接合層31A)を介して、支持基板20(導電部材22A)に導通接合されている。
複数の半導体素子10Bの各々は、図2、図4、図5および図10に示すように、支持基板20(後述の導電部材22B)に搭載されている。本実施形態においては、複数の半導体素子10Bは、奥行き方向yに並んでおり、互いに離間している。各半導体素子10Bは、導電部材22Bに搭載された姿勢において、素子裏面102が導電部材22Bに対向する。各半導体素子10Bは、図4、図5および図10に示すように、導電性接合層3(後述する素子接合層31B)を介して、支持基板20(導電部材22B)に導通接合されている。
支持基板20は、複数の半導体素子10を支持する支持部材である。支持基板20は、絶縁基板21、複数の導電部材22、一対の絶縁層23A,23B、一対のゲート層24A,24Bおよび一対の検出層25A、25Bを備えている。
絶縁基板21は、図10に示すように、複数の導電部材22が配置されている。絶縁基板21は、電気絶縁性を有する。絶縁基板21の構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばAlN(窒化アルミニウム)、SiN(窒化ケイ素)、Al2O3(酸化アルミニウム)などが挙げられる。本実施形態においては、絶縁基板21は、平面視矩形状である。
絶縁基板21は、図10に示すように、主面211および裏面212を有している。主面211と裏面212とは、厚さ方向zにおいて、離間し、かつ、互いに反対側を向く。主面211は、厚さ方向zにおいて複数の導電部材22が配置される側、すなわち、厚さ方向z2を向く。主面211は、複数の導電部材22および複数の半導体素子10とともに封止樹脂7に覆われている。裏面212は、厚さ方向z1を向く。裏面212は、図7および図10に示すように、封止樹脂7から露出している。裏面212には、たとえば図示しないヒートシンクなどが接続される。なお、絶縁基板21の構成は、上記したものに限定されず、複数の導電部材22ごとに個別に設けてもよい。
複数の導電部材22の各々は、金属板である。当該金属板の構成材料は、CuまたはCu合金である。複数の導電部材22は、複数の端子40とともに、複数の半導体素子10との導通経路を構成している。複数の導電部材22は、互いに離間しており、かつ、各々が絶縁基板21の主面211に配置されている。各導電部材22は、たとえば銀ペーストやはんだなどのような接合材により主面211に接合されている。なお、当該接合材は、導電性材料であってもいし、絶縁性材料であってもよい。本実施形態においては、導電部材22の厚さ方向zの寸法は、およそ0.4~3.0mmであるが、これに限定されない。なお、各導電部材22の表面は、銀めっきで覆われていてもよい。
複数の導電部材22は、導電部材22Aおよび導電部材22Bを含んでいる。本実施形態においては、導電部材22A,22Bは、絶縁基板21上において、幅方向xに並んでいる。導電部材22Aは、図2、図4および図10に示すように、導電部材22Bよりも幅方向x2に配置されている。導電部材22Aは、厚さ方向z2を向く主面221Aを有しており、当該主面221A上に複数の半導体素子10Aを搭載する。導電部材22Bは、厚さ方向z2を向く主面221Bを有しており、当該主面221B上に複数の半導体素子10Bを搭載する。本実施形態においては、導電部材22A,22Bはともに、平面視矩形状である。なお、複数の導電部材22の構成は、上記したものに限定されず、複数の半導体素子10の数および配置に基づき、適宜変更可能である。本実施形態においては、導電部材22Aが本開示の「第1導電体」に相当し、導電部材22Bが本開示の「第2導電体」に相当する。
一対の絶縁層23A,23Bは、電気絶縁性を有しており、その構成材料は、たとえばガラスエポキシ樹脂である。一対の絶縁層23A,23Bは、図2および図4に示すように、各々が奥行き方向yに延びる帯状である。絶縁層23Aは、図2および図4に示すように、導電部材22Aの主面221Aに接合されている。絶縁層23Aは、複数の半導体素子10Aよりも幅方向x2に位置する。絶縁層23Bは、図2および図4に示すように、導電部材22Bの主面221Bに接合されている。絶縁層23Bは、半導体素子10Bよりも幅方向x1に位置する。
一対のゲート層24A,24Bは、導電性を有しており、その構成材料は、たとえばCuである。一対のゲート層24A,24Bは、図2および図4に示すように、各々が奥行き方向yに延びる帯状である。ゲート層24Aは、図2および図4に示すように、絶縁層23A上に配置されている。ゲート層24Aは、ワイヤ部材6(後述するゲートワイヤ61)を介して、各半導体素子10Aの第2電極112(ゲート電極)に導通する。ゲート層24Bは、図2および図4に示すように、絶縁層23B上に配置されている。ゲート層24Bは、ワイヤ部材6(後述するゲートワイヤ61)を介して、各半導体素子10Bの第2電極112(ゲート電極)に導通する。
一対の検出層25A、25Bは、導電性を有しており、その構成材料は、たとえばCuである。一対の検出層25A,25Bは、図2および図4に示すように、各々が奥行き方向yに延びる帯状である。検出層25Aは、図2および図4に示すように、ゲート層24Aとともに絶縁層23A上に配置されている。検出層25Aは、平面視において、絶縁層23A上において、ゲート層24Aの隣に位置し、ゲート層24Aから離間している。本実施形態においては、検出層25Aは、幅方向xにおいて、ゲート層24Aよりも複数の半導体素子10Aの近くに配置されている。よって、検出層25Aは、ゲート層24Aの幅方向x1側に位置する。なお、ゲート層24Aと検出層25Aとの幅方向xにおける配置は、反対であってもよい。検出層25Aは、ワイヤ部材6(後述する検出ワイヤ62)を介して、各半導体素子10Aの第1電極111(ソース電極)に導通する。検出層25Bは、図2および図4に示すように、ゲート層24Bとともに絶縁層23B上に配置されている。検出層25Bは、平面視において、絶縁層23B上において、ゲート層24Bの隣に位置し、ゲート層24Bから離間している。本実施形態においては、検出層25Bは、ゲート層24Bよりも複数の半導体素子10Bの近くに配置されている。よって、検出層25Bは、ゲート層24Bの幅方向x2側に位置する。なお、ゲート層24Bと検出層25Bとの幅方向xにおける配置は、反対であってもよい。検出層25Bは、ワイヤ部材6(後述する検出ワイヤ62)を介して、各半導体素子10Bの第1電極111(ソース電極)に導通する。
複数の土台部29の各々は、電気絶縁性であり、その構成材料は、たとえばセラミックスである。各土台部29は、図2および図10に示すように、導電部材22Aの主面221Aに接合されている。各土台部29は、本実施形態において、平面視矩形状である。複数の土台部29は、奥行き方向yに並んでおり、互いに離間している。各土台部29の厚さ方向zの寸法は、入力端子41の厚さ方向zの寸法と絶縁部材49の厚さ方向zの寸法との合計と略同じである。各土台部29には、入力端子42の一部が接合されており、当該入力端子42を支持している。よって、各土台部29は、入力端子42の姿勢を安定させている。なお、本実施形態においては、半導体装置A1は、複数の土台部29を備えていなくてもよい。
複数の導電性接合層3の各々は、焼結処理によって形成された焼結金属からなる。各導電性接合層3の構成材料は、たとえば焼結銀であるが、これに限定されず、焼結銅などの他の焼結金属であってもよい。各導電性接合層3は、多数の微細孔を有する多孔質であり、本実施形態においては、当該微細孔が空隙であるものとするが、当該微細孔にたとえばエポキシ樹脂が充填されていてもよい。すなわち、各導電性接合層3は、エポキシ樹脂を含有した焼結金属であってもよい。ただし、エポキシ樹脂の含有量が多いと、導電性接合層3の導電性を低下させるため、半導体装置A1における電流量を考慮してエポキシ樹脂の含有量を設定する。導電性接合層3は、焼結用金属材料を、上記焼結処理することで、形成されうる。なお、本実施形態においては、各導電性接合層3は、たとえば図12~図14に示す各断面図において、矩形状である場合を示しているが、台形状であってもよいし、側方が湾曲していてもよいし、フィレットが形成されていてもよい。
本実施形態において、複数の導電性接合層3は、複数の素子接合層31A,31B、複数のリード接合層321,322、複数の端子接合層33を含んでいる。
複数の素子接合層31Aの各々は、各半導体素子10Aを導電部材22Aに接合するためのものである。各素子接合層31Aは、各半導体素子10Aの素子裏面102と導電部材22Aとの間に介在し、当該半導体素子10Aの裏面電極12と導電部材22Aとを導通させている。各素子接合層31Aは、その厚さがおよそ30μmである。なお、各素子接合層31Aの厚さはこれに限定されない。本実施形態においては、素子接合層31Aが本開示の「第3接合層」に相当する。
複数の素子接合層31Bの各々は、各半導体素子10Bを導電部材22Bに接合するためのものである。各素子接合層31Bは、各半導体素子10Bの素子裏面102と導電部材22Bとの間に介在し、当該半導体素子10Bの裏面電極12と導電部材22Bとを導通させている。各素子接合層31Bは、その厚さが各素子接合層31Aと同様におよそ30μmである。なお、各素子接合層31Bの厚さはこれに限定されない。
複数のリード接合層321,322の各々は、各リード部材51を接合するためのものである。
複数のリード接合層321の各々は、各リード部材51の一部を各半導体素子10Aに接合するためのものである。各リード接合層321は、各半導体素子10Aの素子主面101と各リード部材51の一部(後述する第1接合部511)との間に介在し、当該半導体素子10Aの主面電極11(第1電極111)と当該リード部材51とを導通させている。各リード接合層321は、その厚さがおよそ80μmである。なお、各リード接合層321の厚さは、これに限定されない。本実施形態においては、リード接合層321が本開示の「第1接合層」に相当する。
複数のリード接合層322の各々は、各リード部材51の一部を導電部材22Bに接合するためのものである。各リード接合層322は、各リード部材51の一部(後述する第2接合部512)と導電部材22Bの一部との間に介在し、当該リード部材51と導電部材22Bとを導通させている。各リード接合層322は、その厚さがおよそ80μmである。なお、各リード接合層322の厚さは、これに限定されない。本実施形態においては、リード接合層322が本開示の「第2接合層」に相当する。
複数の端子接合層33は、入力端子42を各半導体素子10Bに接合するためのものである。各端子接合層33は、各入力端子42の一部(後述する突出部421c)と半導体素子10Bの素子主面101との間に介在し、当該半導体素子10Bの主面電極11(第1電極111)と入力端子42とを導通させている。各端子接合層33は、その厚さがおよそ80μmである。なお、各端子接合層33の厚さは、これに限定されない。
2つの入力端子41,42はそれぞれ、金属板である。当該金属板の構成材料は、CuまたはCu合金である。本実施形態において、2つの入力端子41,42はともに、厚さ方向z寸法が0.8mmであるが、これに限定されない。2つの入力端子41,42はともに、図4および図10に示すように、半導体装置A1において幅方向x2寄りに位置する。2つの入力端子41,42の間には、たとえば電源電圧が印加される。なお、入力端子41,42には、図示しない電源(図示略)から直接電源電圧が印加されてもよいし、入力端子41,42を挟み込むようにバスバー(図示略)を接続し、当該バスバーを介して、印加されてもよい。また、スナバ回路などを並列に接続してもよい。入力端子41は、正極(P端子)であり、入力端子42は、負極(N端子)である。入力端子42は、厚さ方向zにおいて、入力端子41および導電部材22Aの双方に対して離間して配置されている。
入力端子41は、図4および図10に示すように、パッド部411および端子部412を有する。
パッド部411は、入力端子41のうち、封止樹脂7に覆われた部分である。パッド部411の幅方向x1側の端部は、櫛歯状となっており、複数の櫛歯部411aを含んでいる。複数の櫛歯部411aの各々は、導電部材22Aの主面221Aに導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。
端子部412は、入力端子41のうち、封止樹脂7から露出した部分である。端子部412は、図7、図9および図10に示すように、平面視において、封止樹脂7から幅方向x2に延びている。
入力端子42は、図4および図10に示すように、パッド部421および端子部422を有する。
パッド部421は、入力端子42のうち、封止樹脂7に覆われた部分である。パッド部421は、連結部421a、複数の延出部421b、および、複数の突出部421cを含んでいる。連結部421aは、奥行き方向yに延びる帯状である。連結部421aは、端子部422に繋がっている。複数の延出部421bは、連結部421aから幅方向x1に向けて延びる帯状である。本実施形態においては、各延出部421bは、連結部421aから、平面視において半導体素子10Bに重なるまで延びている。複数の延出部421bは、平面視において、奥行き方向yに並んでおり、かつ、互いに離間している。各延出部421bは、厚さ方向z1を向く面の一部が各土台部29に接しており、当該各土台部29を介して、導電部材22Aに支持されている。複数の突出部421cは、各延出部421bの先端部分(幅方向x1の端縁部分)において、延出部421bから厚さ方向z1に突き出た部分である。各突出部421cによって、延出部421bと半導体素子10Bとの厚さ方向zにおける高低差を解消している。各突出部421cは、端子接合層33を介して、半導体素子10B(主面電極11)に接合されている。
端子部422は、入力端子42のうち、封止樹脂7から露出した部分である。端子部422は、図4および図10に示すように、平面視において、封止樹脂7から幅方向x2に延びている。端子部422は、平面視矩形状である。端子部422は、図4および図10に示すように、平面視において、入力端子41の端子部412に重なっている。端子部422は、端子部412に対して、厚さ方向z2に離間している。なお、本実施形態においては、端子部422の形状は、端子部412の形状と同一である。
出力端子43は、金属板である。当該金属板の構成材料は、たとえばCuまたはCu合金である。出力端子43は、図2および図4に示すように、半導体装置A1において幅方向x1寄りに位置する。複数の半導体素子10により電力変換された交流電力(電圧)は、この出力端子43から出力される。
出力端子43は、図2および図4に示すように、パッド部431および端子部432を含んでいる。
パッド部431は、出力端子43のうち、封止樹脂7に覆われた部分である。パッド部431の幅方向x2側の部分は、櫛歯状となっており、複数の櫛歯部431aを含んでいる。複数の櫛歯部431aの各々は、導電部材22Bの主面221Bに導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。
端子部432は、出力端子43のうち、封止樹脂7から露出した部分である。端子部432は、図3、図6、図7、図8および図10に示すように、封止樹脂7から幅方向x1に延び出ている。
一対のゲート端子44A,44Bは、図1~図7に示すように、奥行き方向yにおいて、各導電部材22A,22Bの隣に位置する。ゲート端子44Aには、複数の半導体素子10Aを駆動させるためのゲート電圧が印加される。ゲート端子44Bには、複数の半導体素子10Bを駆動させるためのゲート電圧が印加される。
一対のゲート端子44A,44Bはともに、図4および図5に示すように、パッド部441および端子部442を有する。各ゲート端子44A,44Bにおいて、パッド部441は、封止樹脂7に覆われている。これにより、各ゲート端子44A,44Bは、封止樹脂7に支持されている。なお、パッド部441の表面には、たとえば銀めっきが施されていてもよい。端子部442は、パッド部441に繋がり、かつ、封止樹脂7から露出している。端子部442は、幅方向xに見て、L字状をなしている。
一対の検出端子45A,45Bは、図1~図7に示すように、幅方向xにおいて一対のゲート端子44A,44Bの隣に位置する。検出端子45Aから、複数の半導体素子10Aの各主面電極11(第1電極111)に印加される電圧(ソース電流に対応した電圧)が検出される。検出端子45Bから、複数の半導体素子10Bの各主面電極11(第1電極111)に印加される電圧(ソース電流に対応した電圧)が検出される。
一対の検出端子45A,45Bはともに、図4および図5に示すように、パッド部451および端子部452を有する。各検出端子45A,45Bにおいて、パッド部451は、封止樹脂7に覆われている。これにより、各検出端子45A,45Bは、封止樹脂7に支持されている。なお、パッド部451の表面には、たとえば銀めっきが施されていてもよい。端子部452は、パッド部451に繋がり、かつ、封止樹脂7から露出している。端子部452は、幅方向xに見て、L字状をなしている。
複数のダミー端子46は、図1~図7に示すように、幅方向xにおいて一対の検出端子45A,45Bに対して一対のゲート端子44A,44Bとは反対側に位置する。本実施形態においては、ダミー端子46の数は6つである。このうち3つのダミー端子46は、幅方向xの一方側(幅方向x2)に位置する。残り3つのダミー端子46は、幅方向xの他方側(幅方向x1)に位置する。なお、複数のダミー端子46は、上記した構成に限定されない。また、複数のダミー端子46を備えない構成としてもよい。
複数のダミー端子46の各々は図4および図5に示すように、パッド部461および端子部462を有する。各ダミー端子46において、パッド部461は、封止樹脂7に覆われている。これにより、複数のダミー端子46は、封止樹脂7に支持されている。なお、パッド部461の表面には、たとえば銀めっきが施されていてもよい。端子部462は、パッド部461に繋がり、かつ、封止樹脂7から露出している。端子部462は、幅方向xに見て、L字状をなしている。なお、端子部462の形状は、一対のゲート端子44A,44Bの各端子部442の形状、および、一対の検出端子45A,45Bの各端子部452の形状と同一である。
一対の側方端子47A,47Bは、図4に示すように、平面視において、封止樹脂7の奥行き方向y1側の端縁部分であり、かつ、封止樹脂7の幅方向xの各端縁部分に重なっている。側方端子47Aは、導電部材22Aに接合されており、幅方向x2を向く端面を除いて、封止樹脂7に覆われている。側方端子47Bは、導電部材22Bに接合されており、幅方向x1を向く端面を除いて封止樹脂7に覆われている。本実施形態においては、各側方端子47A,47Bは、平面視において、そのすべてが封止樹脂7に重なる。各側方端子47A,47Bの接合方法は、レーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。各側方端子47A,47Bは、一部が平面視において屈曲しており、また、他の一部が厚さ方向zに屈曲している。なお、各側方端子47A,47Bの構成は、これに限定されない。たとえば、平面視において、封止樹脂7からそれぞれ突き出るまで延びていてもよい。また、半導体装置A1は各側方端子47A,47Bを備えていなくてもよい。
一対のゲート端子44A,44B、一対の検出端子45A,45Bおよび複数のダミー端子46は、図1~図7に示すように、平面視において、幅方向xに沿って配列されている。半導体装置A1において、一対のゲート端子44A,44B、一対の検出端子45A,45B、複数のダミー端子46および一対の側方端子47A,47Bは、いずれも同一のリードフレームから形成される。
絶縁部材49は、電気絶縁性を有しており、その構成材料は、たとえば絶縁紙などである。絶縁部材49の一部は、平板であって、図6、図9および図10に示すように、厚さ方向zにおいて入力端子41の端子部412と、入力端子42の端子部422とに挟まれている。平面視において、入力端子41は、その全部が絶縁部材49に重なっている。また、平面視において、入力端子42は、パッド部421の一部と端子部422の全部とが絶縁部材49に重なっている。絶縁部材49により、2つの入力端子41,42が互いに絶縁されている。絶縁部材49の一部(幅方向x1側の部分)は、封止樹脂7に覆われている。
絶縁部材49は、図4に示すように、介在部491および延出部492を有する。介在部491は、厚さ方向zにおいて、入力端子41の端子部412と、入力端子42の端子部422との間に介在する。介在部491は、その全部が端子部412と端子部422とに挟まれている。延出部492は、介在部491から端子部412および端子部422よりもさらに、幅方向x2に向けて延びている。
複数のリード部材51は、各半導体素子10Aと導電部材22Bとを接続するものである。各リード部材51は、平面視において、幅方向xに延びる矩形状である。各リード部材51は、板状の接続部材である。各リード部材51が、本開示の「接続部材」に相当する。各リード部材51は、第1接合部511、第2接合部512および連絡部513を含んでいる。
第1接合部511は、導電性接合層3(リード接合層321)を介して、半導体素子10Aの主面電極11(第1電極111)に接合された部分である。第1接合部511は、平面視において、半導体素子10Aの第1電極111、リード接合層321および半導体素子10Aに重なる。本実施形態においては、第1接合部511は、その厚さ方向zの寸法(厚さ)は、およそ160~200μmである。なお、第1接合部511の厚さは、これに限定されない。
第2接合部512は、導電性接合層3(リード接合層322)を介して、導電部材22Bに接合された部分である。第2接合部512は、平面視において、リード接合層322に重なる。第2接合部512の厚さは、第1接合部511の厚さよりも大きい。本実施形態においては、第2接合部512は、その厚さ方向zの寸法(厚さ)が、およそ550~590μmである。なお、第2接合部512の厚さは、これに限定されない。
連絡部513は、第1接合部511と第2接合部512とに繋がる部分である。連絡部513の厚さ方向z2を向く面は、封止樹脂7に接している。連絡部513の厚さは、第1接合部511の厚さと同じである。よって、本実施形態においては、連絡部513は、その厚さ方向zの寸法(厚さ)が、およそ160~200μmである。なお、連絡部513の厚さは、これに限定されない。連絡部513は、幅方向xに見て、第1接合部511に重なる。
各リード部材51は、リード主面51aを有する。リード主面51aは、厚さ方向z2を向く。本実施形態において、リード主面51aは、略平坦である。リード主面51aは、第1接合部511、第2接合部512および連絡部513の厚さ方向z2を向くそれぞれの面を含んでいる。本実施形態において、リード主面51aが本開示の「接続部材主面」に相当する。
各リード部材51は、各々がリード主面51aから厚さ方向z2に突き出た複数の突起521および複数の突起522を含んでいる。複数の突起521,522の各々は、平面視において、奥行き方向yに延びており、かつ、奥行き方向yに見て、台形状である。なお、各突起521,522が、平面視において、幅方向xに延び、かつ、幅方向xに見て台形状であってもよい。また、本実施形態においては、複数の突起521は、奥行き方向yに見て、間隔を空けずに連続して配置されている。同様に、複数の突起522は、奥行き方向yに見て、間隔を空けずに連続して配置されている。複数の突起521,522は、ローラを用いた金属加工(たとえば圧延)によって形成されうる。なお、複数の突起521,522の形成方法は、これに限定されず、金型成形、化学的処理(たとえばエッチング)などであってもよい。
複数の突起521は、平面視において、リード接合層321、半導体素子10Aの第1電極111および素子接合層31Aに重なる。複数の突起521は、第1接合部511に形成されている。各突起521は、その幅方向xの寸法(幅)W521が、およそ0.4~0.67μmである。各突起521は、その厚さ方向zの寸法(高さ)H521が、およそ0.14~0.43μmである。なお、突起521の数および寸法は、特に限定されない。本実施形態において、突起521が本開示の「第1の突起」に相当する。各突起521は、一対の側面521a,521bおよび頂面521cを含んでいる。
一対の側面521a,521bは、リード主面51aから起き上がるように形成されている。本実施形態においては、各側面521a,521bは、リード主面51aに対して傾斜している。本実施形態において、一対の側面521a,521bがなす角度α(図13参照)は、およそ60~120°である。なお、当該角度αは、これに限定されず、たとえば鋭角であってもよい。一対の側面521a,521bは、幅方向xにおいて、離間し、かつ、互いに反対側を向く。本実施形態において、一対の側面521a,521bが本開示の「一対の第1側面」に相当する。
頂面521cは、一対の側面521a,521bに繋がる。頂面521cは、リード主面51aと同じ方向を向く。頂面521cは、平坦である。複数の突起521における複数の頂面521cは、1つの平面上に位置する。本実施形態において、頂面521cが本開示の「第1頂面」に相当する。
複数の突起522は、平面視において、リード接合層322に重なる。複数の突起522は、第2接合部512に形成されている。各突起522は、各突起521と略同じ大きさである。よって、各突起522は、その幅方向xの寸法(幅)W522が0.4~0.67μmであり、その厚さ方向zの寸法(高さ)H522が0.14~0.43μmである。なお、突起522の数および各寸法は、特に限定されない。本実施形態において、突起522が本開示の「第2の突起」に相当する。各突起522は、一対の側面522a,522bおよび頂面522cを含んでいる。
一対の側面522a,522bは、リード主面51aから起き上がるように形成されている。本実施形態においては、各側面522a,522bは、リード主面51aに対して傾斜している。本実施形態において、一対の側面522a,522bがなす角度β(図14参照)は、およそ60~120°である。なお、当該角度βは、これに限定されず、たとえば鋭角であってもよい。一対の側面522a,522bは、幅方向xにおいて、離間し、かつ、互いに反対側を向く。本実施形態において、一対の側面522a,522bが本開示の「一対の第2側面」に相当する。
頂面522cは、一対の側面522a,522bに繋がる。本実施形態においては、頂面522cは、リード主面51aと同じ方向を向く。頂面522cは、平坦である。複数の突起522における複数の頂面522cは、1つの平面上に位置する。本実施形態においては、複数の頂面521cおよび複数の頂面522cが、1つの平面上に位置する。本実施形態において、頂面522cが本開示の「第2頂面」に相当する。
複数のワイヤ部材6の各々は、いわゆるボンディングワイヤである。各ワイヤ部材6は、導電性を有しており、その構成材料は、たとえばAl(アルミニウム)、Au(金)、Cuのいずれかである。本実施形態において、複数のワイヤ部材6は、図4および図5に示すように、複数のゲートワイヤ61、複数の検出ワイヤ62、一対の第1接続ワイヤ63および一対の第2接続ワイヤ64を含んでいる。
複数のゲートワイヤ61の各々は、図4および図5に示すように、その一端が各半導体素子10の第2電極112(ゲート電極)に接合され、その他端が一対のゲート層24A、24Bのいずれかに接合されている。複数のゲートワイヤ61には、各半導体素子10Aの第2電極112とゲート層24Aとを導通させるものと、各半導体素子10Bの第2電極112とゲート層24Bとを導通させるものとがある。
複数の検出ワイヤ62の各々は、図4および図5に示すように、その一端が各半導体素子10の第1電極111(ソース電極)に接合され、その他端が一対の検出層25A,25Bのいずれかに接合されている。複数の検出ワイヤ62には、各半導体素子10Aの第1電極111と検出層25Aとを導通させるものと、各半導体素子10Bの第1電極111と検出層25Bとを導通させるものとがある。
一対の第1接続ワイヤ63は、図4および図5に示すように、その一方がゲート層24Aとゲート端子44Aとを接続し、その他方がゲート層24Bとゲート端子44Bとを接続する。一方の第1接続ワイヤ63は、一端がゲート層24Aに接合され、他端がゲート端子44Aのパッド部441に接合されており、これらを導通している。他方の第1接続ワイヤ63は、一端がゲート層24Bに接合され、他端がゲート端子44Bのパッド部441に接合されており、これらを導通している。
一対の第2接続ワイヤ64は、図4および図5に示すように、その一方が検出層25Aと検出端子45Aとを接続し、その他方が検出層25Bと検出端子45Bとを接続する。一方の第2接続ワイヤ64は、一端が検出層25Aに接合され、他端が検出端子45Aのパッド部451に接合されており、これらを導通している。他方の第2接続ワイヤ64は、一端が検出層25Bに接合され、他端が検出端子45Bのパッド部451に接合されており、これらを導通している。
封止樹脂7は、図1、図3、図4、図6~図10に示すように、複数の半導体素子10、支持基板20の一部、複数の導電性接合層3、各端子40の一部ずつ、複数のリード部材51、複数のワイヤ部材6を覆っている。封止樹脂7の構成材料は、たとえばエポキシ樹脂である。封止樹脂7は、図1、図3、図4、図6~図10に示すように、樹脂主面71、樹脂裏面72および複数の樹脂側面731~734を有している。
樹脂主面71および樹脂裏面72は、厚さ方向zにおいて、離間し、かつ、互いに反対側を向く。樹脂主面71は、厚さ方向z2を向き、樹脂裏面72は、厚さ方向z1を向く。樹脂裏面72は、図7に示すように、平面視において、絶縁基板21の裏面212を囲む枠状である。絶縁基板21の裏面212は、当該樹脂裏面72から露出する。複数の樹脂側面731~734の各々は、樹脂主面71および樹脂裏面72の双方に繋がり、かつ、厚さ方向zにおいてこれらに挟まれている。本実施形態においては、樹脂側面731,732は、幅方向xにおいて、離間し、かつ、互いに反対側を向く。樹脂側面731は、幅方向x2を向き、樹脂側面732は、幅方向x1を向く。また、樹脂側面733,734は、奥行き方向yにおいて、離間し、かつ、互いに反対側を向く。樹脂側面733は、奥行き方向y2を向き、樹脂側面734は、奥行き方向y1を向く。
本実施形態においては、封止樹脂7は、図6、図7および図10に示すように、各々が樹脂裏面72から厚さ方向zに窪んだ複数の凹部75を含んでいる。なお、封止樹脂7は、これらの凹部75を含んでいなくてもよい。複数の凹部75の各々は、奥行き方向yに延びており、平面視において、樹脂裏面72の、奥行き方向y1の端縁から奥行き方向y2の端縁まで繋がっている。本実施形態においては、複数の凹部75は、平面視において、絶縁基板21の裏面212を挟んで、幅方向xにそれぞれ3つずつ形成されている。
次に、第1実施形態にかかる半導体装置A1の製造方法について説明する。
まず、支持基板20を準備する。支持基板20を準備する工程(支持基板準備工程)では、絶縁基板21上に、複数の導電部材22(導電部材22A,22B)を互いに離間して接合する。そして、導電部材22A,22B上に、一対の絶縁層23A,23B、一対のゲート層24A,24B、一対の検出層25A、25B、および、複数の土台部29を接合する。
次いで、複数のリード部材51を準備する。リード部材51を準備する工程(リード準備工程)では、構成材料がCuあるいはCu合金である金属板を、たとえば圧延などの金属加工することで、図15に示すリード部材51を形成する。リード準備工程後の各リード部材51は、図15に示すように、複数の突起521の各々において、側面521aの厚さ方向z2の端縁と、側面521bの厚さ方向z2の端縁とが繋がっており、上記半導体装置A1における頂面521cを含んでいない。また、リード準備工程後の各リード部材51は、図15に示すように、複数の突起522の各々において、側面522aの厚さ方向z2の端縁と、側面522bの厚さ方向z2の端縁とが繋がっており、上記半導体装置A1における頂面522cを含んでいない。リード準備工程が本開示の「接続部材準備工程」に相当する。
次いで、複数の焼結用金属材料301を形成する。各焼結用金属材料301は、素子接合層31A,31Bの基となるものである。本実施形態においては、各焼結用金属材料301として、ペースト状の焼結用銀を用いる。このペースト状の焼結用銀は、溶媒中に、マイクロサイズあるいはナノサイズの銀粒子が混ぜ合わさったものである。本実施形態においては、焼結用銀の溶媒は、エポキシ樹脂を含んでいない(あるいはほとんど含んでいない)。焼結用金属材料301を形成する工程(第1焼結用金属材料形成工程)においては、たとえばマスクを用いたスクリーン印刷によって、各焼結用金属材料301を、導電部材22A,22B上に塗布する。なお、導電部材22A上に塗布された各焼結用金属材料301が、後に半導体装置A1の素子接合層31Aとなり、導電部材22B上に塗布された各焼結用金属材料301が、後に半導体装置A1の素子接合層31Bとなる。複数の焼結用金属材料301の形成方法は、上記したスクリーン印刷に限定されない。たとえば、ディスペンサーによって、焼結用金属材料301を塗布してもよい。塗布された焼結用金属材料301の厚さは、およそ100μmである。
次いで、複数の焼結用金属材料301の乾燥処理を行う。この乾燥処理を行う工程(乾燥工程)では、各焼結用金属材料301を、およそ130℃の温度で、およそ20minの間加熱する。なお、加熱条件は、これに限定されない。これにより、各焼結用金属材料301の溶媒が気化する。
次いで、焼結用金属材料301上にそれぞれ1つずつ半導体素子10A,10Bのいずれかを搭載する。具体的には、導電部材22A上に形成した焼結用金属材料301上にそれぞれ1つずつ半導体素子10Aを載置し、導電部材22B上に形成した焼結用金属材料301上にそれぞれ1つずつ半導体素子10Bを載置する。半導体素子10A,10Bを搭載する工程(マウント工程)においては、導電部材22Aと半導体素子10Aの素子裏面102とが対向した姿勢で、各半導体素子10Aを導電部材22A上に載置し、また、導電部材22Bと半導体素子10Bの素子裏面102とが対向した姿勢で、各半導体素子10Bを導電部材22B上に載置する。
次いで、複数の半導体素子10A,10Bおよび導電部材22Bの上に、焼結用金属材料302をそれぞれ形成する。焼結用金属材料302は、リード接合層321,322および端子接合層33の基となるものである。本実施形態においては、各焼結用金属材料302として、プリフォーム状の焼結用銀を用いる。このプリフォーム状の焼結用銀は、たとえば上記したペースト状の焼結用銀を乾燥処理した後、所定の形状に成形されたものである。なお、所定の形状に成形された後に、乾燥処理されたものであってもよい。焼結用金属材料302を形成する工程(第2焼結用金属材料形成工程)においては、複数の焼結用金属材料302を、複数の半導体素子10A,10Bおよび導電部材22Bの上にそれぞれ1つずつ載置する。なお、各半導体素子10A上に形成された各焼結用金属材料302が、後に半導体装置A1のリード接合層321となり、導電部材22B上に形成された各焼結用金属材料302が、後に半導体装置A1のリード接合層322となる。また、各半導体素子10B上に形成された各焼結用金属材料302が、後に半導体装置A1の端子接合層33となる。載置される焼結用金属材料302の厚さはおよそ110μmである。本実施形態においては、第2焼結用金属材料形成工程が、本開示の「焼結用金属材料形成工程」に相当する。
次いで、上記リード準備工程において準備したリード部材51を用いて、各半導体素子10Aと導電部材22Bとを接続する。このリード部材51によって接続する工程(接続工程)においては、平面視において、複数の突起521と各半導体素子10A上に形成された焼結用金属材料302とに重なり、かつ、複数の突起522が導電部材22B上に形成された焼結用金属材料302とに重なるように、前記リード部材51を、これらの焼結用金属材料302上に載置する。
次いで、複数の端子40を接合する。入力端子41の接合においては、櫛歯部411aを導電部材22Aの主面221Aに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。出力端子43の接合においては、櫛歯部431aを導電部材22Bの主面221Bに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。入力端子42の接合においては、絶縁部材49を間に挟んで、入力端子41上に接合する。このとき、入力端子42の複数の延出部421bの各端縁部分が、平面視において、各半導体素子10Bに重なる。また、入力端子42の複数の突出部421cの各々が、導電部材22B上に形成された焼結用金属材料302に接する。一対のゲート端子44A,44B、一対の検出端子45A,45B、複数のダミー端子46および一対の側方端子47A,47Bは、1つのリードフレーム上に形成されており、これらは繋がっている。そして、当該リードフレームにおける側方端子47A,47Bに対応する部分をそれぞれ導電部材22Aの主面221Aおよび導電部材22Bの主面221Bに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。
次いで、各焼結用金属材料301,302を焼結金属にするための加圧加熱処理を行う。この加圧加熱処理を行う工程(加圧加熱工程)においては、図16および図17に示すように、加圧部材80によって、各リード部材51を押さえることで、複数の焼結用金属材料301,302に圧力を加える。このとき、加圧部材80は、各リード部材51における複数の突起521,522に接する。そして、加圧部材80による押圧力により、各突起521,522の先端が押し潰されて、各頂面521c,522cが形成される。また、加圧部材80によって、あるいは、加圧部材80と異なる加圧部材によって、入力端子42を押さえことで、焼結用金属材料302に圧力を加える。そして、リード部材51を介して加圧された焼結用金属材料301,302および入力端子42を介して加圧された焼結用金属材料302を、たとえばおよそ250℃の温度でおよそ90secの間加熱する。なお、加熱条件は、これに限定されない。これにより、複数の焼結用金属材料301,302のそれぞれにおいて、銀粒子同士が結合し、焼結金属となる。なお、半導体素子10Aと導電部材22Aとの間に介在する焼結金属が、半導体装置A1の素子接合層31Aであり、半導体素子10Bと導電部材22Bとの間に介在する焼結金属が、半導体装置A1の素子接合層31Bである。また、リード部材51と半導体素子10Aとの間に介在する焼結金属が、半導体装置A1のリード接合層321であり、リード部材51と導電部材22Bとの間に介在する焼結金属が、半導体装置A1のリード接合層322である。そして、半導体素子10Bと入力端子42(パッド部421)との間に介在する焼結金属が、半導体装置A1の端子接合層33である。
次いで、複数のワイヤ部材6を形成する。ワイヤ部材6を形成する工程(ワイヤ形成工程)においては、たとえば周知のワイヤボンダを用いる。ワイヤ形成工程においては、各半導体素子10Aの第2電極112とゲート層24Aとを接続する複数のゲートワイヤ61と、各半導体素子10Bの第2電極112とゲート層24Bとを接続する複数のゲートワイヤ61とを形成する。また、各半導体素子10Aの第1電極111と検出層25Aとを接続する複数の検出ワイヤ62と、各半導体素子10Bの第1電極111と検出層25Bとを接続する複数の検出ワイヤ62とを形成する。さらに、ゲート層24Aとゲート端子44Aとを接続する第1接続ワイヤ63と、ゲート層24Bとゲート端子44Bとを接続する第1接続ワイヤ63とを形成する。そして、検出層25Aと検出端子45Aとを接続する第2接続ワイヤ64と、検出層25Bと検出端子45Bとを接続する第2接続ワイヤ64とを形成する。なお、複数のワイヤ部材6の形成順序は、特に限定されない。
次いで、封止樹脂7を形成する。封止樹脂7を形成する工程(樹脂形成工程)においては、たとえばトランスファモールド成形による。封止樹脂7は、たとえばエポキシ樹脂である。本実施形態においては、複数の半導体素子10、支持基板20の一部、複数の導電性接合層3、複数の端子40の一部ずつ、複数のリード部材51および複数のワイヤ部材6を覆うように、封止樹脂7を形成する。形成した封止樹脂7からは、各端子40の一部ずつと、支持基板20の一部(具体的には絶縁基板21の裏面212)が露出する。
その後、複数の端子40の不要な部分(たとえば、上記リードフレームの一部)を切断したり、複数の端子40を折り曲げたりすることで、図1~図14に示す半導体装置A1が製造される。なお、上記した製造方法は一例であって、これに限定されず、適宜順序を入れ替えてもよい。
次に、第1実施形態にかかる半導体装置A1およびその製造方法の作用効果について説明する。
半導体装置A1によれば、リード主面51aを有するリード部材51を備えている。そして、各リード部材51は、リード主面51aから厚さ方向z2に突き出た突起521が形成されている。半導体装置A1の製造方法にかかる加圧加熱工程において、リード部材51を加圧部材80で押し付けることで、半導体素子10A上に形成された焼結用金属材料302を加圧している。このとき、加圧部材80は、リード主面51aに形成された複数の突起521に当接して、各リード部材51を押さえ付けている。よって、加圧部材80は、連絡部513には接触しない。したがって、加圧部材80による押圧力を第1接合部511に集中させることができる。すなわち、加圧部材80による押圧力を、複数の突起521の下に形成された焼結用金属材料301に伝え、連絡部513にかかる圧力を抑制することができる。これにより、連絡部513が折れ曲がることを抑制できる。したがって、半導体装置A1は、リード部材51の変形を抑制することが可能である。
半導体装置A1によれば、各半導体素子10Aの下に形成された焼結用金属材料301と、各半導体素子10Aの上に形成された焼結用金属材料302とを同時に加圧加熱処理している。すなわち、素子接合層31Aとリード接合層321とを同時に焼結処理している。したがって、1度の加圧加熱処理によって、これらの焼結用金属材料301,302から素子接合層31Aとリード接合層321とが形成されるため、半導体装置A1の生産性を向上させることができる。
半導体装置A1によれば、各リード部材51は、リード主面51aから厚さ方向z2に突き出た突起522が形成されている。これにより、加圧部材80によって加圧した際、加圧部材80が複数の突起522に当接するので、加圧部材80の押圧力が複数の突起522の下に形成された焼結用金属材料302に伝わる。したがって、加圧部材80による押圧力を、導電部材22B上に形成された焼結用金属材料302に集中させることができる。また、複数の突起522が形成されたことで、加圧部材80による一度の加圧で、複数の突起521,522の下にそれぞれ形成された焼結用金属材料302に同時に押圧力を伝えることができる。よって、1度の加圧加熱処理によって、焼結用金属材料302をリード接合層321,322に焼結処理することができる。
半導体装置A1によれば、複数の突起521,522が形成されており、複数の突起521,522によってリード主面51aが部分的に凹凸になっている。そして、リード主面51aは、封止樹脂7に接している。したがって、アンカー効果によって、リード部材51と封止樹脂7との密着性を向上させることができる。また、複数の突起521,522によって、リード部材51の表面積を増大させることができる。よって、放熱性を高めることが可能となる。
半導体装置A1によれば、複数のリード部材51の各々に、複数の突起521,522が形成されている。半導体装置A1の製造方法において、上記接続工程で各リード部材51を載置した際、各部材の製造時の誤差や半導体装置A1の製造時の誤差によって、各リード部材51が傾斜することがある。このとき、各リード部材51に複数の突起521,522がないと、加圧加熱工程における加圧処理時に、各リード部材51の一方側だけに押圧力が集中し、他方側には適度な押圧力をかけられないことがある。その結果、複数の焼結用金属材料301,302のいずれかが加圧不足となり、導電性接合層3の接合強度の低下の原因となる。一方、本実施形態のように各リード部材51に複数の突起521,522を設けた場合においては、図18に示すように、複数の突起521,522が押し潰される量が変化することになる。なお、図18に示す例では、各突起521において、側面521bの厚さ方向zの寸法が側面521aの厚さ方向zの寸法よりも小さく、かつ、隣り合う2つの突起521のうち、幅方向x2側に位置する突起521の側面521aの厚さ方向zの寸法が、幅方向x1側に位置する突起521の側面521bの厚さ方向zの寸法よりも小さい場合を示している。なお、各突起522においても同様である。そして、各突起521の各頂面521cと各突起522の各頂面522cとは、同一の平面上に位置する。この場合であっても、各リード部材51の第1接合部511にも第2接合部512にも適度な押圧力をかけることができるので、複数の焼結用金属材料301,302のいずれにも適度な押圧力をかけることができる。したがって、複数の焼結用金属材料301,302への加圧不足を抑制し、導電性接合層3の接合強度の低下を抑制することができる。
特に、本願発明者の研究によって、角度α、βがともにおよそ90°であり、幅W521,W522がともにおよそ0.67μmであり、高さH521,H522がともにおよそ0.33μmである場合、加圧部材80による突起521,522の潰れ量に対する面圧変化が少ないことが分かった。したがって、各突起521,522を上記した寸法にすることで、各リード部材51の、複数の突起521,522の押し潰される量に違いがあっても、各リード部材51の加圧具合のばらつきを抑制することができる。
なお、上記した例では、各リード部材51が傾斜している場合について説明したが、これに限定されず、複数のリード部材51において互いの高さにばらつきが生じている場合においても同様である。すなわち、複数のリード部材51において高さにばらつきが生じている場合、複数のリード部材51ごとに、加圧部材80によって突起521,522の押し潰される量に違いがあっても、複数のリード部材51のそれぞれにおいて、適度な押圧力を複数の焼結用金属材料301,302のそれぞれに加えることができる。この場合に製造されうる半導体装置は、複数のリード部材51ごとに、その突起521,522の高さH521,H522が異なることになる。
半導体装置A1によれば、素子接合層31A,31Bは、ペースト状の焼結用銀である焼結用金属材料301から形成されている。ペースト状の焼結用銀は、プリフォーム状の焼結用銀と比較して、安価である。よって、半導体装置A1は、製造コストを抑制することができる。なお、本実施形態においては、素子接合層31A,31Bを、プリフォーム状の焼結用銀から形成してもよい。すなわち、焼結用金属材料301として、プリフォーム状の焼結用銀を用いてもよい。この場合、半導体装置A1の製造コストが増加するが、上記した乾燥工程が不要となるため、生産性を向上することができる。
以下に、他の実施形態にかかる半導体装置について、説明する。なお、以下の説明において、第1実施形態と同一あるいは類似の要素については、同一の符号を付して、その説明を省略する。
図19~図23は、第2実施形態にかかる半導体装置を示している。第2実施形態にかかる半導体装置A2は、半導体装置A1と比較して、入力端子42と各半導体素子10Bとの接続方法が異なる。具体的には、半導体装置A1においては、入力端子42のパッド部421が、端子接合層33を介して、各半導体素子10Bに導通接合されていたが、本実施形態においては、入力端子42のパッド部421と各半導体素子10Bとが、リード部材51とは異なるリード部材53で接続されている。
図19は、半導体装置A2を示す斜視図であって、封止樹脂7を想像線(二点鎖線)で示している。図20は、半導体装置A2を示す平面図であって、封止樹脂7を想像線(二点鎖線)で示している。図21は、図20の一部を拡大した部分拡大図である。図22は、図20のXXII-XXII線に沿う断面図である。図23は、図22の一部を拡大した部分拡大図である。
本実施形態において、導電性接合層3は、複数の素子接合層31A,31B,複数のリード接合層321,322,341,342を含んでいる。よって、本実施形態の導電性接合層3は、第1実施形態の導電性接合層3と比較して、端子接合層33を含まず、リード接合層341,342をさらに含んでいる。
複数のリード接合層341,342の各々は、各リード部材53を接合するためのものである。
複数のリード接合層341の各々は、各リード部材53の一部を各半導体素子10Bに接合するためのものである。各リード接合層341は、各半導体素子10Bの素子主面101と各リード部材53の一部(後述する第1接合部531)との間に介在し、当該半導体素子10Bの主面電極11(第1電極111)と当該リード部材53とを導通させている。各リード接合層341は、その厚さがおよそ80μmである。なお、各リード接合層341の厚さはこれに限定されない。
複数のリード接合層342の各々は、各リード部材53の一部を入力端子42に接合するためのものである。各リード接合層342は、各リード部材53の一部(後述する第2接合部532)と入力端子42の延出部421bとの間に介在し、当該リード部材53と入力端子42とを導通させている。各リード接合層342は、その厚さがおよそ80μmである。なお、各リード接合層342の厚さは、これに限定されない。
本実施形態においては、入力端子42のパッド部421は、複数の突出部421cを含んでおらず、また、複数の延出部421bの各々は、平面視において導電部材22Bに重なっていない。本実施形態においては、各延出部421bは、各連結部421aから、平面視において各土台部29に重なるまで、幅方向xに延びている。なお、本実施形態においては、入力端子42のパッド部421の各延出部421bを支持するために、各土台部29を備える必要がある。
複数のリード部材53は、各半導体素子10Bと入力端子42とを接続するものである。各リード部材53は、平面視において、幅方向xに延びる矩形状である。各リード部材53は、第1接合部531、第2接合部532および連絡部533を含んでいる。
第1接合部531は、導電性接合層3(リード接合層341)を介して、半導体素子10Bの主面電極11(第1電極111)に接合された部分である。第1接合部531は、平面視において、半導体素子10Bの第1電極111、リード接合層341および半導体素子10Bに重なる。第1接合部531の厚さは、第2接合部532の厚さよりも大きい。
第2接合部532は、導電性接合層3(リード接合層342)を介して、入力端子42の延出部421bに接合された部分である。第2接合部532は、平面視において、リード接合層342に重なる。第2接合部532の厚さは、第1接合部531の厚さよりも小さい。本実施形態においては、第2接合部532の厚さは、およそ160~200μmである。なお、第2接合部532の厚さは、これに限定されない。
連絡部533は、第1接合部531と第2接合部532とに繋がる部分である。連絡部533の厚さ方向z2を向く面は、封止樹脂7に接している。連絡部533の厚さは、第2接合部532の厚さと同じである。よって、本実施形態においては、連絡部533の厚さは、およそ160~200μmである。なお、連絡部533の厚さは、これに限定されない。連絡部533は、幅方向xに見て、第2接合部532に重なる。
各リード部材53は、リード主面53aを有する。リード主面53aは、厚さ方向z2を向く。本実施形態において、リード主面53aは、略平坦である。リード主面53aは、第1接合部531、第2接合部532および連絡部533の厚さ方向z2を向くそれぞれの面を含んでいる。
各リード部材53は、各々がリード主面53aから厚さ方向zに突き出た複数の突起541および複数の542を含んでいる。複数の突起541,542の各々は、平面視において、奥行き方向yに延びており、かつ、奥行き方向yに見て、台形状である。複数の突起541,542は、リード部材51の複数の突起521,522と同様に、形成されうる。たとえば、ローラを用いた金属加工(たとえば圧延)によって形成されうる。
複数の突起541は、平面視において、リード接合層341、半導体素子10Bの第1電極111および素子接合層31Bに重なる。複数の突起541は、第1接合部531に形成されている。各突起541は、その幅方向x寸法(幅)が、およそ0.4~0.67μmであり、その厚さ方向z寸法(高さ)が、およそ0.14~0.43μmである。各突起541は、一対の側面541a,541bおよび頂面541cを含んでいる。
一対の側面541a,541bは、リード主面53aから起き上がるように形成されている。本実施形態においては、各側面541a,541bは、リード主面53aに対して傾斜している。本実施形態において、一対の側面541a,541bがなす角度は、およそ60~120°である。なお、当該角度は、これに限定されず、たとえば鋭角であってもよい。一対の側面541a,541bは、幅方向xにおいて、離間し、かつ、互いに反対側を向く。
頂面541cは、一対の側面541a,541bに繋がる。頂面541cは、リード主面53aと同じ方向を向く。頂面541cは、平坦である。本実施形態においては、各突起541の各頂面541cは、1つの平面上に位置する。
複数の突起542は、平面視において、リード接合層342に重なる。複数の突起542は、第2接合部532に形成されている。各突起542は、その幅方向x寸法(幅)が、およそ0.4~0.67μmであり、その厚さ方向z寸法(高さ)が、およそ0.14~0.43μmである。各突起542は、一対の側面542a,542bおよび頂面542cを含んでいる。
一対の側面542a,542bは、リード主面53aから起き上がるように形成されている。本実施形態においては、各側面542a,542bは、リード主面53aに対して傾斜している。本実施形態において、一対の側面542a,542bがなす角度は、およそ60~120°である。なお、当該角度は、これに限定されず、たとえば鋭角であってもよい。一対の側面542a,542bは、幅方向xにおいて、離間し、かつ、互いに反対側を向く。
頂面542cは、一対の側面542a,542bに繋がる。本実施形態においては、頂面542cは、リード主面53aと同じ方向を向く。頂面542cは、平坦である。本実施形態においては、各突起542の各頂面542cは、1つの平面上に位置する。
次に、第2実施形態にかかる半導体装置A2の作用効果について説明する。
半導体装置A2によれば、半導体装置A1と同様に、突起521が形成されたリード部材51を備えている。したがって、半導体装置A2は、第1実施形態の半導体装置A1と同様に、リード部材51の変形を抑制することが可能である。なお、その他、半導体装置A2において、半導体装置A1と同じ構成であるものについては、半導体装置A1と同じ効果を奏することができる。
半導体装置A2によれば、突起541,542が形成されたリード部材53を備えている。この構成によると、リード部材51と同様に、加圧部材80による押圧力を、第1接合部531および第2接合部532に集中させ、連絡部533にかかる圧力を抑制することができる。したがって、半導体装置A2は、リード部材53の変形を抑制することが可能である。
第2実施形態では、各リード部材53において、第1接合部531の厚さ方向zの寸法を大きくすることで、入力端子41の上面と半導体素子10Bの素子主面101との高低差を解消する場合を示したが、これに限定されない。たとえば、図24および図25に示すような柱状導電体59によって、この高低差を解消するようにしてもよい。図24および図25は、このような変形例にかかる半導体装置を示す要部拡大図である。図24は、第1接合部531が第2接合部532と同じ厚さである場合を示している。また、図25は、リード部材53がリード部材51と略同じ形状である場合を示している。これらの変形例において、柱状導電体59は、平面視形状が多角形の角柱であってもよいし、平面視形状が円形の円柱であってもよい。図24および図25に示すように、柱状導電体59は、半導体素子10B上に導電性接合層3の導電体接合層35を介して接合されている。そして、各リード部材53の第1接合部531は、柱状導電体59の上(厚さ方向z2)にリード接合層341を介して、接合されている。これらに示した変形例においても、各リード部材53が変形することを抑制することができる。特に、図25における変形例においては、各リード部材51と各リード部材53とが同じ形状であるため、同一の部品を用いることができる。すなわち、各リード部材51と各リード部材53とで異なる形状で製造する必要がないため、生産性を向上することができる。
図26は、第3実施形態にかかる半導体装置を示している。第3実施形態の半導体装置A3は、第1実施形態および第2実施形態と比較して、封止樹脂7の形状が異なっている。それ以外については、上記半導体装置A1,A2と同じである。図26は、半導体装置A3を示す斜視図である。本実施形態においては、幅方向xが、本開示の「第2方向」に相当し、奥行き方向yが、本開示の「第3方向」に相当する。
本実施形態の封止樹脂7は、平面視において、奥行き方向yの各端縁部分が、幅方向xに延び出ている。封止樹脂7のうち、幅方向x2に延び出た部分によって、2つの入力端子41,42および絶縁部材49の各々の一部が覆われている。また、封止樹脂7のうち、幅方向x1に延び出た部分によって、出力端子43の一部が覆われている。
半導体装置A3によれば、半導体装置A1と同様に、突起521が形成されたリード部材51を備えている。したがって、半導体装置A3は、第1実施形態の半導体装置A1と同様に、リード部材51の変形を抑制することが可能である。なお、その他、半導体装置A3において、半導体装置A1と同じ構成であるものについては、半導体装置A1と同じ効果を奏することができる。
半導体装置A3によれば、たとえば、半導体装置A1において、封止樹脂7から突き出た、2つの入力端子41,42、出力端子43および絶縁部材49の一部を保護することができる。
図27および図28は、第4実施形態の半導体装置を示している。第4実施形態の半導体装置A4は、第1実施形態ないし第3実施形態と比較して、支持基板20の構成が異なる。図27は、半導体装置A4を示す平面図であって、複数の端子40、複数のワイヤ部材6および封止樹脂7を省略している。図28は、図27のXXVIII-XXVIII線に沿う断面図である。
本実施形態の支持基板20は、たとえば、DBC(Direct Bonded Copper)基板と呼ばれる構造体である。なお、DBC基板の代わりに、DBA(Direct Bonded Aluminum)基板と呼ばれる構造体を用いてもよい。支持基板20は、少なくとも一部が図示しない封止樹脂7によって覆われている。支持基板20は、絶縁基板26、主面金属層27および裏面金属層28を備えている。
絶縁基板26は、電気絶縁性を有する。絶縁基板26の構成材料は、絶縁基板21と同様に、セラミックスである。なお、絶縁基板26は、絶縁樹脂シートなどであってもよい。絶縁基板26は、封止樹脂7に覆われている。絶縁基板26は、厚さ方向zにおいて、離間し、かつ、互いに反対側を向く主面26aおよび裏面26bを有している。
主面金属層27は、主面26aの一部を覆うように形成されている。主面金属層27の構成材料は、銅である。なお、支持基板20がDBA基板である場合、当該構成材料は、アルミニウムである。主面金属層27は、封止樹脂7に覆われている。主面金属層27は、パターニングされており、互いに離間する複数のパターン電極271~275を含んでいる。上記パターニングは、たとえばエッチングによる。
パターン電極271には、複数の半導体素子10Aが、素子接合層31Aを介して導通接合されている。パターン電極271は、各半導体素子10Aの裏面電極12(ドレイン電極)に導通する。パターン電極271には、図示しないP端子(入力端子41に対応)が接続されており、当該P端子は、一部が封止樹脂7から露出する。
パターン電極272には、複数の半導体素子10Bが、素子接合層31Bを介して導通接合されており、かつ、リード部材51(第2接合部512)が接合されている。パターン電極272は、各半導体素子10Aの主面電極11の第1電極111(ソース電極)に導通する。また、パターン電極272は、各半導体素子10Bの裏面電極12(ドレイン電極)に導通する。パターン電極272には、図示しない出力端子(出力端子43に対応)が接続されており、当該出力端子は、一部が封止樹脂7から露出している。
パターン電極273には、リード部材53(第2接合部532)が接合されている。パターン電極273は、各半導体素子10Bの主面電極11の第1電極111(ソース電極)に導通する。パターン電極273には、図示しないN端子(入力端子42に対応)が接続されており、当該N端子は、一部が封止樹脂7から露出する。
一対のパターン電極274は、図示しないワイヤを介して、各半導体素子10A,10Bの主面電極11の第2電極112(ゲート電極)に導通する。一対のパターン電極274はそれぞれ、図示しないゲート端子(ゲート端子44A,44Bに対応)が接続されており、当該ゲート端子は、一部が封止樹脂7から露出する。
一対のパターン電極275は、図示しないワイヤを介して、各半導体素子10A,10Bの主面電極11の第1電極111(ソース電極)に導通する。一対のパターン電極275はそれぞれ、図示しない検出端子(検出端子45A,45Bに対応)が接続されており、当該検出端子は、一部が封止樹脂7から露出する。
裏面金属層28は、裏面26bの少なくとも一部を覆うように形成されている。裏面金属層28の構成材料は、銅である。なお、支持基板20がDBA基板である場合、当該構成材料は、アルミニウムである。裏面金属層28は、封止樹脂7に覆われていてもよいし、厚さ方向z1を向く面が封止樹脂7から露出していてもよい。
本実施形態においては、各リード部材51と各リード部材53とは同じ構成である。
半導体装置A4によれば、半導体装置A1と同様に、突起521が形成されたリード部材51を備えている。したがって、半導体装置A4は、第1実施形態の半導体装置A1と同様に、リード部材51の変形を抑制することが可能である。なお、その他、半導体装置A4において、半導体装置A1と同じ構成であるものについては、半導体装置A1と同じ効果を奏することができる。
図29および図30は、第5実施形態にかかる半導体装置を示している。第5実施形態の半導体装置A5は、第1実施形態ないし第4実施形態と比較して、1つの半導体素子10を備えたディスクリート半導体である点で異なる。なお、半導体素子10に限定されず、ダイオードあるいはICなどの各種半導体素子であればよい。図29は、半導体装置A5を示す斜視図であって、封止樹脂7を想像線(二点鎖線)で示している。図30は、図29のXXX-XXX線に沿う断面図である。
半導体装置A5は、いわゆるリードフレーム構造であり、図29に示すように、リードフレーム82を備えている。リードフレーム82の構成材料は、特に限定されないが、たとえばCuあるいはCu合金である。リードフレーム82は、ダイパッド部821および端子部822を含んでいる。
ダイパッド部821は、半導体素子10を搭載する部分である。本実施形態においては、ダイパッド部821には、1つの半導体素子10が搭載されており、導電性接合層3(素子接合層31)を介して、半導体素子10が接合されている。ダイパッド部821は、半導体素子10の裏面電極12に導通する。本実施形態においては、ダイパッド部821が、本開示の「第1導電体」に相当する。
端子部822は、一部が封止樹脂7から露出している。端子部822は、リード部材51を介して、半導体素子10の主面電極11に導通している。本実施形態においては、端子部822が、本開示の「第2導電体」に相当する。
本実施形態においては、リード部材51は、一方の端縁がリード接合層321を介して半導体素子10の主面電極11に接合され、他方の端縁がリード接合層322を介して端子部822に接合されている。
半導体装置A5によれば、半導体装置A1と同様に、突起521が形成されたリード部材51を備えている。したがって、半導体装置A5は、第1実施形態の半導体装置A1と同様に、リード部材51の変形を抑制することが可能である。なお、その他、半導体装置A5において、半導体装置A1と同じ構成であるものについては、半導体装置A1と同じ効果を奏することができる。
第1実施形態ないし第5実施形態では、複数の突起521は、幅方向xに連続して並んでいる場合を示したが、これに限定されない。たとえば、図31に示すように、各突起521が所定の間隔Δdで等間隔に配置されていてもよい。なお、各突起521の配列は、等間隔でなくてもよい。この場合であっても、突起521によって、リード部材51の変形を抑制することができる。また、複数の突起521だけでなく、複数の突起522,541,542においても同様に変形することもできる。なお、図31においては、半導体素子10Aにおいて、主面電極11の第1電極111が絶縁膜13によって複数の領域に分割されている場合を示している。
第1実施形態ないし第5実施形態では、複数の突起521は、その形状が、平面視において奥行き方向yに延びており、かつ、奥行き方向yに見て台形である場合を示したが、これに限定されない。たとえば、奥行き方向yに見て半円形状であってもよいし、平面視において幅方向xに延びていてもよいし、図32に示すように、各突起521が角錐台形状であってもよい。この場合であっても、突起521によって、リード部材51の変形を抑制することができる。また、複数の突起521だけでなく、複数の突起522,541,542においても同様に変形することもできる。なお、図32においては、半導体素子10Aにおいて、主面電極11の第1電極111が絶縁膜13によって複数の領域に分割されている場合を示している。
第1実施形態ないし第5実施形態では、各リード部材51,53において、第1接合部511,531および第2接合部512,532をともに、導電性接合層3によって接合する場合を示したが、これに限定されない。たとえば、第1接合部511,531あるいは第2接合部512,532のいずれか一方を、レーザ光を用いたレーザ溶接によって接合してもよい。なお、半導体素子10への影響を考慮して、半導体素子10の主面電極11に接合される第1接合部511,531ではなく、半導体素子10の主面電極11に接合されない第2接合部512,532をレーザ溶接によって接合するほうが好ましい。図33は、第1実施形態にかかるリード部材51において、第2接合部512をレーザ溶接によって接合した場合を示している。このような変形例においては、図33に示すように、第2接合部512は、突起522が形成されておらず、レーザ溶接によって形成されうる溶接痕M1が形成されている。
本開示にかかる半導体装置およびその製造方法は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成、および、本開示の半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。
〔付記1〕
第1方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、
前記素子裏面に対向しており、前記裏面電極が導通接合された第1導電体と、
前記第1導電体と離間して配置されており、前記主面電極に導通する第2導電体と、
前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第2導電体とを接続する接続部材と、
を備えており、
前記接続部材は、前記接続部材主面から前記第1方向に突き出た第1の突起を含み、かつ、第1接合層を介して前記主面電極に接合されており、
前記第1の突起は、前記第1方向に見て、前記主面電極に重なる、半導体装置。
〔付記2〕
前記第1の突起は、前記第1方向に見て、前記第1方向に直交する第2方向に延びている、
付記1に記載の半導体装置。
〔付記3〕
前記第1の突起は、前記接続部材主面から起き上がる一対の第1側面を有しており、
前記一対の第1側面は、前記第1方向および前記第2方向に直交する第3方向に離間している、
付記2に記載の半導体装置。
〔付記4〕
前記一対の第1側面は、前記接続部材主面に対して傾斜している、
付記3に記載の半導体装置。
〔付記5〕
前記一対の第1側面がなす角度は、60~120°である、
付記4に記載の半導体装置。
〔付記6〕
前記第1の突起は、前記一対の第1側面に繋がる第1頂面をさらに有している、
付記3ないし付記5のいずれか一項に記載の半導体装置。
〔付記7〕
前記第1頂面は、平坦である、
付記6に記載の半導体装置。
〔付記8〕
前記第1頂面は、前記接続部材主面に対して傾斜している、
付記7に記載の半導体装置。
〔付記9〕
前記接続部材と前記第2導電体との間に介在し、前記接続部材と前記第2導電体とを導通させる第2接合層を、さらに備えている、
付記1ないし付記8のいずれか一項に記載の半導体装置。
〔付記10〕
前記接続部材は、前記接続部材主面から前記第1方向に突き出た1以上の第2の突起を含んでおり、
前記1以上の第2の突起の各々は、前記第1方向に見て、前記第2接合層に重なる、
付記9に記載の半導体装置。
〔付記11〕
前記第2の突起は、前記第1方向に見て、前記第1方向に直交する第2方向に延びている、
付記10に記載の半導体装置。
〔付記12〕
前記第2の突起は、前記接続部材主面から起き上がる一対の第2側面を有しており、
前記一対の第2側面は、前記第1方向および前記第2方向に直交する第3方向に離間している、
付記11に記載の半導体装置。
〔付記13〕
前記一対の第2側面は、前記接続部材主面に対して傾斜している、
付記12に記載の半導体装置。
〔付記14〕
前記一対の第2側面がなす角度は、60~120°である、
付記13に記載の半導体装置。
〔付記15〕
前記第2の突起は、前記一対の第2側面に繋がる第2頂面をさらに有している、
付記12ないし付記14のいずれか一項に記載の半導体装置。
〔付記16〕
前記接続部材は、前記半導体素子に接合された第1接合部および前記第2導電体に接合された第2接合部を含んでおり、
前記第2接合部の前記第1方向の寸法は、前記第1接合部の前記第1方向の寸法よりも大きい、
付記1ないし付記15のいずれか一項に記載の半導体装置。
〔付記17〕
前記接続部材は、前記第1接合部と前記第2接合部とを繋ぐ連絡部をさらに含んでおり、
前記接続部材主面は、前記第1接合部、前記第2接合部および前記連絡部の前記第1方向の一方を向く各表面によって形成されている、
付記16に記載の半導体装置。
〔付記18〕
前記連絡部は、前記第1方向に直交する第3方向において、前記第1接合部に重なる、付記17に記載の半導体装置。
〔付記19〕
前記半導体素子は、第3接合層を介して前記第1導電体に導通接合されている、
付記1ないし付記18のいずれか一項に記載の半導体装置。
〔付記20〕
前記半導体素子は、パワーMOSFETである、
付記1ないし付記19のいずれか一項に記載の半導体装置。
〔付記21〕
前記第1接合層は、焼結金属である、
付記1ないし付記20のいずれか一項に記載の半導体装置。
〔付記22〕
前記半導体素子、前記接続部材、前記第1接合層、前記第1導電体の少なくとも一部、および、前記第2導電体の少なくとも一部を覆う封止樹脂をさらに備えている、
付記1ないし付記21のいずれか一項に記載の半導体装置。
〔付記23〕
第1方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
互いに離間して配置された第1導電体および第2導電体と、
前記第1方向の一方を向く接続部材主面を有し、かつ、前記接続部材主面から前記第1方向に突き出た第1の突起を含む接続部材と、
を備え、
前記接続部材を準備する接続部材準備工程と、
前記半導体素子を、前記第1導電体に搭載するマウント工程と、
前記素子主面の上に焼結用金属材料を形成する焼結用金属材料形成工程と、
前記接続部材主面を前記素子主面と同じ方向を向く姿勢であり、かつ、前記第1方向に見て、前記焼結用金属材料と前記第1の突起とが重なるように、前記接続部材の一部を前記焼結用金属材料の上に載置する接続工程と、
前記第1の突起が形成された側から前記接続部材を加圧部材によって加圧し、かつ、加熱することで、前記焼結用金属材料を焼結金属にする加圧加熱工程と、
を有する、半導体装置の製造方法。
第1方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、
前記素子裏面に対向しており、前記裏面電極が導通接合された第1導電体と、
前記第1導電体と離間して配置されており、前記主面電極に導通する第2導電体と、
前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第2導電体とを接続する接続部材と、
を備えており、
前記接続部材は、前記接続部材主面から前記第1方向に突き出た第1の突起を含み、かつ、第1接合層を介して前記主面電極に接合されており、
前記第1の突起は、前記第1方向に見て、前記主面電極に重なる、半導体装置。
〔付記2〕
前記第1の突起は、前記第1方向に見て、前記第1方向に直交する第2方向に延びている、
付記1に記載の半導体装置。
〔付記3〕
前記第1の突起は、前記接続部材主面から起き上がる一対の第1側面を有しており、
前記一対の第1側面は、前記第1方向および前記第2方向に直交する第3方向に離間している、
付記2に記載の半導体装置。
〔付記4〕
前記一対の第1側面は、前記接続部材主面に対して傾斜している、
付記3に記載の半導体装置。
〔付記5〕
前記一対の第1側面がなす角度は、60~120°である、
付記4に記載の半導体装置。
〔付記6〕
前記第1の突起は、前記一対の第1側面に繋がる第1頂面をさらに有している、
付記3ないし付記5のいずれか一項に記載の半導体装置。
〔付記7〕
前記第1頂面は、平坦である、
付記6に記載の半導体装置。
〔付記8〕
前記第1頂面は、前記接続部材主面に対して傾斜している、
付記7に記載の半導体装置。
〔付記9〕
前記接続部材と前記第2導電体との間に介在し、前記接続部材と前記第2導電体とを導通させる第2接合層を、さらに備えている、
付記1ないし付記8のいずれか一項に記載の半導体装置。
〔付記10〕
前記接続部材は、前記接続部材主面から前記第1方向に突き出た1以上の第2の突起を含んでおり、
前記1以上の第2の突起の各々は、前記第1方向に見て、前記第2接合層に重なる、
付記9に記載の半導体装置。
〔付記11〕
前記第2の突起は、前記第1方向に見て、前記第1方向に直交する第2方向に延びている、
付記10に記載の半導体装置。
〔付記12〕
前記第2の突起は、前記接続部材主面から起き上がる一対の第2側面を有しており、
前記一対の第2側面は、前記第1方向および前記第2方向に直交する第3方向に離間している、
付記11に記載の半導体装置。
〔付記13〕
前記一対の第2側面は、前記接続部材主面に対して傾斜している、
付記12に記載の半導体装置。
〔付記14〕
前記一対の第2側面がなす角度は、60~120°である、
付記13に記載の半導体装置。
〔付記15〕
前記第2の突起は、前記一対の第2側面に繋がる第2頂面をさらに有している、
付記12ないし付記14のいずれか一項に記載の半導体装置。
〔付記16〕
前記接続部材は、前記半導体素子に接合された第1接合部および前記第2導電体に接合された第2接合部を含んでおり、
前記第2接合部の前記第1方向の寸法は、前記第1接合部の前記第1方向の寸法よりも大きい、
付記1ないし付記15のいずれか一項に記載の半導体装置。
〔付記17〕
前記接続部材は、前記第1接合部と前記第2接合部とを繋ぐ連絡部をさらに含んでおり、
前記接続部材主面は、前記第1接合部、前記第2接合部および前記連絡部の前記第1方向の一方を向く各表面によって形成されている、
付記16に記載の半導体装置。
〔付記18〕
前記連絡部は、前記第1方向に直交する第3方向において、前記第1接合部に重なる、付記17に記載の半導体装置。
〔付記19〕
前記半導体素子は、第3接合層を介して前記第1導電体に導通接合されている、
付記1ないし付記18のいずれか一項に記載の半導体装置。
〔付記20〕
前記半導体素子は、パワーMOSFETである、
付記1ないし付記19のいずれか一項に記載の半導体装置。
〔付記21〕
前記第1接合層は、焼結金属である、
付記1ないし付記20のいずれか一項に記載の半導体装置。
〔付記22〕
前記半導体素子、前記接続部材、前記第1接合層、前記第1導電体の少なくとも一部、および、前記第2導電体の少なくとも一部を覆う封止樹脂をさらに備えている、
付記1ないし付記21のいずれか一項に記載の半導体装置。
〔付記23〕
第1方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
互いに離間して配置された第1導電体および第2導電体と、
前記第1方向の一方を向く接続部材主面を有し、かつ、前記接続部材主面から前記第1方向に突き出た第1の突起を含む接続部材と、
を備え、
前記接続部材を準備する接続部材準備工程と、
前記半導体素子を、前記第1導電体に搭載するマウント工程と、
前記素子主面の上に焼結用金属材料を形成する焼結用金属材料形成工程と、
前記接続部材主面を前記素子主面と同じ方向を向く姿勢であり、かつ、前記第1方向に見て、前記焼結用金属材料と前記第1の突起とが重なるように、前記接続部材の一部を前記焼結用金属材料の上に載置する接続工程と、
前記第1の突起が形成された側から前記接続部材を加圧部材によって加圧し、かつ、加熱することで、前記焼結用金属材料を焼結金属にする加圧加熱工程と、
を有する、半導体装置の製造方法。
Claims (16)
- 絶縁基板と、
前記絶縁基板上に配置された第1導電体および第2導電体と、
第1方向において互いに反対側を向く素子主面および素子裏面を有するとともに、前記素子主面に第1電極および第2電極を含む主面電極が形成され、前記素子裏面に裏面電極が形成され、かつ、前記裏面電極が前記第1導電体に導通接合された半導体素子と、
前記素子主面と同じ方向を向く接続部材主面および前記素子主面に対向する接続部材裏面を有しており、前記第1電極と前記第2導電体とを接続する板状の第1接続部材と、
を備えており、
前記第1接続部材は、前記第1電極との接合部の前記接続部材主面に凹凸部分を有し、かつ、前記接続部材裏面が第1接合層を介して前記第1電極に接合されている、半導体装置。 - 前記第1接続部材は、前記半導体素子に接合された第1接合部および前記第2導電体に接合された第2接合部を含む、請求項1に記載の半導体装置。
- 前記第2接合部の前記第1方向の寸法は、前記第1接合部の前記第1方向の寸法よりも大きい、請求項2に記載の半導体装置。
- 前記第1接続部材は、前記第1接合部と前記第2接合部とを繋ぐ連絡部をさらに含んでおり、
前記接続部材主面は、前記第1接合部、前記第2接合部および前記連絡部の前記第1方向の一方を向く各表面によって形成されている、請求項2または請求項3のいずれかに記載の半導体装置。 - 前記連絡部は、前記第1方向に直交する第3方向において、前記第1接合部に重なる、請求項4に記載の半導体装置。
- 前記第2電極は、前記第1接続部材と異なる第2接続部材により、第3導電体に接続されている、請求項1ないし請求項5のいずれか一項に記載の半導体装置。
- 前記第1電極は、前記第1接続部材と異なる第3接続部材により、第4導電体に接続されている、請求項6に記載の半導体装置。
- 前記第1接合層は、焼結金属である、請求項1ないし請求項7のいずれか一項に記載の半導体装置。
- 前記焼結金属は、銀ペーストを乾燥および焼結して形成される、請求項8に記載の半導体装置。
- 前記第1接続部材と前記第2導電体との間に介在し、前記第1接続部材と前記第2導電体とを導通させる第2接合層を、さらに備えている、請求項1ないし請求項9のいずれか一項に記載の半導体装置。
- 前記半導体素子は、第3接合層を介して前記第1導電体に導通接合されている、請求項1ないし請求項10のいずれか一項に記載の半導体装置。
- 前記半導体素子は、パワーMOSFETであり、
前記第1電極は、ソース電極であり、
前記第2電極は、ゲート電極であり、
前記裏面電極は、ドレイン電極である、請求項1ないし請求項11のいずれか一項に記載の半導体装置。 - 前記半導体素子、前記第1接続部材、前記第1接合層、前記第1導電体の少なくとも一部、および、前記第2導電体の少なくとも一部を覆う封止樹脂をさらに備えている、請求項1ないし請求項12のいずれか一項に記載の半導体装置。
- 前記半導体素子は、SiCを主成分とする半導体材料を含む、請求項1ないし請求項13のいずれか一項に記載の半導体装置。
- 前記半導体素子に対して電気的に並列に接続された少なくとも1つ以上の追加の半導体素子をさらに備える、請求項1ないし請求項14のいずれか一項に記載の半導体装置。
- 土台部と、
前記土台部上に配置された第5導電体と、
前記半導体素子を第1半導体素子として、主面電極を有する第2半導体素子と、
前記第5導電体と前記第2半導体素子の前記主面電極とを接続する第4接続部材と、をさらに備える、請求項1ないし請求項15のいずれか一項に記載の半導体装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018190763 | 2018-10-09 | ||
JP2018190763 | 2018-10-09 | ||
JP2020550411A JP7322054B2 (ja) | 2018-10-09 | 2019-09-30 | 半導体装置および半導体装置の製造方法 |
PCT/JP2019/038445 WO2020075549A1 (ja) | 2018-10-09 | 2019-09-30 | 半導体装置および半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020550411A Division JP7322054B2 (ja) | 2018-10-09 | 2019-09-30 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023139229A true JP2023139229A (ja) | 2023-10-03 |
Family
ID=70164519
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020550411A Active JP7322054B2 (ja) | 2018-10-09 | 2019-09-30 | 半導体装置および半導体装置の製造方法 |
JP2023122060A Pending JP2023139229A (ja) | 2018-10-09 | 2023-07-26 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020550411A Active JP7322054B2 (ja) | 2018-10-09 | 2019-09-30 | 半導体装置および半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11710705B2 (ja) |
JP (2) | JP7322054B2 (ja) |
CN (2) | CN112805827B (ja) |
DE (1) | DE112019005059T5 (ja) |
WO (1) | WO2020075549A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024018795A1 (ja) * | 2022-07-21 | 2024-01-25 | ローム株式会社 | 半導体装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003264266A (ja) | 2002-03-08 | 2003-09-19 | Fuji Electric Co Ltd | 半導体装置 |
JP4047349B2 (ja) | 2004-11-09 | 2008-02-13 | 株式会社東芝 | 半導体装置製造用超音波接合装置、半導体装置、及び製造方法 |
JP5134582B2 (ja) | 2009-02-13 | 2013-01-30 | 日立オートモティブシステムズ株式会社 | 接続構造およびパワーモジュール |
JP6287789B2 (ja) | 2014-12-03 | 2018-03-07 | 三菱電機株式会社 | パワーモジュール及びその製造方法 |
EP3234988A4 (en) | 2014-12-17 | 2018-09-12 | Alpha Assembly Solutions Inc. | Method for die and clip attachment |
JP6448388B2 (ja) | 2015-01-26 | 2019-01-09 | 三菱電機株式会社 | 電力用半導体装置 |
JP6483565B2 (ja) | 2015-08-04 | 2019-03-13 | 株式会社Soken | 半導体装置 |
JP6885701B2 (ja) * | 2016-10-17 | 2021-06-16 | ローム株式会社 | 半導体装置 |
JP6853435B2 (ja) | 2017-01-17 | 2021-03-31 | 三菱マテリアル株式会社 | パワーモジュールの製造方法 |
US20180240778A1 (en) * | 2017-02-22 | 2018-08-23 | Intel Corporation | Embedded multi-die interconnect bridge with improved power delivery |
-
2019
- 2019-09-30 WO PCT/JP2019/038445 patent/WO2020075549A1/ja active Application Filing
- 2019-09-30 CN CN201980065412.4A patent/CN112805827B/zh active Active
- 2019-09-30 DE DE112019005059.1T patent/DE112019005059T5/de active Pending
- 2019-09-30 US US17/278,801 patent/US11710705B2/en active Active
- 2019-09-30 CN CN202410061364.4A patent/CN117878082A/zh active Pending
- 2019-09-30 JP JP2020550411A patent/JP7322054B2/ja active Active
-
2023
- 2023-07-26 JP JP2023122060A patent/JP2023139229A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
CN112805827B (zh) | 2023-12-12 |
JP7322054B2 (ja) | 2023-08-07 |
CN117878082A (zh) | 2024-04-12 |
CN112805827A (zh) | 2021-05-14 |
US20220037260A1 (en) | 2022-02-03 |
US11710705B2 (en) | 2023-07-25 |
WO2020075549A1 (ja) | 2020-04-16 |
JPWO2020075549A1 (ja) | 2021-09-09 |
DE112019005059T5 (de) | 2021-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7326314B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5374831B2 (ja) | 複数の半導体チップおよび電子部品を備える2枚の基板を有するパワーエレクトロニックパッケージ | |
US20050224945A1 (en) | Power semiconductor device package | |
WO2020255663A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2021190505A (ja) | 半導体装置 | |
JP2023139229A (ja) | 半導体装置 | |
CN110970325A (zh) | 一种提供电连接的装置和一种形成半导体器件的方法 | |
US12040301B2 (en) | Semiconductor device | |
US11862598B2 (en) | Semiconductor device | |
WO2020208739A1 (ja) | 半導体装置 | |
WO2021176996A1 (ja) | 半導体装置および半導体装置の製造方法 | |
WO2022113617A1 (ja) | 半導体装置 | |
US20230260922A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP7419781B2 (ja) | 半導体モジュール | |
WO2020241239A1 (ja) | 半導体装置 | |
JP7365368B2 (ja) | 半導体装置 | |
JP7329919B2 (ja) | 半導体装置、半導体装置の製造方法及びクリップリード | |
WO2020050077A1 (ja) | 接合構造、半導体装置および接合構造の形成方法 | |
WO2021079913A1 (ja) | 半導体装置 | |
WO2024116743A1 (ja) | 半導体装置 | |
WO2022130889A1 (ja) | 半導体装置 | |
US20220084900A1 (en) | Semiconductor device | |
JP7238621B2 (ja) | 半導体装置、焼結シートの製造方法、半導体装置の製造方法 | |
WO2022074971A1 (ja) | 半導体装置 | |
WO2024116899A1 (ja) | 半導体装置、および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230727 |