JP2023072744A - Method for evaluating silicon wafer and method for removing process-affected layer of silicon wafer - Google Patents
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Abstract
Description
本発明は、シリコンウェーハの評価方法及びシリコンウェーハの加工変質層除去方法に関する。 The present invention relates to a method for evaluating a silicon wafer and a method for removing a damaged layer of a silicon wafer.
シリコンウェーハの製造において、スライシングやラッピングなどの研削機構で加工する工程は、反りや厚みなどのウェーハの形状を作り込むことを主な役割とする一方で、クラックや条痕などを生じて、加工による応力が残存した層である加工変質層（ダメージ）をベアのシリコンウェーハに残してしまう。これらの加工変質層は後工程であるエッチングや研磨によって除去を行うが、必要とされる取り代を実際にエッチングや研磨して品質を評価する以外に確認することが難しかった。例えば、特許文献１に記載されているようにアングルポリッシュからのＳＥＭ観察などが従来方法として挙げられるが、試料をウェーハのどの位置から切り出すかによったり、試料の前処理によって変化が生じてしまったり、また観察視野が狭いためにダメージが深い箇所を見逃してしまったりと正確に見積もることができなかった。よって特許文献１に記載された方法のように、単一的かつ局所的な採取方法は望ましくなかった。
In the manufacture of silicon wafers, the process of processing with a grinding mechanism such as slicing and lapping plays the main role of shaping the wafer shape such as warpage and thickness. A process-affected layer (damage), which is a layer in which stress remains due to stress, is left on the bare silicon wafer. These process-affected layers are removed by etching and polishing, which are post-processes. For example, conventional methods include SEM observation from an angle polish as described in
一方で、ラマン分光法を用いて対象試料を非破壊で分析する手法が提案されている。 On the other hand, a method of non-destructively analyzing a target sample using Raman spectroscopy has been proposed.
例えば、特許文献２には、顕微ラマン分光法においてウェーハの表面に付着した異物を分析する際に、対物レンズの焦点位置を分析対象試料の上方又は下方にずらすことにより高感度化する方法が記載されている。 For example, Patent Document 2 describes a method of increasing sensitivity by shifting the focal position of an objective lens above or below a sample to be analyzed when analyzing foreign matter adhering to the surface of a wafer in microscopic Raman spectroscopy. It is
特許文献３には、石英ルツボの表面及び結晶層、非結晶層のラマンスペクトルを測定し比較することにより継続使用の合否レベルを判断する方法が記載されている。 Patent Literature 3 describes a method for judging the acceptance level of continued use by measuring and comparing the Raman spectra of the surface of a quartz crucible, a crystalline layer, and an amorphous layer.
特許文献４には、ラマン散乱光のピークシフトにより、平坦面におけるテラスの幅を測定する方法が記載されている。 Patent Document 4 describes a method of measuring the width of a terrace on a flat surface by peak shift of Raman scattered light.
特許文献５には、ＳＯＳ（シリコン・オン・サファイヤ）基板上のシリコン薄膜において、剥離、研磨後にラマン散乱光のピークシフト法を用いて、シリコン薄膜中の歪（ダメージ）を測定する方法や歪（ダメージ）とピークシフトの相関性が記載されている。 Patent Document 5 describes a method of measuring strain (damage) in a silicon thin film on an SOS (silicon on sapphire) substrate by using the peak shift method of Raman scattered light after peeling and polishing, and a method of measuring strain (damage) in the silicon thin film. (damage) and the correlation between the peak shift is described.
特許文献６には、ＳＳＯＩ（ストレイン・シリコン・オン・インシュレータ）基板上のシリコン薄膜において、ラマン分光法によるピークシフトを用いて、歪シリコン薄膜中の歪レベルを測定する方法が記載されている。 Patent Document 6 describes a method of measuring the strain level in a strained silicon thin film using Raman spectroscopy peak shifting in a silicon thin film on an SSOI (strained silicon on insulator) substrate.
しかしながら、上記手法は、ベアのシリコンウェーハに残存する加工変質層の最大深さを正確に見積もることができる方法ではなかった。 However, the above method is not a method capable of accurately estimating the maximum depth of the process-affected layer remaining on the bare silicon wafer.
そこで、ベアのシリコンウェーハに残存する加工変質層の最大深さを正確に見積もることができる評価方法の開発が望まれていた。 Therefore, development of an evaluation method capable of accurately estimating the maximum depth of a damaged layer remaining on a bare silicon wafer has been desired.
本発明は、上記問題を解決するためになされたものであり、ベアのシリコンウェーハに残存する加工変質層の最大深さを正確に見積もることができるシリコンウェーハの評価方法、及び加工変質層が残存するベアのシリコンウェーハから加工変質層を確実に除去できるシリコンウェーハの加工変質層除去方法を提供することを目的とする。 SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a silicon wafer evaluation method capable of accurately estimating the maximum depth of a process-affected layer remaining on a bare silicon wafer, and a process-affected layer remaining. It is an object of the present invention to provide a method for removing a work-affected layer of a silicon wafer capable of reliably removing a work-affected layer from a bare silicon wafer.
上記課題を解決するために、本発明では、シリコンウェーハの評価方法であって、
加工変質層が残存したベアのシリコンウェーハ面内の複数箇所で、ラマン分光顕微鏡を用いてシリコンの１次ラマンピーク位置を得ることと、
前記複数箇所で得た前記シリコンの１次ラマンピーク位置から、ピークシフトのヒストグラムを生成することと、
前記ヒストグラムから平均値Ａと標準偏差Ｓとを算出することと、
前記平均値Ａ及び前記標準偏差Ｓから、前記シリコンウェーハに残存する加工変質層の最大深さＤを見積もること
を含むことを特徴とするシリコンウェーハの評価方法を提供する。
In order to solve the above problems, the present invention provides a silicon wafer evaluation method,
Obtaining the primary Raman peak positions of silicon using a Raman spectroscopic microscope at a plurality of locations in the surface of the bare silicon wafer where the work-affected layer remains;
generating a histogram of peak shifts from the first-order Raman peak positions of the silicon obtained at the plurality of locations;
calculating an average value A and a standard deviation S from the histogram;
A method for evaluating a silicon wafer, comprising estimating a maximum depth D of a process-affected layer remaining in the silicon wafer from the average value A and the standard deviation S.
このような本発明のシリコンウェーハの評価方法であれば、ベアのシリコンウェーハ（特にラッピングや研削後のウェーハ）に残存する加工変質層の最大深さを正確に非破壊で見積もることができる。また、この見積もりに基づいて、過不足ないエッチング取り代及び／又は研磨取り代を決定することができる。 With such a silicon wafer evaluation method of the present invention, the maximum depth of a process-affected layer remaining in a bare silicon wafer (especially a wafer after lapping or grinding) can be accurately and non-destructively estimated. Also, based on this estimate, the etching allowance and/or the polishing allowance can be determined just enough.
前記加工変質層の最大深さＤを、Ａ＋３Ｓを指標として見積もることが好ましい。 It is preferable to estimate the maximum depth D of the work-affected layer using A+3S as an index.
上記指標を用いることにより、加工変質層の最大深さをより正確に見積もることができる。 By using the index, the maximum depth of the work-affected layer can be estimated more accurately.
例えば、表面粗さが１００μｍ×１００μｍ視野で１ｎｍ以上である前記シリコンウェーハを評価することができる。 For example, the silicon wafer having a surface roughness of 1 nm or more in a field of view of 100 μm×100 μm can be evaluated.
評価対象は、加工変質層が残存したベアのシリコンウェーハであれば特に限定されないが、例えば、表面粗さが１００μｍ×１００μｍ視野で１ｎｍ以上であるシリコンウェーハを評価することができる。 The object to be evaluated is not particularly limited as long as it is a bare silicon wafer in which a process-affected layer remains. For example, a silicon wafer having a surface roughness of 1 nm or more in a 100 μm×100 μm visual field can be evaluated.
前記ラマン分光顕微鏡で用いる光源波長を５３２ｎｍとすることが好ましい。 The light source wavelength used in the Raman spectroscopic microscope is preferably 532 nm.
光源波長を５３２ｎｍとしてラマン分光顕微鏡を用いて得たシリコンの１次ラマンピーク位置に基づくヒストグラムに基づくことにより、加工変質層の最大深さＤをより正確に見積もることができる。 The maximum depth D of the work-affected layer can be estimated more accurately based on a histogram based on the primary Raman peak positions of silicon obtained using a Raman spectroscopic microscope with a light source wavelength of 532 nm.
前記平均値Ａ及び前記標準偏差Ｓを算出するために前記シリコンの１次ラマンピーク位置を得る箇所を２００箇所以上とすることが好ましい。 In order to calculate the average value A and the standard deviation S, it is preferable to obtain 200 or more locations for obtaining the primary Raman peak positions of silicon.
シリコンの一次ラマンピーク位置を得る箇所を２００箇所以上とすることにより、加工変質層の最大深さＤをより正確に見積もることができる。 The maximum depth D of the work-affected layer can be estimated more accurately by setting 200 or more locations for obtaining the primary Raman peak positions of silicon.
また、本発明では、シリコンウェーハの加工変質層除去方法であって、
本発明のシリコンウェーハの評価方法によって見積もった最大深さＤを超える取り代で、前記シリコンウェーハをエッチング及び／又は研磨に供することを特徴とするシリコンウェーハの加工変質層除去方法を提供する。
Further, in the present invention, there is provided a method for removing a damaged layer of a silicon wafer, comprising:
Provided is a method for removing a process-affected layer of a silicon wafer, characterized by subjecting the silicon wafer to etching and/or polishing with a machining allowance exceeding the maximum depth D estimated by the silicon wafer evaluation method of the present invention.
本発明のシリコンウェーハの評価方法によって見積もった最大深さＤを超える取り代で、シリコンウェーハをエッチング及び／又は研磨に供することにより、ベアのシリコンウェーハに残存する加工変質層を確実に除去することができる。加工変質層を確実に除去することにより、例えばエッチング及び／又は研磨後の局所的光散乱（ｌｏｃａｌｉｚｅ ｌｉｇｈｔ ｓｃａｔｔｅｒ：ＬＬＳ）欠陥の個数の規格を満たすシリコンウェーハを得ることができる。 By subjecting the silicon wafer to etching and/or polishing with a machining allowance exceeding the maximum depth D estimated by the silicon wafer evaluation method of the present invention, the process-affected layer remaining on the bare silicon wafer is reliably removed. can be done. By reliably removing the work-affected layer, it is possible to obtain a silicon wafer that satisfies the standard for the number of localized light scatter (LLS) defects after etching and/or polishing, for example.
以上のように、本発明のシリコンウェーハの評価方法であれば、ベアのシリコンウェーハに残存する加工変質層の最大深さを正確に見積もることができる。 As described above, according to the silicon wafer evaluation method of the present invention, the maximum depth of the process-affected layer remaining on a bare silicon wafer can be accurately estimated.
また、本発明のシリコンウェーハの加工変質層除去方法であれば、加工変質層が残存するベアのシリコンウェーハから加工変質層を確実に除去することができる。また、必要以上の取り代とすることがなくなるので、生産性及び歩留まりの向上に寄与する。 Further, with the method for removing a work-affected layer of a silicon wafer according to the present invention, a work-affected layer can be reliably removed from a bare silicon wafer in which the work-affected layer remains. In addition, since the machining allowance is not excessive, it contributes to the improvement of productivity and yield.
上述のように、ベアのシリコンウェーハに残存する加工変質層の最大深さを正確に見積もることができるシリコンウェーハの評価方法、及び加工変質層が残存するベアのシリコンウェーハから加工変質層を確実に除去できるシリコンウェーハの加工変質層除去方法の開発が求められていた。 As described above, a silicon wafer evaluation method capable of accurately estimating the maximum depth of a work-affected layer remaining on a bare silicon wafer, and a method for reliably removing a work-affected layer from a bare silicon wafer having a work-affected layer remain. There has been a demand for the development of a method for removing the work-affected layer of silicon wafers that can be removed.
本発明者らは、上記課題について鋭意検討を重ねた結果、加工変質層が残存したベアのシリコンウェーハ面内の複数箇所で、ラマン分光顕微鏡を用いてシリコンの１次ラマンピーク位置を得、複数箇所で得たシリコンの１次ラマンピーク位置からピークシフトのヒストグラムを生成し、生成したピークシフトのヒストグラムを正規分布であるとみなして平均値及び標準偏差を算出し、算出される平均値と標準偏差とに基いて加工変質層の最大深さＤの見積もりを行うことにより、評価対象のベアのシリコンウェーハに残存する加工変質層の最大深さＤを正確に見積もることができることを見出し、本発明を完成させた。 As a result of intensive studies on the above problem, the present inventors obtained the primary Raman peak positions of silicon using a Raman spectroscopic microscope at multiple locations in the surface of a bare silicon wafer in which a process-affected layer remained. Generate a peak shift histogram from the silicon primary Raman peak position obtained at the point, consider the generated peak shift histogram to be a normal distribution, calculate the average value and standard deviation, and calculate the average value and standard By estimating the maximum depth D of the work-affected layer based on the deviation, the maximum depth D of the work-affected layer remaining in the bare silicon wafer to be evaluated can be accurately estimated. completed.
即ち、本発明は、シリコンウェーハの評価方法であって、
加工変質層が残存したベアのシリコンウェーハ面内の複数箇所で、ラマン分光顕微鏡を用いてシリコンの１次ラマンピーク位置を得ることと、
前記複数箇所で得た前記シリコンの１次ラマンピーク位置から、ピークシフトのヒストグラムを生成することと、
前記ヒストグラムから平均値Ａと標準偏差Ｓとを算出することと、
前記平均値Ａ及び前記標準偏差Ｓから、前記シリコンウェーハに残存する加工変質層の最大深さＤを見積もること
を含むことを特徴とするシリコンウェーハの評価方法である。
That is, the present invention is a method for evaluating a silicon wafer,
Obtaining the primary Raman peak positions of silicon using a Raman spectroscopic microscope at a plurality of locations in the surface of the bare silicon wafer where the work-affected layer remains;
generating a histogram of peak shifts from the first-order Raman peak positions of the silicon obtained at the plurality of locations;
calculating an average value A and a standard deviation S from the histogram;
A method for evaluating a silicon wafer, comprising estimating, from the average value A and the standard deviation S, a maximum depth D of a process-affected layer remaining in the silicon wafer.
また、本発明は、シリコンウェーハの加工変質層除去方法であって、
本発明のシリコンウェーハの評価方法によって見積もった最大深さＤを超える取り代で、前記シリコンウェーハをエッチング及び／又は研磨に供することを特徴とするシリコンウェーハの加工変質層除去方法である。
The present invention also provides a method for removing a damaged layer of a silicon wafer,
A process-affected layer removal method for a silicon wafer, characterized in that the silicon wafer is subjected to etching and/or polishing with a machining allowance exceeding the maximum depth D estimated by the silicon wafer evaluation method of the present invention.
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。 Hereinafter, the present invention will be described in detail with reference to the drawings, but the present invention is not limited thereto.
＜シリコンウェーハの評価方法＞
［評価対象のウェーハについて］
本発明のシリコンウェーハの評価方法で評価するシリコンウェーハは、加工変質層が残存したベアのシリコンウェーハである。より具体的には、エッチング以前の工程のベアシリコンウェーハであり、例えば、スライス後・ラッピング後・研削後などのベアのシリコンウェーハである。加工変質層とは、これらの加工による応力がシリコンウェーハに残存した層である。これを定量的に表現すると、例えば、表面粗さが１００μｍ×１００μｍ視野で１ｎｍ以上であるシリコンウェーハと表現することができる。なお、エッチングを行ってしまうと、ダメージ深さを見積もるのに必要な加工変質層が除去されてしまうことから、エッチング後のウェーハは望ましくない。
<Evaluation method of silicon wafer>
[Wafers to be evaluated]
Silicon wafers to be evaluated by the method for evaluating silicon wafers of the present invention are bare silicon wafers in which a process-affected layer remains. More specifically, it is a bare silicon wafer in a process before etching, for example, a bare silicon wafer after slicing, lapping, or grinding. The process-affected layer is a layer in which stress due to these processes remains in the silicon wafer. Quantitatively expressing this, for example, it can be expressed as a silicon wafer having a surface roughness of 1 nm or more in a field of view of 100 μm×100 μm. If etching is performed, the damaged layer necessary for estimating the depth of damage will be removed, so the wafer after etching is not desirable.
［測定について］
本発明では、加工変質層が残存したベアのシリコンウェーハ面内の複数箇所で、ラマン分光顕微鏡を用いてシリコンの１次ラマンピーク位置を得る。
[About measurement]
In the present invention, primary Raman peak positions of silicon are obtained using a Raman spectroscopic microscope at a plurality of locations in the surface of a bare silicon wafer where a work-affected layer remains.
例えば、光源波長５３２ｎｍのレーザーラマン分光顕微鏡を用いて得たスペクトルから、シリコンの１次ラマンピーク位置（５２０ｃｍ－１付近）をローレンツ関数によってフィッティングすることで求め、そのピークシフト値を１箇所のデータとすることができる。 For example, from the spectrum obtained using a laser Raman spectroscopic microscope with a light source wavelength of 532 nm, the primary Raman peak position of silicon (near 520 cm −1 ) is obtained by fitting with the Lorentz function, and the peak shift value is obtained from one data point. can be
本発明の研究において、遊離砥粒スライス・固定砥粒スライス・ラッピング・砥石による研削など種々の加工を行った後のベアのシリコンウェーハを１０００箇所についてピークシフト値を測定したところ、標準偏差Ｓが小さいもので０．０３１ｃｍ－１であった。１８０箇所以上の測定点であれば、この数値を信頼度９９％で区間±０．００５ｃｍ－１で得ることができる。測定点を２００箇所以上とすることにより、この数値をより高い信頼度で得ることができる。 In the research of the present invention, the peak shift value was measured at 1000 points on bare silicon wafers after various processing such as free abrasive slicing, fixed abrasive slicing, lapping, and grinding with a grindstone, and the standard deviation S was A small one was 0.031 cm −1 . With more than 180 measurement points, this number can be obtained with 99% confidence in the interval ±0.005 cm −1 . By setting the number of measurement points to 200 or more, this numerical value can be obtained with higher reliability.
［ヒストグラムの生成、並びに平均値Ａ及び標準偏差Ｓの算出について］
本発明のシリコンウェーハの評価方法では、評価対象のベアのシリコンウェーハの複数箇所で得たシリコンの１次ラマンピーク位置から、ピークシフトのヒストグラムを生成し、生成したヒストグラムから平均値Ａと標準偏差Ｓとを算出する。
[Generation of histogram and calculation of average value A and standard deviation S]
In the silicon wafer evaluation method of the present invention, a peak shift histogram is generated from the primary Raman peak positions of silicon obtained at a plurality of locations on the bare silicon wafer to be evaluated, and the average value A and the standard deviation are obtained from the generated histogram. S is calculated.
図１に、本発明のシリコンウェーハの評価方法において得ることができるピークシフトのヒストグラムの一例を実線で示す。また、このヒストグラムを正規分布に近似したものを破線で示す。 FIG. 1 shows an example of a peak shift histogram obtained by the silicon wafer evaluation method of the present invention with a solid line. A dashed line indicates this histogram approximated to a normal distribution.
例えば実線のピークシフトのヒストグラムを破線で示す正規分布とみなして、この正規分布から平均値Ａと標準偏差Ｓとを算出することができる。図１のピークシフトのヒストグラムでは、平均値Ａが０．９８９ｃｍ－１であり、標準偏差Ｓが０．０３０ｃｍ－１である。 For example, the solid-line peak shift histogram can be regarded as a normal distribution indicated by a dashed line, and the average value A and the standard deviation S can be calculated from this normal distribution. In the peak shift histogram of FIG. 1, the mean A is 0.989 cm −1 and the standard deviation S is 0.030 cm −1 .
［加工変質層の最大深さＤの見積もりについて］
本発明のシリコンウェーハの評価方法では、以上のようにして算出した平均値Ａ及び標準偏差Ｓから、シリコンウェーハに残存する加工変質層の最大深さＤを見積もる。
[Estimation of maximum depth D of work-affected layer]
In the silicon wafer evaluation method of the present invention, the maximum depth D of the process-affected layer remaining on the silicon wafer is estimated from the average value A and standard deviation S calculated as described above.
例えば、加工変質層の最大深さＤをＡ＋３Ｓを指標として見積もることが好ましい。 For example, it is preferable to estimate the maximum depth D of the work-affected layer using A+3S as an index.
より具体的には、加工変質層の最大深さＤを、指標Ａ＋３Ｓ及び係数Ｋを用いて、式：Ｄ＝Ｋ×（Ａ＋３Ｓ）で見積もることが好ましい。 More specifically, it is preferable to estimate the maximum depth D of the work-affected layer using the index A+3S and the coefficient K by the formula: D=K×(A+3S).
ここで、係数Ｋは、使用する測定器の機差や求められるウェーハ表面の局所的光散乱（ＬＬＳ）欠陥数などによって異なる係数であり、例えば経験及び／又は実験で定めることができる。 Here, the coefficient K is a coefficient that differs depending on the instrumental difference of the measuring instrument to be used, the required number of local light scattering (LLS) defects on the wafer surface, etc., and can be determined empirically and/or experimentally, for example.
以上に説明したピークシフトのヒストグラムから算出した平均値Ａ及び標準偏差Ｓから、評価対象であるベアのシリコンウェーハに残存する加工変質層の最大深さＤを見積もることにより、残存する加工変質層を確実に除去することができる適切な取り代を決定することができる。 By estimating the maximum depth D of the process-affected layer remaining in the bare silicon wafer to be evaluated from the average value A and standard deviation S calculated from the peak shift histogram described above, the remaining process-affected layer is An appropriate stock allowance that can be reliably removed can be determined.
一方、アングルポリッシュやＴＥＭなどの局所観察、及び特許文献５の実施例などは、ピークシフトのヒストグラムを生成できるだけの箇所での測定を行うものではなく、このヒストグラムから数点測定を行うことに等しい。このような測定では、加工変質層の最大深さＤを見積もることは確率的に難しい。 On the other hand, local observations such as angle polish and TEM, and the examples of Patent Document 5 do not perform measurements at locations that can generate a peak shift histogram, but are equivalent to performing measurements at several points from this histogram. . In such a measurement, it is probabilistically difficult to estimate the maximum depth D of the work-affected layer.
＜シリコンウェーハの加工変質層除去方法＞
本発明のシリコンウェーハの加工変質層除去方法では、本発明のシリコンウェーハの評価方法によって見積もった最大深さＤを超える取り代で、シリコンウェーハをエッチング及び／又は研磨に供する。
<Method for removing process-affected layer of silicon wafer>
In the method for removing a damaged layer of a silicon wafer of the present invention, the silicon wafer is subjected to etching and/or polishing with a machining allowance exceeding the maximum depth D estimated by the silicon wafer evaluation method of the present invention.
これにより、ベアのシリコンウェーハに残存する加工変質層を確実に除去することができる。そして、加工変質層を確実に除去することにより、例えばエッチング及び／又は研磨後の局所的光散乱（ＬＬＳ）欠陥の個数の規格を満たすシリコンウェーハを得ることができる。 As a result, the process-affected layer remaining on the bare silicon wafer can be reliably removed. By reliably removing the work-affected layer, it is possible to obtain a silicon wafer that satisfies the standard for the number of local light scattering (LLS) defects after etching and/or polishing, for example.
本発明のシリコンウェーハの評価方法によって見積もった最大深さＤを超える取り代を達成できれば、複数の加工を併用しても構わない。 A plurality of processes may be used together as long as the machining allowance exceeding the maximum depth D estimated by the silicon wafer evaluation method of the present invention can be achieved.
一方、見積った最大深さＤを超えれば、必要以上の取り代で加工を施すことがないので、ウェーハの生産性や歩留まりを向上することができる。 On the other hand, if the estimated maximum depth D is exceeded, it is possible to improve the productivity and yield of wafers, because processing is not performed with an excessive machining allowance.
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。 EXAMPLES The present invention will be specifically described below using Examples and Comparative Examples, but the present invention is not limited to these.
＜実施例１及び２並びに比較例１及び２＞
［ウェーハについて］
評価対象のウェーハとして、直径３００ｍｍのＰ型シリコン単結晶から、１０００番手での遊離砥粒方式で切断したサンプルウェーハＡと、１５００番手でのラッピングを行ったサンプルウェーハＢとをそれぞれ１０枚用意した。
<Examples 1 and 2 and Comparative Examples 1 and 2>
[About wafers]
As wafers to be evaluated, 10 sample wafers A and 10 sample wafers B were prepared by cutting a p-type silicon single crystal with a diameter of 300 mm by a free abrasive grain method with a count of 1000 and lapping with a count of 1500. .
サンプルウェーハＡの表面粗さの平均は、１００μｍ×１００μｍ視野で３５１ｎｍであった。サンプルウェーハＢの表面粗さの平均は、１００μｍ×１００μｍ視野で２２６ｎｍであった。 The average surface roughness of sample wafer A was 351 nm in a field of view of 100 μm×100 μm. The average surface roughness of sample wafer B was 226 nm in a field of view of 100 μm×100 μm.
［測定及びヒストグラムの生成］
上記のサンプルウェーハＡから３枚を抜き出し、ウェーハ面内の合計で２００箇所で、ラマン分光顕微鏡を用いてシリコンの１次ラマンピーク位置を得た。用いた光源波長は、５３２ｎｍとした。同様の手順で、サンプルウェーハＢについても、合計で２００箇所でのシリコンの一次ラマンピーク位置を得た。
[Measurement and Histogram Generation]
Three wafers were extracted from the above sample wafer A, and primary Raman peak positions of silicon were obtained at a total of 200 points within the wafer surface using a Raman spectroscopic microscope. The light source wavelength used was 532 nm. In the same procedure, the primary Raman peak positions of silicon were obtained at a total of 200 locations for the sample wafer B as well.
合計２００箇所で得たシリコンの１次ラマンピーク位置から、サンプルウェーハＡ及びＢのそれぞれのピークシフトのヒストグラムを生成した。 A histogram of the peak shifts for each of the sample wafers A and B was generated from the silicon first-order Raman peak positions obtained at a total of 200 locations.
次いで、生成したヒストグラムから、平均値Ａと標準偏差Ｓとを算出した。結果、遊離砥粒スライスを行ったサンプルウェーハＡでは、平均値Ａ＝１．０２１ｃｍ－１であり、標準偏差Ｓ＝０．０５２ｃｍ－１であった。また、ラッピングを行ったサンプルウェーハＢでは、平均値Ａ＝０．７８４ｃｍ－１であり、標準偏差Ｓ＝０．０４２ｃｍ－１であった。 Then, the average value A and the standard deviation S were calculated from the generated histogram. As a result, the sample wafer A subjected to free abrasive slicing had an average value A of 1.021 cm −1 and a standard deviation S of 0.052 cm −1 . Further, the lapped sample wafer B had an average value A of 0.784 cm −1 and a standard deviation S of 0.042 cm −1 .
［加工変質層の最大深さＤの見積もり］
２０００番手の研削砥石にて平面研削を行った参考ウェーハを準備した。準備した参考ウェーハについて、サンプルウェーハＡ及びＢに対して行ったのと同様の手順で、面内の合計２００箇所でシリコンの１次ラマンピーク位置を得、合計２００箇所で得たシリコンの１次ラマンピーク位置からピークシフトのヒストグラムを生成した。生成したヒストグラムから平均値Ａ０と標準偏差Ｓ０とを算出した。平均値Ａ０は０．３８１ｃｍ－１であり、標準偏差Ｓ０は０．０６５ｃｍ－１であった。
[Estimation of maximum depth D of work-affected layer]
A reference wafer was prepared by surface grinding with a 2000-grit grindstone. For the prepared reference wafer, the primary Raman peak positions of silicon were obtained at a total of 200 points in the plane in the same procedure as for the sample wafers A and B, and the primary Raman peak positions of silicon obtained at a total of 200 points were obtained. A histogram of peak shifts was generated from the Raman peak positions. An average value A0 and a standard deviation S0 were calculated from the generated histogram. The average value A0 was 0.381 cm -1 and the standard deviation S0 was 0.065 cm -1 .
次に、参考ウェーハの研削した面を、厚さ０．５μｍづつ研磨した。 Next, the ground surface of the reference wafer was polished by a thickness of 0.5 μm.
研磨機は不二越機械工業のＤＳＰ－２０Ｂに発泡ポリウレタンパッドを貼り、キャリアはチタン基板にインサートとしてガラス繊維にエポキシ樹脂を含浸したＦＲＰを用いたもの、スラリーは平均粒径３５ｎｍのシリカ砥粒含有したＫＯＨベースのものを用いた。 The polishing machine was DSP-20B manufactured by Nachi-Fujikoshi Machinery Industry Co., Ltd. with foamed polyurethane pads attached, the carrier was a titanium substrate using FRP with glass fibers impregnated with epoxy resin as inserts, and the slurry contained silica abrasive grains with an average particle size of 35 nm. A KOH-based one was used.
０．５μｍ研磨した毎に、研磨面の局所的光散乱（ＬＬＳ）欠陥個数を、ＫＬＡ製パーティクル測定器ＳＰ１で測定した。その都度測定した粒径サイズ５００ｎｍ以上の局所的光散乱（ＬＬＳ）欠陥個数が１０個を下回ったときの合計取り代をＤ０とした。合計取り代Ｄ０は８．６μｍであった。 The number of local light scattering (LLS) defects on the polished surface was measured with a particle counter SP1 manufactured by KLA every time 0.5 μm was polished. The total machining allowance when the number of local light scattering (LLS) defects having a grain size of 500 nm or more measured each time was less than 10 was defined as D0. The total machining allowance D0 was 8.6 μm.
以上で求めたＡ０、Ｓ０及びＤ０を用い、式：Ｋ＝Ｄ０／（Ａ０＋３Ｓ０）から、係数Ｋを算出した。係数Ｋは１４．９μｍ／ｃｍ－１であった。 Using A0, S0 and D0 obtained above, the coefficient K was calculated from the formula: K=D0/(A0+3S0). The coefficient K was 14.9 μm/cm −1 .
サンプルウェーハＡ及びＢの加工変質層の最大深さＤを、上記平均値Ａ、標準偏差Ｓ及び係数Ｋを用い、式：Ｄ＝Ｋ×（Ａ＋３Ｓ）から見積もった。 Using the average value A, the standard deviation S and the coefficient K, the maximum depth D of the work-affected layer of the sample wafers A and B was estimated from the formula: D=K×(A+3S).
その結果、遊離砥粒スライスを行ったサンプルウェーハＡの加工変質層の最大深さＤは、Ｄ＝１７．５μｍと見積もられた。また、ラッピングを行ったサンプルウェーハＢの加工変質層の最大深さＤは、Ｄ＝１３．６μｍであると見積もられた。そこで、以下に説明するように、研磨取り代をふって研磨を行い、洗浄後のパーティクル測定器ＳＰ１で５００ｎｍ以上の局所的光散乱（ＬＬＳ）欠陥の個数を測定し、１０枚の平均欠陥個数を確認した。 As a result, the maximum depth D of the work-affected layer of sample wafer A subjected to free abrasive slicing was estimated to be D=17.5 μm. Also, the maximum depth D of the work-affected layer of the lapped sample wafer B was estimated to be D=13.6 μm. Therefore, as described below, polishing is performed by shaking the polishing allowance, and after cleaning, the number of local light scattering (LLS) defects of 500 nm or more is measured with a particle measuring device SP1, and the average number of defects of 10 sheets It was confirmed.
（実施例１）
実施例１では、サンプルウェーハＡに対し、先に見積もった加工変質層の最大深さＤ（Ｄ＝１７．５μｍ）を超える１８μｍ、２０μｍ及び２２μｍの取り代でそれぞれ研磨を行った。研磨条件は、係数Ｋを求めるための研磨条件と同じにした。
(Example 1)
In Example 1, the sample wafer A was polished with removal amounts of 18 μm, 20 μm, and 22 μm, respectively, which exceed the previously estimated maximum depth D (D=17.5 μm) of the work-affected layer. The polishing conditions were the same as the polishing conditions for obtaining the coefficient K.
（比較例１）
比較例１では、サンプルウェーハＡに対し、先に見積もった加工変質層の最大深さＤ（Ｄ＝１７．５μｍ）以下である１２μｍ、１４μｍ及び１６μｍの取り代でそれぞれ研磨を行った。研磨条件は、係数Ｋを求めるための研磨条件と同じにした。
(Comparative example 1)
In Comparative Example 1, the sample wafer A was polished with removal amounts of 12 μm, 14 μm, and 16 μm, which are equal to or less than the previously estimated maximum depth D (D=17.5 μm) of the work-affected layer. The polishing conditions were the same as the polishing conditions for obtaining the coefficient K.
（実施例２）
実施例２では、サンプルウェーハＢに対し、先に見積もった加工変質層の最大深さＤ（Ｄ＝１３．６μｍ）を超える１４μｍ、１６μｍ、１８μｍ、２０μｍ及び２２μｍの取り代でそれぞれ研磨を行った。研磨条件は、係数Ｋを求めるための研磨条件と同じにした。
(Example 2)
In Example 2, the sample wafer B was polished with removal amounts of 14 μm, 16 μm, 18 μm, 20 μm, and 22 μm exceeding the previously estimated maximum depth D (D=13.6 μm) of the work-affected layer. . The polishing conditions were the same as the polishing conditions for obtaining the coefficient K.
（比較例２）
比較例２では、サンプルウェーハＢに対し、先に見積もった加工変質層の最大深さＤ（Ｄ＝１３．６μｍ）以下である１０μｍ及び１２μｍ取り代でそれぞれ研磨を行った。研磨条件は、係数Ｋを求めるための研磨条件と同じにした。
(Comparative example 2)
In Comparative Example 2, the sample wafer B was polished with removal allowances of 10 μm and 12 μm, which are equal to or less than the previously estimated maximum depth D (D=13.6 μm) of the work-affected layer. The polishing conditions were the same as the polishing conditions for obtaining the coefficient K.
図２に、実施例１及び２並びに比較例１及び２における研磨取り代と平均欠陥個数との関係をグラフとして示す。 FIG. 2 is a graph showing the relationship between the polishing allowance and the average number of defects in Examples 1 and 2 and Comparative Examples 1 and 2. As shown in FIG.
図２の四角のプロット及び実線のグラフから明らかなように、遊離砥粒スライスを行ったサンプルウェーハＡに対して、見積もった加工変質層の最大深さＤ（Ｄ＝１７．５μｍ）を超える取り代で研磨を行った実施例１では、平均欠陥個数が、規格である１０以下を達成した。一方、サンプルウェーハＡに対して、見積もった加工変質層の最大深さＤ（Ｄ＝１７．５μｍ）以下の取り代で研磨を行った比較例１では、平均欠陥個数が、規格である１０以下を達成することができなかった。 As is clear from the plot of squares and the graph of the solid line in FIG. In Example 1, in which the polishing was performed at 1000 m, the average number of defects achieved the standard of 10 or less. On the other hand, in Comparative Example 1 in which the sample wafer A was polished with a machining allowance equal to or less than the estimated maximum depth D (D=17.5 μm) of the damaged layer, the average number of defects was 10 or less, which is the standard. could not be achieved.
また、図２の丸のプロット及び破線のグラフから明らかなように、ラッピングを行ったサンプルウェーハＢに対して、見積もった加工変質層の最大深さＤ（Ｄ＝１３．６μｍ）を超える取り代で研磨を行った実施例２では、平均欠陥個数が、規格である１０以下を達成した。一方、サンプルウェーハＢに対して、見積もった加工変質層の最大深さＤ（Ｄ＝Ｄ＝１３．６μｍ）以下の取り代で研磨を行った比較例２では、平均欠陥個数が、規格である１０以下を達成することができなかった。 In addition, as is clear from the circle plot and dashed line graph in FIG. In Example 2 in which the polishing was performed with , the average number of defects achieved the standard of 10 or less. On the other hand, in Comparative Example 2, in which the sample wafer B was polished with a machining allowance equal to or less than the estimated maximum depth D (D=D=13.6 μm) of the work-affected layer, the average number of defects was within the standard. Couldn't get below 10.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 In addition, this invention is not limited to the said embodiment. The above-described embodiment is an example, and any device having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect is the present invention. included in the technical scope of
また、図２の丸のプロット及び破線のグラフから明らかなように、ラッピングを行ったサンプルウェーハＢに対して、見積もった加工変質層の最大深さＤ（Ｄ＝１３．６μｍ）を超える取り代で研磨を行った実施例２では、平均欠陥個数が、規格である１０以下を達成した。一方、サンプルウェーハＢに対して、見積もった加工変質層の最大深さＤ（Ｄ＝１３．６μｍ）以下の取り代で研磨を行った比較例２では、平均欠陥個数が、規格である１０以下を達成することができなかった。
In addition, as is clear from the circle plot and the dashed line graph in FIG. In Example 2 in which the polishing was performed with , the average number of defects achieved the standard of 10 or less. On the other hand, in Comparative Example 2 in which the sample wafer B was polished with a machining allowance equal to or less than the estimated maximum depth D (D = 13.6 μm) of the work-affected layer, the average number of defects was 10, which is the standard. I was unable to achieve the following:
Claims (6)
加工変質層が残存したベアのシリコンウェーハ面内の複数箇所で、ラマン分光顕微鏡を用いてシリコンの１次ラマンピーク位置を得ることと、
前記複数箇所で得た前記シリコンの１次ラマンピーク位置から、ピークシフトのヒストグラムを生成することと、
前記ヒストグラムから平均値Ａと標準偏差Ｓとを算出することと、
前記平均値Ａ及び前記標準偏差Ｓから、前記シリコンウェーハに残存する加工変質層の最大深さＤを見積もること
を含むことを特徴とするシリコンウェーハの評価方法。 A method for evaluating a silicon wafer,
Obtaining the primary Raman peak positions of silicon using a Raman spectroscopic microscope at a plurality of locations in the surface of the bare silicon wafer where the work-affected layer remains;
generating a histogram of peak shifts from the first-order Raman peak positions of the silicon obtained at the plurality of locations;
calculating an average value A and a standard deviation S from the histogram;
A method for evaluating a silicon wafer, comprising estimating a maximum depth D of a work-affected layer remaining in the silicon wafer from the average value A and the standard deviation S.
請求項１～５のいずれか１項に記載のシリコンウェーハの評価方法によって見積もった最大深さＤを超える取り代で、前記シリコンウェーハをエッチング及び／又は研磨に供することを特徴とするシリコンウェーハの加工変質層除去方法。 A method for removing a damaged layer of a silicon wafer,
The silicon wafer is subjected to etching and / or polishing with a machining allowance exceeding the maximum depth D estimated by the silicon wafer evaluation method according to any one of claims 1 to 5. A work-affected layer removal method.
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