JP4420023B2 - Semiconductor wafer measurement method, manufacturing process management method, and semiconductor wafer manufacturing method - Google Patents
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Description
本発明は、特に半導体ウェーハのナノトポグラフィーを測定する方法、及びその測定の結果に基づいて半導体ウェーハの製造工程を管理する方法、及びその管理方法を用いた半導体ウェーハの製造方法に関するものである。
The present invention particularly relates to a method for measuring nanotopography of a semiconductor wafer, a method for managing a semiconductor wafer manufacturing process based on a result of the measurement, and a method for manufacturing a semiconductor wafer using the management method. .
一般的にシリコンウェーハ等の半導体ウェーハの製造方法は、単結晶インゴットをスライスして薄円板状のウェーハに加工するスライス工程と、ウェーハの割れ、欠けを防止するために外周部を面取りする面取り工程と、ウェーハを平坦化するラッピング工程と、ウェーハ表層に残留したそれらの加工歪みを除去するエッチング工程と、ウェーハ表面を鏡面化する研磨工程と、研磨加工で付着した研磨剤や異物等の汚染物を除去する洗浄工程を有している。必要に応じてこれらの工程の他に熱処理や研削等の工程が加わったり、工程順が入れ換えられたり、同じ工程を複数回行う場合もある。 In general, a method for manufacturing a semiconductor wafer such as a silicon wafer includes a slicing process in which a single crystal ingot is sliced to be processed into a thin disc-shaped wafer, and a chamfering that chamfers the outer periphery to prevent the wafer from cracking or chipping. Process, lapping process to flatten the wafer, etching process to remove those processing distortions remaining on the wafer surface, polishing process to mirror the wafer surface, and contamination of abrasives and foreign matters adhering to the polishing process It has a washing process to remove things. In addition to these processes, processes such as heat treatment and grinding may be added as necessary, the process order may be changed, and the same process may be performed multiple times.
近年、半導体デバイスの高集積化に伴い、微細なデバイス技術としてＳＴＩ（シャロートレンチアイソレーション）等のプロセスが採用されている。そのため、回路配線パターンをシリコンウェーハ表面に形成するには、より平坦で均一な厚さの絶縁膜が必要となり、例えば、ＣＭＰ（ケミカルメカニカルポリッシング）等により絶縁膜を平坦にする方法が半導体デバイス製造工程で用いられている。 In recent years, with high integration of semiconductor devices, processes such as STI (shallow trench isolation) have been adopted as fine device technology. Therefore, in order to form a circuit wiring pattern on the surface of a silicon wafer, an insulating film having a flatter and uniform thickness is required. For example, a method of flattening an insulating film by CMP (Chemical Mechanical Polishing) is a semiconductor device manufacturing method. Used in the process.
従来は、半導体ウェーハ表面の微小な凹凸形状（以下、うねりと記す）は、特にデバイス製造工程に影響しなかった。しかし、ＳＴＩではＣＭＰにより凸部が選択的に研磨されるため、前記うねりが原因となって絶縁膜の厚さが不均一になってしまう問題が生じた。
前記うねりは、ナノトポグラフィーというパラメータを用いて表現される。ナノトポグラフィーとは、ウェーハ表面の平坦度を表す指標で、０．１ｍｍから数十ｍｍの空間波長領域における非吸着状態のウェーハ表面のうねりを表す。Conventionally, a minute uneven shape (hereinafter referred to as waviness) on the surface of a semiconductor wafer did not particularly affect the device manufacturing process. However, in STI, since the convex portion is selectively polished by CMP, there arises a problem that the thickness of the insulating film becomes non-uniform due to the waviness.
The swell is expressed using a parameter called nanotopography. Nanotopography is an index representing the flatness of the wafer surface, and represents waviness of the non-adsorbed wafer surface in a spatial wavelength region of 0.1 mm to several tens of mm.
ナノトポグラフィーは、一般的にＡＤＥ社製Ｎａｎｏｍａｐｐｅｒ、ＫＬＡテンコール社製ＮａｎｏＰｒｏ、レイテックス社製Ｄｙｎａｓｅａｒｃｈ等の装置で測定されているが、それらの装置は光学式で、被測定物の表面反射を利用して測定するため、対象となるウェーハは表面の反射率がある程度高い鏡面状態であることが必要である。 Nanotopography is generally measured by devices such as ADE Nanomapper, KLA Tencor NanoPro, Raytex Dynasearch, etc., but these devices are optical and use the surface reflection of the object to be measured. Therefore, the target wafer needs to be in a mirror state where the surface reflectance is high to some extent.
従って、スライスウェーハや研削ウェーハ等、ウェーハ製造方法の中間工程を経ただけの反射率の低い表面を持つウェーハを対象として、それらの測定装置でナノトポグラフィーを測定した値は、精度が低く信頼できなかった。 Therefore, for wafers with low-reflectivity surfaces, such as sliced wafers and ground wafers, that have undergone an intermediate process in the wafer manufacturing method, the values measured by nanotopography with these measuring devices are low in accuracy and reliable. There wasn't.
また、最近ではナノトポグラフィーを劣化させるウェーハ製造方法の中間工程における要因として、ワイヤソーで単結晶インゴットをスライスする際にワイヤーの走行方向に発現するうねりや、両頭研削工程で発現するリング状のうねり等が挙げられている。 Recently, as a factor in the intermediate process of the wafer manufacturing method that deteriorates nanotopography, undulations appearing in the wire traveling direction when slicing a single crystal ingot with a wire saw, or ring-like undulations appearing in the double-head grinding process Etc. are mentioned.
このようなうねりを低減する製造方法として、スライス後に両頭研削工程、両面ラッピング工程、両面研磨工程を行うことが提案されている（例えば、特開２００２―１２４４９０号公報参照）。
この発明は、ウェーハ切断時の表面に形成された歪層とマクロなうねりの成分が、両頭研削工程で除去され、かつウェーハの平坦度が向上すること、その後に両面ラッピングすることで、両頭研削工程で生じた微小な表面のうねりが除去できると開示している。As a manufacturing method for reducing such waviness, it has been proposed to perform a double-head grinding step, a double-side lapping step, and a double-side polishing step after slicing (see, for example, JP-A-2002-124490).
In this invention, the strained layer and macro waviness components formed on the surface at the time of wafer cutting are removed in the double-head grinding process, the flatness of the wafer is improved, and then double-sided lapping is performed. It is disclosed that the minute waviness of the surface generated in the process can be removed.
しかし、スライス時に生じるうねりの大きさは、使用する切断装置の性能やワイヤーの仕様、及び切断条件や切断時のワイヤー断線などの異常により、大きく変化することがある。
また、同様に、両頭研削工程で発現するうねりの大きさは、砥石とウェーハの相対位置関係や砥石の切れ味によって変化することがある。However, the size of the swell generated during slicing may vary greatly depending on the performance of the cutting device used, the wire specifications, and abnormalities such as cutting conditions and wire breakage during cutting.
Similarly, the size of the undulation generated in the double-head grinding process may vary depending on the relative positional relationship between the grindstone and the wafer and the sharpness of the grindstone.
それらの要因でウェーハ表面に生じたうねりの残留は、最終工程である鏡面研磨工程で除去することは困難であるため、スライス工程や両頭研削工程といったウェーハ製造方法の中間工程の時点で、発現したうねりの大きさをモニタリングして管理する必要があったが、光学式の表面反射を利用する従来の測定方法では、前述のようにうねりを検出することができないという問題があった。
Residual waviness generated on the wafer surface due to these factors is difficult to remove in the final mirror polishing process, so it appeared at the intermediate stage of the wafer manufacturing method such as the slicing process and double-head grinding process. Although it was necessary to monitor and manage the size of the undulation, the conventional measurement method using optical surface reflection has a problem that the undulation cannot be detected as described above.
本発明は、このような問題点に鑑みてなされたもので、半導体ウェーハ製造方法の中間工程、例えばスライス工程、または研削工程等を経た表面の反射率が低いウェーハについても、ナノトポグラフィーを測定できる測定方法を提供することを目的とする。さらにこの測定方法を用いてスライス工程、ラッピング工程、研削工程、エッチング工程などの中間工程を管理する半導体ウェーハの製造工程の管理方法、およびこの管理方法を用いた半導体ウェーハの製造方法を提供することを目的としたものである。 The present invention has been made in view of such problems, and nanotopography is measured even for a wafer having a low surface reflectance after an intermediate step of a semiconductor wafer manufacturing method, such as a slicing step or a grinding step. It aims at providing the measuring method which can be performed. Furthermore, the present invention provides a semiconductor wafer manufacturing process management method for managing intermediate processes such as a slicing process, a lapping process, a grinding process, and an etching process using this measuring method, and a semiconductor wafer manufacturing method using this management method. It is aimed at.
本発明は、上記課題を解決するためになされたもので、半導体ウェーハのナノトポグラフィーを、静電容量方式の形状測定装置を用いて測定することを特徴とする半導体ウェーハの測定方法を提供する。 The present invention has been made to solve the above problems, and provides a method for measuring a semiconductor wafer, wherein the nanotopography of a semiconductor wafer is measured using a capacitance type shape measuring apparatus. .
半導体ウェーハの製造方法の中間工程であるスライス工程、ラッピング工程、研削工程およびエッチング工程などを経て製造されたウェーハの表面は、反射率が低く、光学式の形状測定装置では精度良く測定することは難しい。しかし、静電容量方式の形状測定装置は、光学式の表面反射を利用しないため、このような表面の反射率が低いウェーハについて、精度良くナノトポグラフィーを測定することができる。 The surface of the wafer manufactured through the slicing process, lapping process, grinding process, etching process, etc., which are intermediate processes of the semiconductor wafer manufacturing method, has low reflectivity, and an optical shape measuring device can measure with high accuracy. difficult. However, since the capacitance type shape measuring apparatus does not use optical surface reflection, nanotopography can be accurately measured on a wafer having such a low surface reflectance.
このように静電容量方式の形状測定装置を用いて、半導体ウェーハを測定することにより得られるＷａｒｐデータを、バンドパスフィルタリングすることが好ましい。 As described above, it is preferable to perform band pass filtering on the Warp data obtained by measuring the semiconductor wafer using the capacitance type shape measuring apparatus.
さらに前記Ｗａｒｐデータについて、少なくとも短波長側周期１ｍｍ以下、及び長波長側周期５０ｍｍ以上の波長帯域をカットオフしてバンドパスフィルタリングすることが好ましい。 Furthermore, it is preferable that the Warp data is subjected to bandpass filtering by cutting off a wavelength band of at least a short wavelength side period of 1 mm or less and a long wavelength side period of 50 mm or more.
このような方法で例えば半導体ウェーハの製造工程における中間工程後のウェーハ表面を測定すれば、最終工程後の鏡面研磨ウェーハの表面状態とより相関性の高いナノトポグラフィーの評価が可能となる。 If, for example, the surface of the wafer after the intermediate process in the semiconductor wafer manufacturing process is measured by such a method, nanotopography having a higher correlation with the surface state of the mirror-polished wafer after the final process can be evaluated.
上記の半導体ウェーハの測定方法を用いて、半導体ウェーハの製造工程を経た半導体ウェーハを測定し、該測定の結果に基づいて、前記製造工程を管理することを特徴とする半導体ウェーハの製造工程の管理方法を提供する。 Using the semiconductor wafer measurement method described above, a semiconductor wafer that has undergone a semiconductor wafer manufacturing process is measured, and the manufacturing process is managed based on a result of the measurement. Provide a method.
また、前記管理の対象となる半導体ウェーハの製造工程を、スライス工程、ラッピング工程、研削工程およびエッチング工程のいずれか１以上の工程とすることを特徴とする半導体ウェーハの製造工程の管理方法を提供する。 In addition, a semiconductor wafer manufacturing process management method is characterized in that the manufacturing process of the semiconductor wafer to be managed is one or more of a slicing process, a lapping process, a grinding process, and an etching process. To do.
本発明の測定方法を用いれば、表面の反射率が低いウェーハについても、ウェーハのナノトポグラフィーをモニタリングすることができ、その測定結果に基づいて、製造工程の異常等を早期に把握しナノトポグラフィーの改善につなげることができる。 By using the measurement method of the present invention, it is possible to monitor the nanotopography of a wafer even with a low surface reflectance. Based on the measurement results, it is possible to quickly grasp abnormalities in the manufacturing process, etc. It can lead to improvement of the graphic.
前記半導体ウェーハの製造工程の管理方法を用いた半導体ウェーハの製造方法を提供する。 A semiconductor wafer manufacturing method using the semiconductor wafer manufacturing process management method is provided.
前記半導体ウェーハの製造工程の管理方法を用いた半導体ウェーハの製造方法に従えば、製造工程の異常等を早期に把握しナノトポグラフィーを改善した半導体ウェーハを製造でき、歩留まりの向上を図ることができる。 According to the semiconductor wafer manufacturing method using the semiconductor wafer manufacturing process management method, a semiconductor wafer with improved nanotopography can be manufactured by grasping abnormalities in the manufacturing process at an early stage, thereby improving yield. it can.
以上説明したように、本発明によれば、表面の反射率が低い半導体ウェーハであっても、残留するうねりを測定して、ナノトポグラフィーをモニタリングすることが可能になるため、鏡面研磨工程以前の時点で半導体ウェーハの製造工程を管理して、ナノトポグラフィーの改善、及び製造工程の異常による製造ロスの低減や歩留まりの向上を図ることができ、従って効率的な半導体ウェーハの製造が可能になる。
As described above, according to the present invention, even in a semiconductor wafer having a low surface reflectance, it is possible to measure the remaining undulation and monitor the nanotopography. At this point, the semiconductor wafer manufacturing process can be managed to improve nanotopography, reduce manufacturing loss due to abnormal manufacturing processes, and improve yield, thus enabling efficient semiconductor wafer manufacturing. Become.
以下、本発明についてより詳細に説明するが、本発明はこれらに限定されるものではない。
本発明者は、半導体ウェーハの製造方法の最終工程である鏡面研磨工程後の半導体ウェーハで検出されるうねりを、中間工程後の時点で検出したいと考え、該中間工程後のウェーハ、例えば両頭研削工程後のウェーハ等の表面を、静電容量方式の形状測定装置を用いて測定したＷａｒｐデータから、長周期の成分と短周期の成分をバンドパスフィルターで除去すれば、前記うねり（ナノトポグラフィー）に関するデータが得られることに想到し、本発明を完成させた。
また、以上のようにして得られた中間工程後のウェーハ表面の形状データから得られるナノトポグラフィーの値が、その後鏡面研磨加工を行った該ウェーハのナノトポグラフィーとほぼ一致することを見出した。Hereinafter, although this invention is demonstrated in detail, this invention is not limited to these.
The present inventor wants to detect the waviness detected in the semiconductor wafer after the mirror polishing process, which is the final process of the semiconductor wafer manufacturing method, at the time after the intermediate process, for example, double-headed grinding. If the long-period component and the short-period component are removed from the Warp data obtained by measuring the surface of the wafer or the like after the process using a capacitance type shape measuring apparatus with a band-pass filter, the swell (nanotopography) The present invention has been completed.
Further, it was found that the value of nanotopography obtained from the shape data of the wafer surface after the intermediate process obtained as described above substantially coincides with the nanotopography of the wafer subjected to mirror polishing. .
図２に、静電容量方式の形状測定装置を用いた測定方法の原理を示す。
一般的に、静電容量方式の形状測定は、被測定物の厚さを基準として行われている。プローブ１と被測定物（シリコンウェーハ）２が静電容量を形成し、距離Ｄの変化により静電容量が変化する。静電容量−電圧変換回路で、Ｄに比例した電圧を出力させて変位を計測する。更に、図３のように変位計のプローブ１を被測定物２の両側に、既知の距離ｃで固定し、表面変位ａおよびｂを測定すれば、ウェーハ厚さｔは、式ｔ＝ｃ−（ａ＋ｂ）で求められる。FIG. 2 shows the principle of a measuring method using a capacitance type shape measuring apparatus.
In general, capacitance-type shape measurement is performed based on the thickness of an object to be measured. The
本発明では、上記ウェーハ厚さｔを用いるのではなく、表面変位ａ或いはｂを用いて解析を行う。これは、ナノトポグラフィーと呼ばれるパラメータが、シリコンウェーハの表面を基準として測定されるためである。表面変位ａ或いはｂを測定して得られるデータをＷａｒｐデータと呼ぶ。 In the present invention, the analysis is performed using the surface displacement a or b instead of using the wafer thickness t. This is because a parameter called nanotopography is measured with reference to the surface of the silicon wafer. Data obtained by measuring the surface displacement a or b is called Warp data.
前記Ｗａｒｐデータについて、短波長側周期、長波長側周期、及び形状の外挿方法の三つのパラメータを指定して空間的なバンドパスフィルタリングを実行するのが好ましい。 For the Warp data, it is preferable to execute spatial bandpass filtering by specifying three parameters of a short wavelength side period, a long wavelength side period, and a shape extrapolation method.
短波長側周期１ｍｍ以下の波長帯域については研削条痕の影響が大きく、研削条痕は最終工程の鏡面研磨工程により除去されるので、鏡面研磨工程後も残留するうねりの評価には必要ない。よって、短波長側周期１ｍｍ以下の波長帯域をカットオフするのが好ましい。
長波長側周期５０ｍｍ以上の波長帯域については、ナノトポグラフィーの測定対象ではない。よって、長波長側周期５０ｍｍ以上の波長帯域をカットオフするのが好ましい。
外挿方法とは、データの存在しないウェーハ外側の形状を外挿補間することで、図４に示すように、１次補間（Ｌｉｎｅａｒ）、線対称（Ｍｉｒｒｏｒ）、点対称（Ｐｏｉｎｔ）の３種類の補間方法がある。一般的には、線対称が採用されている。For the wavelength band with a short wavelength side period of 1 mm or less, the influence of the grinding streak is great, and the grinding streak is removed by the final mirror polishing step, so it is not necessary for evaluation of the remaining waviness after the mirror polishing step. Therefore, it is preferable to cut off a wavelength band having a short wavelength side period of 1 mm or less.
The wavelength band having a long wavelength side period of 50 mm or more is not a measurement object of nanotopography. Therefore, it is preferable to cut off a wavelength band having a long wavelength side period of 50 mm or more.
The extrapolation method extrapolates the outer shape of the wafer where no data exists, and as shown in FIG. 4, there are three types of linear interpolation (Linear), line symmetry (Mirror), and point symmetry (Point). There is an interpolation method. Generally, line symmetry is adopted.
ここで、両頭研削工程後のウェーハ表面を、コベルコ科研社製の静電容量方式による形状測定装置を用いて測定した例を図１、図５に示す。使用した試料ウェーハは、ＣＺ法で製造された直径３００ｍｍの単結晶シリコンウェーハである。図５は前記表面変位ａに相当するＷａｒｐデータである。図１は該Ｗａｒｐデータを元に、短波長側周期３ｍｍ以下、及び長波長側周期５０ｍｍ以上の波長帯域をカットオフしてバンドパスフィルタリングし、且つ線対称外挿補間を行った場合の測定例である。 Here, the example which measured the wafer surface after a double-head grinding process using the shape measuring apparatus by the electrostatic capacitance system by Kobelco Kaken company is shown in FIG. 1, FIG. The sample wafer used is a single crystal silicon wafer having a diameter of 300 mm manufactured by the CZ method. FIG. 5 shows Warp data corresponding to the surface displacement a. FIG. 1 shows an example of measurement based on the Warp data, in which a wavelength band with a short wavelength side period of 3 mm or less and a long wavelength side period of 50 mm or more is cut off, bandpass filtered, and line symmetric extrapolation is performed. It is.
以上のように、Ｗａｒｐデータと、該Ｗａｒｐデータをバンドパスフィルタリングしたデータとを比較すると、後者では変局点が強調され、ウェーハ表面のうねりを良好にシミュレートしているのがわかる。
また、このウェーハを両面研磨加工した後に光学式の測定装置Ｎａｎｏｍａｐｐｅｒで測定したナノトポグラフィーのマップを、図６に示す。
図５の測定結果と図６の測定結果について、相関係数の２乗である寄与率を調査したところ、寄与率０．６という良い相関関係があることがわかった。さらに、図１の測定結果と図６の測定結果について同様に寄与率を調査したところ、寄与率０．７というきわめて良い相関があることがわかった。As described above, comparing the Warp data with the data obtained by bandpass filtering the Warp data, it can be seen that the inflection point is emphasized in the latter, and the waviness on the wafer surface is simulated well.
Further, FIG. 6 shows a map of nanotopography measured by an optical measuring device Nanomapper after performing double-side polishing on this wafer.
When the contribution rate, which is the square of the correlation coefficient, was investigated for the measurement results of FIG. 5 and FIG. 6, it was found that there was a good correlation with a contribution rate of 0.6. Further, when the contribution rate was similarly investigated for the measurement result of FIG. 1 and the measurement result of FIG. 6, it was found that there was a very good correlation with a contribution rate of 0.7.
また、ＣＺ法で製造された直径３００ｍｍの単結晶シリコンウェーハを試料ウェーハとして、両頭研削工程後のウェーハを静電容量方式による形状測定装置を用いて測定したＷａｒｐデータをバンドパスフィルタリングしたデータを図１２(a)に、該ウェーハを後工程である平面研削工程、エッチング工程、両面研磨工程で順に処理して得られた鏡面ウェーハについて、Ｎａｎｏｍａｐｐｅｒで測定したデータを図１２(b)に示す。図１２(a)と図１２(b)とを比較すると、本発明の測定方法により両頭研削工程後のウェーハを測定して得られたウェーハ形状データと、最終工程後のウェーハをＮａｎｏｍａｐｐｅｒで測定したウェーハ形状データとは良好に相関していることがわかる。 Moreover, the figure shows the data obtained by bandpass filtering Warp data obtained by measuring the wafer after the double-head grinding process using a capacitance-type shape measuring device using a single crystal silicon wafer having a diameter of 300 mm manufactured by the CZ method as a sample wafer. FIG. 12 (b) shows data measured by Nanomapper on a mirror wafer obtained by sequentially processing the wafer in the subsequent steps of a surface grinding process, an etching process, and a double-side polishing process. Comparing FIG. 12 (a) and FIG. 12 (b), the wafer shape data obtained by measuring the wafer after the double-head grinding process by the measurement method of the present invention and the wafer after the final process were measured by Nanomapper. It can be seen that there is a good correlation with the wafer shape data.
以上のように、本発明の測定方法を用いた検査により半導体ウェーハ製造方法の中間工程後のウェーハを測定して得られるデータは、鏡面研磨加工後の該ウェーハを光学式の測定装置を用いて測定したナノトポグラフィーデータと一致するので、本発明の測定を中間工程後に実施することにより、最終工程の鏡面研磨工程後のウェーハ表面のナノトポグラフィーを予測できる。 As described above, the data obtained by measuring the wafer after the intermediate process of the semiconductor wafer manufacturing method by the inspection using the measuring method of the present invention is obtained by using the optical measuring device for the wafer after mirror polishing. Since it coincides with the measured nanotopography data, the nanotopography of the wafer surface after the final mirror polishing step can be predicted by performing the measurement of the present invention after the intermediate step.
上記測定方法を用いて、半導体ウェーハの製造工程を管理する方法について説明する。この管理方法においては、設定した基準でウェーハを抜き取り、上記測定方法を用いてこのウェーハを測定し、その測定結果が設定した合否基準値を超えた場合に製造工程にフィードフォワードとフィードバックを行う。 A method for managing the manufacturing process of the semiconductor wafer using the measurement method will be described. In this management method, a wafer is extracted according to a set standard, and the wafer is measured using the measurement method. When the measurement result exceeds a set pass / fail standard value, feedforward and feedback are performed to the manufacturing process.
（抜き取り測定）
一般的に抜き取り測定は、シリコンウェーハの約１００〜２５０枚からなる１ロット（＝インゴット単位）について行う。スライス工程後のウェーハの場合は、切断位置Ｋ・Ｃ・Ｐの３箇所から抜き取る。両頭研削工程後のウェーハの場合は、２５〜５０枚につき１〜３枚を抜き取る。上記測定方法を用いてこのウェーハを測定する。(Sampling measurement)
In general, the sampling measurement is performed for one lot (= ingot unit) of about 100 to 250 silicon wafers. In the case of a wafer after the slicing process, the wafer is extracted from the three cutting positions K, C, and P. In the case of the wafer after the double-head grinding process, 1 to 3 wafers are extracted from 25 to 50 wafers. The wafer is measured using the above measurement method.
（不良判定）
得られた測定結果をもとに、ウェーハの合否基準値を１．５μｍ以下に設定して、ウェーハの不良判定を行う。上記抜き取り測定の結果、全数が合否基準値を超えた場合、当該ロットは全数不良判定（ロットアウト）とし、当該製造工程へフィードバックする。不良品が発生した場合でも、少なくとも１枚が合格判定された場合は、当該製造工程へのフィードバックと最終検査工程へのフィードフォワードを行う。(Defect judgment)
Based on the obtained measurement result, the wafer pass / fail standard value is set to 1.5 μm or less, and the wafer is judged to be defective. As a result of the sampling measurement, if the total number exceeds the acceptance / rejection reference value, the lot is determined to be defective (lot out) and fed back to the manufacturing process. Even when a defective product is generated, if at least one sheet is determined to pass, feedback to the manufacturing process and feedforward to the final inspection process are performed.
（製造工程へのフィードバック）
例としてスライス工程と両頭研削工程に測定結果をフィードバックする場合について説明する。
スライス工程については基本的に条件を調整することができず、改善のために解析を行うこととなる。不良が発生したスライス号機やワイヤー、メインローラー等の材料を層別解析する。
両頭研削工程については、シフト（ウェーハに対する砥石軸上の砥石位置の調整）とチルト（ウェーハ面に対する砥石面との傾き調整）により基準値に入るまで調整を行う。またウェーハを保持する静圧パッドの左右流量を調整する場合もある。それでも範囲内に調整できないときは、キャリア交換、砥石交換を行う。(Feedback to manufacturing process)
As an example, a case where the measurement result is fed back to the slicing process and the double-head grinding process will be described.
The condition for the slicing process cannot be basically adjusted, and analysis is performed for improvement. Analyzes by layer the materials such as slice machines, wires, main rollers, etc. where defects occurred.
The double-head grinding process is adjusted until it reaches a reference value by shifting (adjusting the position of the grindstone on the grindstone axis relative to the wafer) and tilting (adjusting the inclination of the grindstone surface relative to the wafer surface). In some cases, the left and right flow rate of the static pressure pad holding the wafer is adjusted. If it still cannot be adjusted within the range, replace the carrier and grindstone.
（最終検査工程へのフィードフォワード）
製品の要求項目にナノトポグラフィーが設定されている場合、最終工程の鏡面研磨工程後に、Ｎａｎｏｍａｐｐｅｒ等を用いた最終検査工程においてウェーハの全数測定・選別を実施する。製品の要求項目にナノトポグラフィーが設定されていない場合は、１ロットにつき２５枚のみを測定し、当該工程へフィードバックを行う。(Feed forward to final inspection process)
When nanotopography is set as a required item of a product, the total number of wafers is measured and selected in a final inspection process using Nanomapper after the mirror polishing process of the final process. When nanotopography is not set in the requirement item of the product, only 25 sheets are measured per lot, and feedback is made to the process.
このような管理方法に従えば、半導体ウェーハ製造方法の中間工程である、スライス工程、ラッピング工程、研削工程およびエッチング工程などを管理することができ、製造条件の見直し、改善など早期の対応が可能になる。
さらに、ウェーハ品質の良否も鏡面研磨工程以前の中間工程において管理できるので、製品ロスの低減や歩留まりの向上が見込める。If such a management method is followed, the slicing process, lapping process, grinding process, etching process, etc., which are intermediate processes of the semiconductor wafer manufacturing method, can be managed, and early measures such as reviewing and improving manufacturing conditions are possible. become.
Furthermore, the quality of the wafer can be managed in an intermediate process before the mirror polishing process, so that product loss can be reduced and yield can be improved.
上記半導体ウェーハの製造工程の管理方法を用いて半導体ウェーハを製造すれば、製造工程の異常等を早期に把握しナノトポグラフィーを改善した半導体ウェーハを製造できるため、歩留りが高く効率的な半導体ウェーハ製造が可能となる。 If a semiconductor wafer is manufactured by using the above-described semiconductor wafer manufacturing process management method, a semiconductor wafer with improved nanotopography can be manufactured by grasping abnormalities in the manufacturing process at an early stage. Manufacture is possible.
ここで、一般的に鏡面ウェーハのナノトポグラフィーの測定に用いられているＡＤＥ社製Ｎａｎｏｍａｐｐｅｒについて簡単に説明する。Ｎａｎｏｍａｐｐｅｒは、マイケルソン干渉計を用いており、そのマイケルソン干渉計の構成を図７に示す。まず、光源３から出た光はコリメーターレンズ４により平行光となり，ハーフミラー８で２つの光路に分割（振幅分割）される。２つに分かれた光束はそれぞれ参照ミラー１０と被測定物２（ここでは、シリコンウェーハを指す）で反射し，元の光路を逆戻りしてハーフミラー８により重ね合わせられ，CCDカメラ６により干渉縞画像（図６）が捉えられる。一方の参照ミラー１０を高精度に研磨された平面（参照面）とし，他方（被測定物２）の被検面の形状を測定する。上記干渉計によって取り込まれたシリコンウェーハの面内データは、ノイズ除去等の処理が行われた後、設定によって決まるウィンドウサイズをウェーハ面内で移動させ、ウィンドウ内のPV値（最大値-最小値）をそのウィンドウの中心値に置き換えることで、ナノトポグラフィーのデータとなる。
Here, the Nanomapper manufactured by ADE, which is generally used for the measurement of the nanotopography of the mirror wafer, will be briefly described. Nanomapper uses a Michelson interferometer, and the configuration of the Michelson interferometer is shown in FIG. First, the light emitted from the
ウィンドウサイズは、一般的に０．５ｍｍ〜１０ｍｍが使われており、その測定例を図８に示す。ウィンドウサイズ１１の選択は、顧客（デバイス製造メーカー）のウェーハ規格によるが、本発明の目的である中間工程におけるナノトポグラフィーの管理においては、研磨工程での鏡面加工による修正分を考慮すると、経験的にウィンドウサイズ１１は１０ｍｍを採用することが多い。
The window size is generally 0.5 mm to 10 mm, and a measurement example is shown in FIG. The selection of the
次に、本発明における最適なバンドパスフィルタリングのカットオフ波長帯域を調べた。試料としてＣＺ法で製造された直径３００ｍｍの単結晶シリコンウェーハを用いた。両頭研削工程後のウェーハ25枚を、本発明の測定方法により短波長側周期と長波長側周期のカットオフ波長帯域をそれぞれ異なる組み合わせにしてバンドパスフィルタリングして測定した後、該ウェーハを後工程である平面研削工程、エッチング工程、両面研磨工程で順に処理して得た鏡面ウェーハを、前記Ｎａｎｏｍａｐｐｅｒ（ウィンドウサイズ１０ｍｍ）で測定し、両者のＰＶ値を一対一に対応させ相関関係を調査した。なお相関は、寄与率（相関係数の２乗）で比較した。 Next, the optimum cut-off wavelength band for bandpass filtering in the present invention was examined. A single crystal silicon wafer having a diameter of 300 mm manufactured by the CZ method was used as a sample. The 25 wafers after the double-head grinding process were measured by bandpass filtering using the measurement method of the present invention with different combinations of the short wavelength side period and the long wavelength side period cut off wavelength bands. The mirror wafer obtained by sequentially processing in the surface grinding step, the etching step, and the double-side polishing step was measured with the Nanomapper (window size: 10 mm), and the correlation was investigated by making the PV values of the two correspond one-to-one. The correlation was compared with the contribution rate (the square of the correlation coefficient).
その結果、短波長側周期（ハイパスフィルター）１ｍｍ以下の波長帯域をカットオフし、及び長波長側周期（ローパスフィルター）５０ｍｍ以上の波長帯域をカットオフする組み合わせが、寄与率０．７３と最も高い相関があることが判った（図９）。また、短波長側周期（ハイパスフィルター）３ｍｍ以下の波長帯域をカットオフし、及び長波長側周期（ローパスフィルター）５０ｍｍ以上の波長帯域をカットオフする組み合わせが、寄与率が０．６５と次に高い相関があることが判り、好ましいバンドパスフィルタリングのための大まかな波長帯域の絞込みができた。この結果から、両頭研削後の両面研磨工程により、1mm以下の短周期側の形状成分が除去されやすく、また長周期側の形状成分がそのまま残存している事がわかる。 As a result, the combination that cuts off the wavelength band of 1 mm or less in the short wavelength side period (high pass filter) and cuts off the wavelength band of 50 mm or more in the long wavelength side period (low pass filter) has the highest contribution ratio of 0.73. It was found that there was a correlation (FIG. 9). Moreover, the combination which cuts off the wavelength band of 3 mm or less in the short wavelength side period (high pass filter) and cuts off the wavelength band of 50 mm or more in the long wavelength side period (low pass filter) has a contribution ratio of 0.65, and then It was found that there was a high correlation, and it was possible to narrow down the rough wavelength band for favorable bandpass filtering. From this result, it can be seen that the shape component on the short period side of 1 mm or less is easily removed by the double-side polishing step after double-head grinding, and the shape component on the long period side remains as it is.
この結果に基づいて、短波長側周期と長波長側周期とに関して、それぞれの好ましいカットオフ波長帯域の範囲を調査した。まず、短波長側周期（ハイパスフィルター）の波長を最適な１ｍｍに固定して、長波長側周期（ローパスフィルター）の波長を３０ｍｍ〜８０ｍｍの範囲で８条件、バンドパスフィルタリングを施し、上記と同様に相関関係を調査した（図１０）。その結果、寄与率が０．５以上であった長波長側周期（ローパスフィルター）４０ｍｍ〜６０ｍｍの波長帯域が好ましい範囲であり、さらに、寄与率０．６以上の４５ｍｍ〜５５ｍｍの範囲が更に好ましいことが判った。次に、長波長側周期（ローパスフィルター）の波長を最適な５０ｍｍに固定して、短波長側周期（ハイパスフィルター）の波長を０．１ｍｍ〜４ｍｍの範囲で７条件、バンドパスフィルタリングを施し、上記と同様に相関関係を調査した（図１１）。その結果、寄与率が０．５以上であった短波長側周期（ハイパスフィルター）０．１ｍｍ〜３ｍｍの波長帯域が好ましい範囲であり、寄与率０．６以上の１ｍｍ〜３ｍｍの範囲が更に好ましいことが判った。 Based on this result, the range of each preferable cutoff wavelength band was investigated regarding the short wavelength side period and the long wavelength side period. First, the wavelength of the short wavelength side period (high pass filter) is fixed to the optimum 1 mm, and the wavelength of the long wavelength side period (low pass filter) is subjected to bandpass filtering in 8 conditions in the range of 30 mm to 80 mm. The correlation was investigated (Fig. 10). As a result, the wavelength range of 40 mm to 60 mm with a long wavelength side period (low-pass filter) with a contribution ratio of 0.5 or more is a preferable range, and further, the range of 45 mm to 55 mm with a contribution ratio of 0.6 or more is more preferable. I found out. Next, the wavelength of the long wavelength side period (low pass filter) is fixed to the optimum 50 mm, and the wavelength of the short wavelength side period (high pass filter) is subjected to 7 conditions and band pass filtering in the range of 0.1 mm to 4 mm, The correlation was investigated in the same manner as above (FIG. 11). As a result, the wavelength range of 0.1 mm to 3 mm with a short wavelength side period (high pass filter) with a contribution ratio of 0.5 or more is a preferable range, and the range of 1 mm to 3 mm with a contribution ratio of 0.6 or more is more preferable. I found out.
以上の結果から、静電容量方式の形状測定装置を用いて、半導体ウェーハを測定することにより得られるＷａｒｐデータについて、短波長側周期１ｍｍ以下、長波長側周期５０ｍｍ以上の波長帯域をカットオフしてバンドパスフィルタリングする測定方法が最適であることがわかった。
From the above results, for the Warp data obtained by measuring a semiconductor wafer using a capacitance type shape measuring device, the wavelength band with a short wavelength side period of 1 mm or less and a long wavelength side period of 50 mm or more is cut off. It was found that the measurement method using bandpass filtering is optimal.
以下に、本発明の実施例を説明するが、本発明はこれに限定されるものではない。 Examples of the present invention will be described below, but the present invention is not limited thereto.
以下、本発明を実施例を挙げて具体的に説明する。
（実施例１）
静電容量方式の形状測定装置を用いてウェーハを測定して得られたＷａｒｐデータの処理に際して、最適な短波長側周期１ｍｍ以下、長波長側周期５０ｍｍ以上のカットオフ波長帯域の組み合わせを用いて、本発明の測定方法の有効性を確認する実験を行った。
試料ウェーハとしてＣＺ法で製造された直径３００ｍｍの単結晶シリコンウェーハを用いた。両頭研削工程後のウェーハを静電容量方式の形状測定装置で測定し、得られたＷａｒｐデータに前記最適値のバンドパスフィルタリングを施し、ウェーハ断面の測定を行った結果を、図１２（a）に示す。その後、該ウェーハを後工程である平面研削工程、エッチング工程、両面研磨工程で順に処理して得られた鏡面ウェーハについて、Ｎａｎｏｍａｐｐｅｒで同様にウェーハ断面の測定を行った結果を図１２(b)に示す。図１２（a）および（b）を比較すると、ほぼ同じウェーハ形状を示しており、良好な相関が得られていることが確認できた。Hereinafter, the present invention will be specifically described by way of examples.
Example 1
When processing Warp data obtained by measuring a wafer using a capacitance-type shape measuring apparatus, an optimum combination of cutoff wavelength bands with a short wavelength side period of 1 mm or less and a long wavelength side period of 50 mm or more is used. An experiment was conducted to confirm the effectiveness of the measuring method of the present invention.
A single crystal silicon wafer having a diameter of 300 mm manufactured by the CZ method was used as a sample wafer. The wafer after the double-head grinding process was measured with a capacitance-type shape measuring device, the obtained warp data was subjected to the bandpass filtering of the optimum value, and the result of the wafer cross-section measurement was shown in FIG. Shown in Then, for the mirror surface wafer obtained by sequentially processing the wafer in the subsequent steps of the surface grinding step, the etching step, and the double-side polishing step, the result of measuring the wafer cross section with Nanomapper is shown in FIG. 12 (b). Show. When comparing FIGS. 12A and 12B, it was confirmed that almost the same wafer shape was shown and a good correlation was obtained.
以上の結果から、両頭研削工程後のウェーハから静電容量方式の形状測定装置を用いて得られたＷａｒｐデータに前記最適値のバンドパスフィルタリングを施して測定されたウェーハ形状と、該ウェーハを両面研磨加工した後にＮａｎｏｍａｐｐｅｒで測定したウェーハ形状は、非常に良く一致することがわかった。従って、本発明の測定方法を用いれば、半導体ウェーハの製造方法の中間工程において、最終工程の鏡面研磨工程後のウェーハ表面のナノトポグラフィーを予測する事が可能であり、本発明が半導体ウェーハの製造方法の中間工程の管理に貢献することが確認できた。
From the above results, the wafer shape obtained by applying the optimum bandpass filtering to the Warp data obtained from the wafer after the double-head grinding process using the capacitance type shape measuring device, and the wafer on both sides It was found that the wafer shapes measured by Nanomapper after polishing were in good agreement. Therefore, if the measurement method of the present invention is used, it is possible to predict the nanotopography of the wafer surface after the final mirror polishing process in the intermediate process of the semiconductor wafer manufacturing method. It was confirmed that it contributed to the management of the intermediate process of the manufacturing method.
（実施例２）
試料ウェーハとしてＣＺ法で製造された直径３００ｍｍの単結晶シリコンウェーハを用いた。２５枚の鏡面ウェーハについて、静電容量方式の形状測定装置で測定して得られたＷａｒｐデータに前記最適値のバンドパスフィルタリングを施して得られたウェーハ形状と、Ｎａｎｏｍａｐｐｅｒによる測定で得られたウェーハ形状との比較を行った。図１３（ａ）に示すように、各測定方法により測定したウェーハの中心部形状のPV値を一対一で対応させ、その相関関係を調査して比較した。その結果、図１３（ｂ）のように、寄与率0.90と非常に良好な相関が得られた。(Example 2)
A single crystal silicon wafer having a diameter of 300 mm manufactured by the CZ method was used as a sample wafer. About 25 mirror wafers, wafer shape obtained by applying the above bandpass filtering to the Warp data obtained by measuring with a capacitance type shape measuring device, and wafer obtained by measurement using Nanomapper Comparison with the shape was performed. As shown in FIG. 13 (a), the PV values of the shape of the central portion of the wafer measured by each measurement method were made to correspond one-to-one, and the correlation was investigated and compared. As a result, as shown in FIG. 13B, a very good correlation with a contribution rate of 0.90 was obtained.
以上の結果から、鏡面ウェーハの形状データ測定において、本発明の測定方法により得られた形状データは、光学式の測定装置により得られた形状データとほぼ一致した。よって、本発明の測定方法が、鏡面ウェーハについても有効であることが確認できた。
From the above results, in the shape data measurement of the mirror wafer, the shape data obtained by the measurement method of the present invention almost coincided with the shape data obtained by the optical measuring device. Therefore, it was confirmed that the measurement method of the present invention is also effective for a mirror surface wafer.
尚、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and this embodiment has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present embodiment. It is included in the technical scope of the invention.
Claims (4)
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