JP2023044581A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 229910052751 metal Inorganic materials 0.000 claims abstract description 61
- 239000002184 metal Substances 0.000 claims abstract description 61
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 8
- 239000011347 resin Substances 0.000 claims description 8
- 229920005989 resin Polymers 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 223
- 230000001681 protective effect Effects 0.000 description 82
- 230000004048 modification Effects 0.000 description 21
- 238000012986 modification Methods 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 19
- 229920001721 polyimide Polymers 0.000 description 19
- 239000004642 Polyimide Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 230000035515 penetration Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002149 energy-dispersive X-ray emission spectroscopy Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical group 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004451 qualitative analysis Methods 0.000 description 1
- 238000004445 quantitative analysis Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
【課題】水分や可動イオンの侵入を抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、半導体層と、半導体層の上に設けられた第1の絶縁層と、第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第1の金属層と、第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第2の金属層と、第1の絶縁層の上に設けられ、第1の金属層と第2の金属層との間に設けられ、上面が第1の金属層の側面に接し、上面が第2の金属層の側面に接し、シリコン(Si)及び窒素(N)を含む第2の絶縁層と、を備える。【選択図】図3
Description
本発明の実施形態は、半導体装置に関する。
半導体デバイスに、水分や可動イオンが侵入すると、デバイス特性が変動し、半導体デバイスの信頼性が低下する。このため、半導体デバイスの表面には、半導体デバイスへの水分や可動イオンの侵入を抑制するため、例えば、窒化シリコンの保護絶縁層が形成される。
本発明が解決しようとする課題は、水分や可動イオンの侵入を抑制できる半導体装置を提供することにある。
実施形態の半導体装置は、半導体層と、前記半導体層の上に設けられた第1の絶縁層と、前記第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第1の金属層と、前記第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第2の金属層と、前記第1の絶縁層の上に設けられ、前記第1の金属層と前記第2の金属層との間に設けられ、上面が前記第1の金属層の側面に接し、前記上面が前記第2の金属層の側面に接し、シリコン(Si)及び窒素(N)を含む第2の絶縁層と、を備える。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、n+、n、n-及び、p+、p、p-の表記がある場合、それらの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわちn+はnよりもn形不純物濃度が相対的に高く、n-はnよりもn形不純物濃度が相対的に低いことを示す。また、p+はpよりもp形不純物濃度が相対的に高く、p-はpよりもp形不純物濃度が相対的に低いことを示す。なお、n+形、n-形を単にn形、p+形、p-形を単にp形と記載する場合もある。
本明細書中の金属層や絶縁層の厚さ等は、例えば、SEM、又はTransmission Electron Microscope(TEM)の画像上で計測することが可能である。また、半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、SIMS、電子エネルギー損失分光法(Electron Energy Loss Spectroscopy:EELS)、エネルギー分散型X線分光法(Energy Dispersive X-ray Spectroscopy:EDX)により行うことが可能である。
実施形態の半導体装置は、半導体層と、半導体層の上に設けられた第1の絶縁層と、第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第1の金属層と、第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第2の金属層と、第1の絶縁層の上に設けられ、第1の金属層と第2の金属層との間に設けられ、上面が第1の金属層の側面に接し、上面が第2の金属層の側面に接し、シリコン(Si)及び窒素(N)を含む第2の絶縁層と、を備える。
図1は、実施形態の半導体装置のチップイメージ図である。図1は、実施形態の半導体装置の素子領域と終端領域との関係を示す図である。図2は、実施形態の半導体装置の拡大模式断面図である。図2は、実施形態の半導体装置の素子領域の断面図である。図2は、図1のAA’断面である。
図3は、実施形態の半導体装置の模式図である。図3(a)は上面図、図3(b)は断面図である。図3(b)は、図3(a)のBB’断面である。
図4は、実施形態の半導体装置の模式上面図である。図4は、図3(a)から樹脂層を除いた図である。
図5は、実施形態の半導体装置の拡大模式断面図である。図5は、図3(b)に示す領域Xの拡大図である。
実施形態の半導体装置は、Metal Oxide Semiconductor Field Effect Tramsistor(MOSFET)である。実施形態の半導体装置は、高耐圧用途のプレーナゲート型の縦型MOSFET100である。MOSFET100は、パワー半導体デバイスである。MOSFET100は、電子をキャリアとする縦型のnチャネル型のMOSFETである。
実施形態のMOSFET100は、図1に示すように、素子領域101と終端領域102を備える。素子領域101には、トランジスタが設けられる。終端領域102は、素子領域101を囲む。終端領域102には、図示しないMOSFET100の耐圧を向上させる構造が設けられる。MOSFET100の耐圧を向上させる構造は、例えば、リサーフや、ガードリングである。
以下、図1に示すように、MOSFET100のチップ表面に平行な一方向を第1の方向、MOSFET100のチップ表面に平行で第1の方向に垂直な方向を第2の方向と定義する。
MOSFET100は、半導体層10、ソース電極12(第1の金属層)、ドレイン電極14(第3の金属層)、ゲート絶縁層16、ゲート電極18、層間絶縁層20(第1の絶縁層)、ゲート配線22(第2の金属層)、ゲートパッド24、第1の保護絶縁層26(第2の絶縁層)、第2の保護絶縁層28(第3の絶縁層)、ポリイミド層30(樹脂層)を備える。
半導体層10は、例えば、単結晶シリコンである。半導体層10は、n+型のドレイン領域32、n-形のドリフト領域34、p形のボディ領域36、及びn+型のソース領域38を含む。
ソース電極12は、第1の金属層の一例である。ドレイン電極14は、第3の金属層の一例である。層間絶縁層20は、第1の絶縁層の一例である。ゲート配線22は、第2の金属層の一例である。第1の保護絶縁層26は、第2の絶縁層の一例である。第2の保護絶縁層28は、第3の絶縁層の一例である。ポリイミド層30は、樹脂層の一例である。
図2に示すように、MOSFET100の素子領域101には、縦型のトランジスタが形成される。ソース電極12、ドレイン電極14、ゲート絶縁層16、ゲート電極18、n+型のドレイン領域32、n-形のドリフト領域34、p形のボディ領域36、及びn+型のソース領域38が縦型のトランジスタを構成する。
半導体層10は、ソース電極12とドレイン電極14との間に設けられる。ゲート絶縁層16は、ゲート電極18と半導体層10との間に設けられる。ゲート電極18は、層間絶縁層20と半導体層10との間に設けられる。層間絶縁層20は、ソース電極12とゲート電極18との間に設けられる。
ドレイン電極14は、半導体層10に電気的に接続される。ドレイン電極14は、ドレイン領域32に電気的に接続される。ドレイン電極14は、半導体層10に接する。
層間絶縁層20は、半導体層10の上に設けられる。層間絶縁層20は、ゲート電極18の上に設けられる。層間絶縁層20は、ゲート電極18とソース電極12を電気的に分離する機能を有する。
層間絶縁層20は、例えば、シリコン(Si)及び酸素(O)を含む。層間絶縁層20は、例えば、酸化シリコンを含む。層間絶縁層20は、例えば、酸化シリコン層である。
ソース電極12は、素子領域101に設けられる。ソース電極12は、層間絶縁層20の上に設けられる。ソース電極12は、半導体層10の上に設けられる。
ソース電極12は、半導体層10に電気的に接続される。ソース電極12は、ソース領域38に電気的に接続される。ソース電極12は、半導体層10に接する。
ソース電極12は、アルミニウム(Al)を含む。ソース電極12は、例えば、アルミニウム層である。ソース電極12は、バリアメタル層とアルミニウム層の積層構造であってもかまわない。バリアメタル層は、例えば、チタン層又は窒化チタン層である。
ソース電極12の厚さ(図5中のt1)は、例えば、1μm以上10μm以下である。ソース電極12の第1の方向の幅(図4中w1)は、例えば、100μm以上500μm以下である。
ゲート配線22は、素子領域101又は終端領域102に設けられる。ゲート配線22は、層間絶縁層20の上に設けられる。ゲート配線22は、半導体層10の上に設けられる。
ゲート配線22は、ゲート電極18に電気的に接続される。ゲート配線22は、素子領域101の中のゲート電極18にゲート電圧を印加する機能を有する。
ゲート配線22は、アルミニウム(Al)を含む。ゲート配線22は、例えば、アルミニウム層である。ゲート配線22は、バリアメタル層とアルミニウム層の積層構造であってもかまわない。バリアメタル層は、例えば、チタン層又は窒化チタン層である。
ゲート配線22は、例えば、ソース電極12と同一の材料で形成される。
ゲート配線22の厚さ(図5中のt2)は、例えば、1μm以上10μm以下である。ゲート配線22の第1の方向の幅(図4中w2)は、例えば、1μm以上20μm以下である。
ソース電極12とゲート配線22との間の第1の方向の第1の距離(図4中のd1)は、例えば、1μm以上10μm以下である。
ゲートパッド24は、終端領域102に設けられる。ゲートパッド24は、層間絶縁層20の上に設けられる。ゲートパッド24は、半導体層10の上に設けられる。
ゲートパッド24は、ゲート配線22に接続される。ゲートパッド24は、ゲート配線22を経由してゲート電極18にゲート電圧を印加する機能を有する。ゲートパッド24には、例えば、ボンディングワイヤが接続される。
ゲートパッド24は、アルミニウム(Al)を含む。ゲートパッド24は、例えば、アルミニウム層である。ゲートパッド24は、バリアメタル層とアルミニウム層の積層構造であってもかまわない。バリアメタル層は、例えば、チタン層又は窒化チタン層である。
ゲートパッド24は、例えば、ソース電極12及びゲート配線22と同一の材料で形成される。
第1の保護絶縁層26は、層間絶縁層20の上に設けられる。第1の保護絶縁層26は、第2の保護絶縁層28の上に設けられる。第1の保護絶縁層26は、ソース電極12とゲート配線22との間に設けられる。
第1の保護絶縁層26は、素子領域101に、水分や可動イオンが侵入することを抑制する機能を有する。第1の保護絶縁層26を設けることにより、MOSFET100の特性の変動が抑制され、MOSFET100の信頼性が向上する。
第1の保護絶縁層26は、シリコン(Si)及び窒素(N)を含む。第1の保護絶縁層26は、例えば、窒化シリコンを含む。第1の保護絶縁層26は、例えば、窒化シリコン層である。
第1の保護絶縁層26は、例えば、シリコン(Si)、窒素(N)、及び酸素(O)を含む。第1の保護絶縁層26は、例えば、酸窒化シリコンを含む。第1の保護絶縁層26は、例えば、酸窒化シリコン層である。
第1の保護絶縁層26の厚さ(図5中のt3)は、例えば、0.1μm以上2μm以下である。
第1の保護絶縁層26の上面は、ソース電極12の側面に接する。第1の保護絶縁層26は、ソース電極12の上面に接しない。第1の保護絶縁層26は、ソース電極12の上に設けられない。
半導体層10の表面から、第1の保護絶縁層26の上面がソース電極12の側面に接する位置までの第2の距離(図5中のd2)は、半導体層10の表面からソース電極12の上面までの第3の距離(図5中のd3)よりも小さい。第3の距離d3と第2の距離d2との差分(図5中のs1)は、例えば、0.1μm以上1μm以下である。
第1の保護絶縁層26の上面は、ゲート配線22の側面に接する。第1の保護絶縁層26は、ゲート配線22の上面に接しない。第1の保護絶縁層26は、ゲート配線22の上に設けられない。
半導体層10の表面から、第1の保護絶縁層26の上面がゲート配線22の側面に接する位置までの第4の距離(図5中のd4)は、半導体層10の表面からゲート配線22の上面までの第5の距離(図5中のd5)よりも小さい。第5の距離d5と第4の距離d4との差分(図5中のs2)は、例えば、0.1μm以上1μm以下である。
第2の保護絶縁層28は、層間絶縁層20の上に設けられる。第2の保護絶縁層28は、層間絶縁層20と第1の保護絶縁層26との間に設けられる。
第2の保護絶縁層28は、例えば、シリコン(Si)及び酸素(O)を含む。第2の保護絶縁層28は、例えば、酸化シリコンを含む。第2の保護絶縁層28は、例えば、酸化シリコン層である。
第2の保護絶縁層28の厚さ(図5中のt4)は、例えば、0.1μm以上2μm以下である。
第1の保護絶縁層26の厚さt3は、例えば、第2の保護絶縁層28の厚さt4よりも薄い。
第2の保護絶縁層28は、ソース電極12の側面に接する。第2の保護絶縁層28は、ゲート配線22の側面に接する。
ポリイミド層30は、ソース電極12の上に設けられる。ポリイミド層30は、ゲート配線22の上に設けられる。ポリイミド層30は、第1の保護絶縁層26の上に設けられる。
ポリイミド層30は、ソース電極12の上面及び側面に接する。ポリイミド層30は、ソース電極12の上面と側面の角部を覆う。
ポリイミド層30は、ゲート配線22の上面及び側面に接する。ポリイミド層30は、ゲート配線22の上面と側面の角部を覆う。
ポリイミド層30の厚さは、例えば、3μm以上10μm以下である。
次に、実施形態の半導体装置の製造方法の一例について説明する。特に、第1の保護絶縁層26と第2の保護絶縁層28の形成方法について説明する。
図6、図7、図8、図9、図10、及び図11は、実施形態の半導体装置の製造方法の一例を示す模式断面図である。図6ないし図11は、図5に対応する断面である。
公知のプロセス技術を用いて、半導体層10の上に、層間絶縁層20を形成する。次に、公知のプロセス技術を用いて、層間絶縁層20の上に、ソース電極12及びゲート配線22を形成する(図6)。
次に、酸化シリコン膜50を形成する(図7)。酸化シリコン膜50は、ソース電極12とゲート配線22との間が埋め込まれるように形成する。酸化シリコン膜50は、例えば、Chemical Vapor Deposition法(CVD法)により形成する。
次に、ソース電極12の上、及び、ゲート配線22の上の酸化シリコン膜50を除去する(図8)。ソース電極12の上面、及び、ゲート配線22の上面が露出する。酸化シリコン膜50は、例えば、Reactive Ion Etching法(RIE法)を用いて除去する。加工された酸化シリコン膜50が、第2の保護絶縁層28の一例である。
次に、窒化シリコン膜52を形成する(図9)。窒化シリコン膜52は、ソース電極12とゲート配線22との間が埋め込まれるように形成する。窒化シリコン膜52は、例えば、CVD法により形成する。
次に、ソース電極12の上、及び、ゲート配線22の上の窒化シリコン膜52を除去する(図10)。ソース電極12の上面、及び、ゲート配線22の上面が露出する。窒化シリコン膜52は、例えば、RIE法を用いて除去する。加工された窒化シリコン膜52が、第1の保護絶縁層26の一例である。
次に、ポリイミド膜54を形成する(図11)。その後、ソース電極12の上の一部のポリイミド膜54を除去する。ポリイミド膜54は、例えば、ウェットエッチングにより除去する。加工されたポリイミド膜54が、ポリイミド層30の一例である。
以上の製造方法により、実施形態の半導体装置が製造される。
次に、実施形態の半導体装置の作用及び効果について説明する。
図12は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、MOSFET900である。MOSFET900は、実施形態のMOSFET100と同様、高耐圧用途のプレーナゲート型の縦型MOSFETである。
比較例のMOSFET900は、第1の保護絶縁層26及び第2の保護絶縁層28がソース電極12の上に設けられる点で、実施形態のMOSFET100と異なる。また、比較例のMOSFET900は、第1の保護絶縁層26及び第2の保護絶縁層28がゲート配線22の上に設けられる点で、実施形態のMOSFET100と異なる。
MOSFET900では、第1の保護絶縁層26は、ソース電極12の上面及び側面に接する。第1の保護絶縁層26及び第2の保護絶縁層28は、ソース電極12の上面と側面の角部を覆う。
MOSFET900では、第2の保護絶縁層28は、ゲート配線22の上面及び側面に接する。第1の保護絶縁層26及び第2の保護絶縁層28は、ゲート配線22の上面と側面の角部を覆う。
図13は、比較例の半導体装置の問題点の説明図である。例えば、MOSFET900の使用中に、MOSFET900が温度変化を被る。温度変化に伴い、MOSFET900を構成する材料の熱膨張係数の差に起因する応力が発生する。
例えば、図13のように金属のゲート配線22の角部では、絶縁材料である第1の保護絶縁層26及び第2の保護絶縁層28に印加される応力が、形状の作用によって増大する。したがって、例えば、図13に示すように、第1の保護絶縁層26及び第2の保護絶縁層28にクラック60が生じる。
特に、窒化シリコンや酸窒化シリコンで形成される第1の保護絶縁層26にクラックが生じると、外部からの水分や可動イオンの侵入が促進される。したがって、MOSFET900の信頼性が低下する。
MOSFET900のようなパワー半導体デバイスは、例えば、ロジックデバイスやメモリデバイスに比較して、より高温多湿の環境で使用される場合が多い。また、デバイス内に印加される電圧も高い。したがって、パワー半導体デバイスでは、保護絶縁層にクラックが生じやすく、保護絶縁層にクラックが生じた場合の信頼性の低下の懸念も大きい。
実施形態のMOSFET100では、第1の保護絶縁層26及び第2の保護絶縁層28は、ソース電極12の上面と側面の角部を覆わない。また、MOSFET100では、第1の保護絶縁層26及び第2の保護絶縁層28は、ゲート配線22の上面と側面の角部を覆わない。
したがって、ソース電極12の角部や、ゲート配線22の角部でのクラックの発生が抑制される。よって、外部からの水分や可動イオンの侵入が抑制され、MOSFET100の信頼性が向上する。
第1の保護絶縁層26の厚さt3は、第2の保護絶縁層28の厚さt4よりも薄いことが好ましい。窒素(N)を含む第1の保護絶縁層26により発生する応力は、例えば、窒素(N)を含まない第2の保護絶縁層28により発生する応力よりも大きい。第1の保護絶縁層26の厚さt3を薄くすることにより、例えば、ゲート配線22のストレスマイグレーションの発生が抑制される。
第1の保護絶縁層26は、窒化シリコン層であることが好ましい。第1の保護絶縁層26を、窒化シリコン層とすることで、外部からの水分や可動イオンの侵入が効果的に抑制される。
第3の距離d3と第2の距離d2との差分(図5中のs1)は、1μm以下であることが好ましい。また、第5の距離d5と第4の距離d4との差分(図5中のs2)は、1μm以下であることが好ましい。例えば、差分s1と差分s2を上記範囲とすることにより、ソース電極12やゲート配線22の角部でのポリイミド層30のクラックの発生が抑制される。
(第1の変形例)
図14は、実施形態の半導体装置の第1の変形例の模式断面図である。図14は、実施形態の図5に相当する図である。第1の変形例のMOSFETは、ポリイミド層30を備えない点で、実施形態のMOSFET100と異なる。第1の変形例のMOSFETも、実施形態のMOSFET100と同様の作用により、信頼性が向上する。
図14は、実施形態の半導体装置の第1の変形例の模式断面図である。図14は、実施形態の図5に相当する図である。第1の変形例のMOSFETは、ポリイミド層30を備えない点で、実施形態のMOSFET100と異なる。第1の変形例のMOSFETも、実施形態のMOSFET100と同様の作用により、信頼性が向上する。
(第2の変形例)
図15は、実施形態の半導体装置の第2の変形例の模式断面図である。図15は、実施形態の図5に相当する図である。第2の変形例のMOSFETは、第2の保護絶縁層28を備えない点で、実施形態のMOSFET100と異なる。第2の変形例のMOSFETも、実施形態のMOSFET100と同様の作用により、信頼性が向上する。また、第1の保護絶縁層26を厚くすることで、外部からの水分や可動イオンの侵入が効果的に抑制される。
図15は、実施形態の半導体装置の第2の変形例の模式断面図である。図15は、実施形態の図5に相当する図である。第2の変形例のMOSFETは、第2の保護絶縁層28を備えない点で、実施形態のMOSFET100と異なる。第2の変形例のMOSFETも、実施形態のMOSFET100と同様の作用により、信頼性が向上する。また、第1の保護絶縁層26を厚くすることで、外部からの水分や可動イオンの侵入が効果的に抑制される。
(第3の変形例)
図16は、実施形態の半導体装置の第3の変形例の模式断面図である。図16は、実施形態の図5に相当する図である。第3の変形例のMOSFETは、第1の保護絶縁層26のソース電極12と接する部分の厚さ(図16中のt5)は、第1の保護絶縁層26のソース電極12とゲート配線22の間の中間位置での厚さ(図16中のt7)よりも薄い点で、第2の変形例と異なる。また、第3の変形例のMOSFETは、第1の保護絶縁層26のゲート配線22と接する部分の厚さ(図16中のt6)は、第1の保護絶縁層26のソース電極12とゲート配線22の間の中間位置での厚さ(図16中のt7)よりも薄い点で、第2の変形例と異なる。第3の変形例のMOSFETは、ソース電極12の側面及びゲート配線22の側面に、第2の保護絶縁層28を設ける点で、第2の変形例のMOSFETと異なる。
図16は、実施形態の半導体装置の第3の変形例の模式断面図である。図16は、実施形態の図5に相当する図である。第3の変形例のMOSFETは、第1の保護絶縁層26のソース電極12と接する部分の厚さ(図16中のt5)は、第1の保護絶縁層26のソース電極12とゲート配線22の間の中間位置での厚さ(図16中のt7)よりも薄い点で、第2の変形例と異なる。また、第3の変形例のMOSFETは、第1の保護絶縁層26のゲート配線22と接する部分の厚さ(図16中のt6)は、第1の保護絶縁層26のソース電極12とゲート配線22の間の中間位置での厚さ(図16中のt7)よりも薄い点で、第2の変形例と異なる。第3の変形例のMOSFETは、ソース電極12の側面及びゲート配線22の側面に、第2の保護絶縁層28を設ける点で、第2の変形例のMOSFETと異なる。
第3の変形例のMOSFETも、実施形態のMOSFET100と同様の作用により、信頼性が向上する。また、第1の保護絶縁層26のソース電極12と接する部分の厚さt5、及び、第1の保護絶縁層26のゲート配線22と接する部分の厚さt6が薄くなることで、例えば、ストレスマイグレーションの発生が抑制される。
以上、実施形態及びその変形例によれば、保護絶縁層のクラックの発生が抑制され、信頼性を向上できる半導体装置を提供できる。
実施形態では、半導体層がシリコンである場合を例に説明したが、半導体層は、シリコンに限定されるものではない。例えば、半導体層は、炭化珪素であっても、窒化物半導体であっても構わない。
実施形態では、プレーナゲート型の縦型MOSFETを例に説明した、例えば、本発明をトレンチゲート型の縦型MOSFETに適用することも可能である。また、本発明を、横型MOSFETに適用することも可能である。また、本発明を、MOSFET以外の半導体デバイスに適用することも可能である。例えば、本発明を、Insulated Gate Bipolar Transistor(IGBT)、ダイオード、又はフォトカップラに適用することも可能である。
実施形態では、樹脂層がポリイミドで形成される場合を例に説明したが、樹脂層は、例えば、シリコーン等、その他の樹脂で形成されても構わない。
実施形態では、第1の金属層がソース電極、第2の金属層がゲート配線である場合を例に説明したが、第1の金属層はソース電極に限定されず、第2の金属層はゲート配線に限定されない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 半導体層
12 ソース電極(第1の金属層)
14 ドレイン電極(第3の金属層)
16 ゲート絶縁層
20 層間絶縁層(第1の絶縁層)
22 ゲート配線(第2の金属層)
26 第1の保護絶縁層(第2の絶縁層)
28 第2の保護絶縁層(第3の絶縁層)
30 ポリイミド層(樹脂層)
100 MOSFET(半導体装置)
12 ソース電極(第1の金属層)
14 ドレイン電極(第3の金属層)
16 ゲート絶縁層
20 層間絶縁層(第1の絶縁層)
22 ゲート配線(第2の金属層)
26 第1の保護絶縁層(第2の絶縁層)
28 第2の保護絶縁層(第3の絶縁層)
30 ポリイミド層(樹脂層)
100 MOSFET(半導体装置)
Claims (10)
- 半導体層と、
前記半導体層の上に設けられた第1の絶縁層と、
前記第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第1の金属層と、
前記第1の絶縁層の上に設けられ、アルミニウム(Al)を含む第2の金属層と、
前記第1の絶縁層の上に設けられ、前記第1の金属層と前記第2の金属層との間に設けられ、上面が前記第1の金属層の側面に接し、前記上面が前記第2の金属層の側面に接し、シリコン(Si)及び窒素(N)を含む第2の絶縁層と、
を備える半導体装置。 - 前記第1の金属層、前記第2の金属層、及び前記第1の絶縁層の上に設けられた樹脂層を、更に備える請求項1記載の半導体装置。
- 前記第1の絶縁層と前記第2の絶縁層との間に設けられ、前記第1の金属層と第2の金属層との間に設けられ、シリコン(Si)及び酸素(O)を含む第3の絶縁層を、更に備える請求項1又は請求項2記載の半導体装置。
- 前記第2の絶縁層の厚さは、前記第3の絶縁層の厚さよりも薄い請求項3記載の半導体装置。
- 前記第2の絶縁層の前記第1の金属層と接する部分の厚さは、前記第2の絶縁層の前記第1の金属層と前記第2の金属層の間の中間位置での厚さよりも薄い請求項3記載の半導体装置。
- 前記第2の絶縁層は、酸素(O)を含む請求項1ないし請求項5いずれか一項記載の半導体装置。
- 前記第1の金属層と前記第2の金属層との間の距離は、1μm以上10μm以下である請求項1ないし請求項6いずれか一項記載の半導体装置。
- 前記第1の金属層の厚さ及び前記第2の金属層の厚さは1μm以上10μm以下である請求項1ないし請求項7いずれか一項記載の半導体装置。
- 前記半導体層と前記第1の絶縁層との間に設けられたゲート電極を、更に備える請求項1ないし請求項8いずれか一項記載の半導体装置。
- 前記第1の金属層との間に、前記半導体層が設けられた第3の金属層を、更に備える請求項1ないし請求項9いずれか一項記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021152686A JP2023044581A (ja) | 2021-09-17 | 2021-09-17 | 半導体装置 |
CN202210021426.XA CN115831878A (zh) | 2021-09-17 | 2022-01-10 | 半导体装置 |
US17/681,469 US11967568B2 (en) | 2021-09-17 | 2022-02-25 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021152686A JP2023044581A (ja) | 2021-09-17 | 2021-09-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023044581A true JP2023044581A (ja) | 2023-03-30 |
Family
ID=85522352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021152686A Pending JP2023044581A (ja) | 2021-09-17 | 2021-09-17 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11967568B2 (ja) |
JP (1) | JP2023044581A (ja) |
CN (1) | CN115831878A (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03244126A (ja) | 1990-02-22 | 1991-10-30 | Toshiba Corp | 半導体装置の製造方法 |
JP3176017B2 (ja) | 1995-02-15 | 2001-06-11 | 株式会社東芝 | 半導体装置の製造方法 |
JP2000260768A (ja) | 1999-03-05 | 2000-09-22 | Nec Corp | 半導体装置の製造方法 |
JP6248392B2 (ja) * | 2013-01-17 | 2017-12-20 | 富士電機株式会社 | 半導体装置 |
JP2017055015A (ja) | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
JP7271166B2 (ja) | 2018-12-21 | 2023-05-11 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2021
- 2021-09-17 JP JP2021152686A patent/JP2023044581A/ja active Pending
-
2022
- 2022-01-10 CN CN202210021426.XA patent/CN115831878A/zh active Pending
- 2022-02-25 US US17/681,469 patent/US11967568B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20230089797A1 (en) | 2023-03-23 |
US11967568B2 (en) | 2024-04-23 |
CN115831878A (zh) | 2023-03-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
A977 | Report on retrieval |
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|
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