JP2023039339A - 半導体記憶装置、及び、半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】チップ面積の増大を抑制し、かつ、ＮＡＮＤストリングのチャネル抵抗の増大を抑制することができる、半導体記憶装置、及び、半導体記憶装置の製造方法を提供する。【解決手段】半導体記憶装置２は、半導体基板７１上に積層された複数の配線層６３２と、複数の配線層６３２をＤ３方向に貫通するメモリピラー６３４と、メモリピラー６３４の内部に設けられＤ３方向に延伸する半導体柱６３８とを備える。また、Ｄ２方向に延伸し、複数の配線層６３２より上方に設けられ、半導体柱６３８を貫通する配線層６３１も備える。【選択図】図５Ａ

Description

本実施形態は、半導体記憶装置及び、半導体記憶装置の製造方法に関する。

半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。

特開２０２０－２０５３８７号公報

本実施形態は、チップ面積の増大を抑制し、かつ、ＮＡＮＤストリングのチャネル抵抗の増大を抑制することができる、半導体記憶装置、及び、半導体記憶装置の製造方法を提供することを目的とする。

本実施形態の半導体記憶装置は、半導体基板と直交する第１方向上方に設けられた複数の第１配線と、前記複数の第１配線を前記第１方向に貫通するメモリピラーと、前記メモリピラーの内部に設けられ前記第１方向に延伸する半導体層とを備える。また、前記第１方向と直交する第２方向に延伸し、前記複数の第１配線より前記第１方向上方に設けられ、前記半導体層を貫通する第２配線も備える。

実施形態にかかる半導体記憶装置を用いたメモリシステムの構成例を示すブロック図。 実施形態の不揮発性メモリの構成例を示すブロック図。 ３次元構造のメモリセルアレイのブロックの構成例を示す図。 ３次元構造のメモリセルアレイの一部領域の模式図。 メモリセルアレイの別の模式図。 メモリセルアレイの別の模式図。 メモリセルアレイの別の模式図。 ３次元構造のメモリセルアレイの一部領域の断面図。 ３次元構造のメモリセルアレイの一部領域の別の断面図。 実施形態のメモリセルアレイの製造工程の一例を示すメモリセルアレイの上面図、及び、断面図。 実施形態のメモリセルアレイの製造工程の一例を示すメモリセルアレイの上面図、及び、断面図。 実施形態のメモリセルアレイの製造工程の一例を示すメモリセルアレイの上面図、及び、断面図。 実施形態のメモリセルアレイの製造工程の一例を示すメモリセルアレイの上面図、及び、断面図。 実施形態のメモリセルアレイの製造工程の一例を示すメモリセルアレイの上面図、及び、断面図。 スリットＳＬＳの加工形状の一例を説明する断面図。 スリットＳＬＳの加工形状の一例を説明する断面図。 スリットＳＬＳの加工形状の一例を説明する断面図。 スリットＳＬＳの加工形状の一例を説明する断面図。 配線層６３１の加工形状の一例を説明する断面図。 配線層６３１の加工形状の一例を説明する断面図。 配線層６３１の加工形状の一例を説明する断面図。 配線層６３１の加工形状の一例を説明する断面図。 アレイチップと回路チップとを貼り合わせて形成した半導体記憶装置の構造を説明する概略断面図。 ２層構造のＮＡＮＤストリングにより構成されたメモリセルアレイの一部領域の断面図。

以下、図面を参照して実施形態を説明する。
（１．構成）
（１－１．メモリシステムの構成）
図１は、実施形態にかかる半導体記憶装置を用いたメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／Ｃｅｌｌ以上の複数ビットを記憶可能なＮＡＮＤメモリであっても構わない。また、不揮発性メモリ２は、通常、複数のメモリチップからなる。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。なお、信号名に付記された"／"は、アクティブ・ローを示す。

例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。

チップイネーブル信号／ＣＥは、不揮発性メモリ２の特定のメモリチップを選択し、イネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示すための信号である。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドを、不揮発性メモリ２の選択されたメモリチップにおけるコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスを、不揮発性メモリ２の選択されたメモリチップにおけるアドレスレジスタにラッチすることを可能にする。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが"Ｌ（Ｌｏｗ）"レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（１－２．不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。

電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。

ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。

レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。

制御部としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。

電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。

ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。

データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
（１－３．メモリセルアレイのブロック構成）
図３は３次元構造のメモリセルアレイのブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１、ＳＴ２とを含む。メモリセルトランジスタＭＴは、ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、便宜上、８個とするが、更に多数個であってもよい。

選択ゲートトランジスタＳＴ１、ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えば選択ゲートトランジスタＳＴ１、ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１、ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを区別する必要がない場合には選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ４間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。

ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。読み出し動作及び書き込み動作時において、物理アドレスに応じて、１本のワード線ＷＬｉおよび１本の選択ゲート線ＳＧＤが選択され、メモリセルグループＭＧが選択される。
（１－４．不揮発性メモリの平面構造）
図４Ａは、３次元構造のメモリセルアレイの一部領域の模式図である。図４Ａは、１つのブロックＢＬＫの模式図を示している。以下の説明では、半導体基板表面と平行な平面にあって、ビット線ＢＬの延伸する方向をＤ１とする。また、半導体基板表面と平行かつＤ１と直交する方向をＤ２とする。また、半導体基板表面と直交する方向をＤ３とする。

メモリセルアレイ２３は、セル領域ＣＲと、階段領域ＳＲとを有する。セル領域ＣＲは、ＮＡＮＤストリングＮＳが形成される領域である。階段領域ＳＲは、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７と、Ｄ３方向上方に位置する図示しない配線層とを接続するコンタクトＣＴが形成される領域である。本実施形態では、半導体基板の上方に、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７が順次積層されている。Ｄ３方向上方から見た場合に、ワード線ＷＬ０～ＷＬ７、及び、選択ゲート線ＳＧＳに接続されるコンタクトＣＴが重ならないように配置するため、下層に位置する配線の面積が、上層に位置する配線の面積よりも広くなるように形成されている。すなわち、選択ゲート線ＳＧＳの上面には、ワード線ＷＬ０が積層されていない領域（ステップ）が形成されている。同様に、ワード線ＷＬｉ（ｉ＝０～６）の上面には、ワード線ＷＬ（ｉ＋１）が積層されていない領域（ステップ）が形成されている。これらのステップにコンタクトＣＴが形成されている。図４Ａは、３列階段構造を有する階段領域ＳＲの一例を示している。すなわち、Ｄ２方向に隣接するステップ間の段差が３層であり、Ｄ１方向に隣接するステップ間の段差が１層になるように、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７が加工されている。

図４Ａには、メモリセルアレイ２３に形成されるセル領域ＣＲの一部、及び、階段領域ＳＲの一部を示している。図４Ａに示すように、Ｄ２方向に延伸するワード線ＷＬのＤ１方向を向いた２つの側面には、Ｄ２方向に延伸するスリットＳＬ１～ＳＬ３が設けられている。

１つのブロックＢＬＫを構成する４つのストリングユニットＳＵ０～ＳＵ３は、Ｄ１方向に並んで配置されている。スリットＳＬ１は、ストリングユニットＳＵ０と図示しない他のブロックＢＬＫのストリングユニットＳＵとの間に設けられている。また、スリットＳＬ２は、ストリングユニットＳＵ１とＳＵ２との間に設けられている。さらに、スリットＳＬ３は、ストリングユニットＳＵ３と図示しない他のブロックＢＬＫのストリングユニットＳＵとの間に設けられている。すなわち、スリットＳＬ１とスリットＳＬ３との間に、４つのストリングユニットＳＵ０～ＳＵ３が配置されている。スリットＳＬ１～ＳＬ３は、選択ゲート線ＳＧＳ及びワード線ＷＬを分離するように設けられている。なお、スリットＳＬ１、ＳＬ３は、セル領域ＣＲから階段領域ＳＲまで延伸しており、隣接するブロックＢＬＫ間の選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７を分断するように形成されている。一方、スリットＳＬ２は、セル領域ＣＲのみに形成されており、選択ゲート線ＳＧＳ及びワード線ワード線ＷＬ０～ＷＬ７を分離するように設けられているが、階段領域ＳＲまで達していない。すなわち、スリットＳＬ２のＤ２方向右側に位置する階段領域ＳＲにおいて、選択ゲート線ＳＧＳ及びワード線ワード線ＷＬ０～ＷＬ７は電気的に接続されている。

ストリングユニットＳＵには、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰは、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＴ０～ＭＴ７、及び、選択ゲートトランジスタＳＴ１、ＳＴ２に対応する。Ｄ３方向に延伸して形成されるメモリピラーＭＰは、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７を貫通する。メモリピラーＭＰの構造の詳細については後述する。

セル領域ＣＲのメモリピラーＭＰは、８連千鳥配列で配置されている。すなわち、隣接するスリットＳＬ間に、Ｄ１方向の位置が同一であってＤ２方向に等間隔で配置される複数のメモリピラーＭＰからなるメモリピラー列ＭＰＬが８列配置されている。図４Ａに示す一例では、スリットＳＬ間に２つのストリングユニットＳＵが配置されているので、１つのストリングユニットＳＵは４本のメモリピラー列ＭＰＬで構成される。

より具体的には、例えば、ストリングユニットＳＵ０において、メモリピラーＭＰ１とメモリピラーＭＰ２とがＤ１方向に隣り合って配置され、メモリピラーＭＰ３とメモリピラーＭＰ４とがＤ１方向に隣り合って配置されている。また、メモリピラーＭＰ５とメモリピラーＭＰ６とがＤ１方向に隣り合って配置され、メモリピラーＭＰ７とメモリピラーＭＰ８とがＤ１方向に隣り合って配置されている。さらに、メモリピラーＭＰ３とメモリピラーＭＰ７とがＤ２方向に隣り合って配置され、メモリピラーＭＰ１とメモリピラーＭＰ５とがＤ２方向に隣り合って配置されている。また、メモリピラーＭＰ４とメモリピラーＭＰ８とがＤ２方向に隣り合って配置され、メモリピラーＭＰ２とメモリピラーＭＰ６とがＤ２方向に隣り合って配置されている。

そして、メモリピラーＭＰ１は、Ｄ１方向において、メモリピラーＭＰ３とメモリピラーＭＰ４との間に配置され、Ｄ２方向において、メモリＭＰ３及びメモリピラーＭＰ４とは異なる位置に配置されている。メモリピラーＭＰ４は、Ｄ１方向において、メモリピラーＭＰ１とメモリピラーＭＰ２との間に配置され、Ｄ２方向において、メモリピラーＭＰ１及びメモリピラーＭＰ２とは異なる位置に配置されている。また、メモリピラーＭＰ５は、Ｄ１方向において、メモリピラーＭＰ７とメモリピラーＭＰ８との間に配置され、Ｄ２方向において、メモリピラーＭＰ７とメモリピラーＭＰ８とは異なる位置に配置されている。メモリピラーＭＰ８は、Ｄ１方向において、メモリピラーＭＰ５とメモリピラーＭＰ６との間に配置され、Ｄ２方向において、メモリピラーＭＰ５とメモリピラーＭＰ６とは異なる位置に配置されている。

選択ゲート線ＳＧＤは、Ｄ２方向に延伸して形成される。ストリングユニットＳＵ０～３には、それぞれ４本ずつ選択ゲート線ＳＧＤが配置されている。すなわち、メモリピラー列ＭＰＬと選択ゲート線ＳＧＤとは、１対１で対応する。以下の説明において、特定の選択ゲート線を表現する場合には添え字付きの符号を用いる。例えば、ストリングユニットＳＵｊ（ｊ＝０、１、２、・・・）のＤ１方向上からｋ本目に配置される選択ゲート線を、選択ゲート線ＳＧＤｊ＿ｋと示す。任意の選択ゲート線を表す場合には、選択ゲート線ＳＧＤと表記する。

ストリングユニットＳＵ０には、４本の選択ゲート線ＳＧＤ０＿１、ＳＧＤ０＿２、ＳＧＤ０＿３、ＳＧＤ０＿４が配置されている。それぞれの選択ゲート線ＳＧＤ０＿１、ＳＧＤ０＿２、ＳＧＤ０＿３、ＳＧＤ０＿４は、Ｄ１方向において異なる位置に配置されている。選択ゲート線ＳＧＤの幅（Ｄ１方向の長さ）は、メモリピラーＭＰの径よりも小さく形成されている。選択ゲート線ＳＧＤ０＿１は、Ｄ１方向において同じ位置に配置され、Ｄ２方向に沿って並んで配置されている複数のメモリピラーＭＰ３、ＭＰ７を貫通するように形成される。また、選択ゲート線ＳＧＤ０＿２は、Ｄ１方向において同じ位置に配置され、Ｄ２方向に沿って並んで配置されている複数のメモリピラーＭＰ１、ＭＰ５を貫通するように形成される。さらに、選択ゲート線ＳＧＤ０＿３は、Ｄ１方向において同じ位置に配置され、Ｄ２方向に沿って並んで配置されている複数のメモリピラーＭＰ４、ＭＰ８を貫通するように形成される。また、選択ゲート線ＳＧＤ０＿４は、Ｄ１方向において同じ位置に配置され、Ｄ２方向に沿って並んで配置されている複数のメモリピラーＭＰ２、ＭＰ６を貫通するように形成される。すなわち、ひとつのメモリピラーＭＰに対し、複数の選択ゲート線ＳＧＤのうちのいずれか一本が貫通するように、選択ゲート線ＳＧＤとメモリピラーＭＰとが配置される。選択ゲート線ＳＧＤとメモリピラーＭＰとの交点に、選択ゲートトランジスタＳＴ１が形成される。

ストリングユニットＳＵ０に配置される４本の選択ゲート線ＳＧＤ０＿１、ＳＧＤ０＿２、ＳＧＤ０＿３、ＳＧＤ０＿４は、階段領域ＳＲにおいて、配線ＶＬ０と、ビアＶＡを介して電気的に接続されている。すなわち、選択ゲート線ＳＧＤ０＿１、ＳＧＤ０＿２、ＳＧＤ０＿３、ＳＧＤ０＿４には、配線ＶＬ０から同じ電圧が印加される。同様に、選択ゲート線ＳＧＤ１＿０～ＳＧＤ１＿３は配線ＶＬ１と、選択ゲート線ＳＧＤ２＿０～ＳＧＤ２＿３は、配線ＶＬ２と、選択ゲート線ＳＧＤ３＿０～ＳＧＤ３＿３は、配線ＶＬ３と、階段領域ＳＲにおいて、それぞれビアＶＡを介して電気的に接続されている。すなわち、同じストリングユニットＳＵに配置された選択ゲート線ＳＧＤには同じ配線ＶＬから電圧が印加され、異なるストリングユニットＳＵに配置された選択ゲート線には異なる配線ＶＬから電圧が印加されるように構成されているので、属するストリングユニットＳＵが異なる選択ゲート線ＳＧＤに対して、互いに独立した電圧の印加が可能である。なお、ビアＶＡの断面形状は楕円で表しているが、円形形状等でもよい。

メモリピラーＭＰ上には、コンタクトプラグＣＰ２が形成されている。また、コンタクトプラグＣＰ２は、Ｄ１方向に延伸する複数のビット線ＢＬのいずれかと接続されている。すなわち、ストリングユニットＳＵ内の複数のメモリピラーＭＰは、コンタクトプラグＣＰ２を介して、異なるビット線ＢＬにそれぞれ接続される。より具体的には、例えば、メモリピラーＭＰ１～ＭＰ８は、それぞれ異なるビット線ＢＬに接続される。１つのビット線ＢＬには、各ストリングユニットＳＵの１つのメモリピラーＭＰが共通に接続される。図４Ａに示すように、各ストリングユニットＳＵにおいて、複数のメモリピラーＭＰが４列の千鳥配置となるように配列されている場合、各ビット線ＢＬの幅は、１つのメモリピラーＭＰの上方に２本のビット線ＢＬが配置可能な幅になされている。すなわち、ビット線ピッチＰ＿ＢＬ（ビット線幅＋ビット線間隔）は、メモリホールピッチＰ＿ＭＨ（メモリホールＭＨの直径＋Ｄ２方向に隣接するメモリホールの間隔）の４分の１である。

なお、１つのブロックＢＬＫを構成するストリングユニットＳＵの数や、１つのストリングユニットＳＵを構成するメモリピラー列ＭＰＬの数は、任意に設定可能である。例えば、８連千鳥配列のメモリピラーＭＰにおいて、１つのブロックＢＬＫを４つのストリングユニットＳＵで構成し、１つのストリングユニットＳＵを２本のメモリピラー列で構成してもよい。図４Ｂに、メモリセルアレイの別の模式図を示す。図４Ｂに示すメモリセルアレイにおいて、各ストリングユニットＳＵの複数のメモリピラーＭＰは、Ｄ２方向に向かって２列の千鳥配置となるように配列されている。スリットＳＬ１とスリットＳＬ２との間に、１つのブロックＢＬＫを構成する４つのストリングユニットＳＵ０～ＳＵ３が配置されており、スリットＳＬ２とスリットＳＬ３との間には、別のブロックＢＬＫを構成する４つのストリングユニットＳＵ０～ＳＵ３が配置されている。

ストリングユニットＳＵ０は、２本の選択ゲート線ＳＧＤ０＿１、ＳＧＤ０＿２を含む。選択ゲート線ＳＧＤ０＿１、ＳＧＤ０＿２は、配線ＶＬ０と、ビアＶＡを介して電気的に接続されている。同様に、選択ゲート線ＳＧＤ１＿１、ＳＧＤ１＿２は配線ＶＬ１と、選択ゲート線ＳＧＤ２＿１～ＳＧＤ２＿２は配線ＶＬ２と、選択ゲート線ＳＧＤ３＿０、ＳＧＤ３＿１は配線ＶＬ３と、それぞれビアＶＡを介して電気的に接続されている。すなわち、属するストリングユニットＳＵが異なる選択ゲート線ＳＧＤに対して、互いに独立した電圧の印加が可能である。なお、各ストリングユニットＳＵにおいて、複数のメモリピラーＭＰが２列の千鳥配置となるように配列されている場合、各ビット線ＢＬの幅は、１つのメモリピラーＭＰの上方に１本のビット線ＢＬが配置可能な幅になされている。すなわち、ビット線ピッチＰ＿ＢＬがメモリホールピッチＰ＿ＭＨの２分の１である。従って、図４Ａに示す構成よりも、図４Ｂに示す構成のほうが、ビット線の幅は太く形成されている。

図４Ｃ、及び、図４Ｄに、メモリセルアレイの別の模式図を示す。図４Ｃは、８連千鳥配列のメモリピラーＭＰにおいて、１つのブロックＢＬＫを８つのストリングユニットＳＵで構成し、１つのストリングユニットＳＵを２本のメモリピラー列で構成する場合の図である。図４Ｄは、８連千鳥配列のメモリピラーＭＰにおいて、１つのブロックＢＬＫを８つのストリングユニットＳＵで構成し、１つのストリングユニットＳＵを１本のメモリピラー列で構成する場合の図である。なお、図４Ｄに示す様に、各ストリングユニットＳＵにおいて、複数のメモリピラーＭＰが１列の千鳥配置となるように配列されている場合、各ビット線ＢＬの幅は、２つのメモリピラーＭＰの上方に１本のビット線ＢＬが配置可能な幅になされている。すなわち、ビット線ピッチＰ＿ＢＬは、メモリホールピッチＰ＿ＭＨと同一である。このように、１つのブロックＢＬＫを構成するストリングユニットＳＵの数や、１つのストリングユニットＳＵを構成するメモリピラー列ＭＰＬの数は任意に設定可能である。

また、メモリピラーＭＰの配列は、千鳥配置ではない他の配置パターンでもよい。メモリピラーＭＰの配列にかかわらず、各ストリングユニットＳＵの選択ゲート線ＳＧＤは、所定の方向（図４Ａ～図４Ｄの場合、Ｄ２方向）に延伸し、当該ストリングユニットＳＵ内において選択ゲート線ＳＧＤと同一方向に沿って配列された複数のメモリピラーＭＰを貫通するように形成される。
（１－５．不揮発性メモリの断面構造）
次に、メモリセルアレイの断面構造について、図５Ａを用いて説明する。図５Ａは、３次元構造のメモリセルアレイの一部領域の断面図であって、図４のＡ１－Ａ２線に沿った断面図である。

メモリセルアレイ２３は、３次元構造を有する。図５Ａに示すように、ｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、選択ゲート線ＳＧＳとして機能する、複数の配線層６３３が積層されている。更に、その上層には、ワード線ＷＬｉとして機能する、第１配線としての複数の配線層６３２が積層されている。これらの配線層６３２、６３３のうち、Ｄ３方向に隣り合う配線層の間には、図示しない絶縁層が設けられている。なお、図４においては、便宜上、ワード線ＷＬｉとして機能する配線層６３２が８層積層された構造を示しているが、更に多層の配線層６３２が積層されていてもよい。

そして、これらの配線層６３３、６３２を貫通してｐ型ウェル領域に達するメモリピラー６３４が形成されている。メモリピラー６３４の側面には、ブロック絶縁膜６３５、電荷蓄積層６３６、およびトンネル絶縁膜６３７が順次形成され、更にメモリホール６３４内に半導体柱６３８が埋め込まれている。半導体柱６３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択ゲートトランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。例えば、メモリピラー６３４と配線層６３３とが交差する部分は、選択ゲートトランジスタＳＴ２として機能する。メモリピラー６３４と配線層６３２のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。

更に、半導体柱６３８の内部には、コア層６３８ａが埋め込まれている。コア層６３８ａの上面は、メモリピラー６３４の上面よりもＤ３方向に所定の距離だけ低く、最も高い位置にある配線層６３２の上面よりＤ３方向に所定の距離だけ高い位置に形成されている。コア層６３８ａ上には、半導体柱６３８が位置する。すなわち、コア層６３８ａは、Ｄ１、Ｄ２及びＤ３方向において、半導体柱６３８に囲まれている。メモリピラー６３４のコア層６３８ａより上方は、半導体柱６３８の中心軸を通り、Ｄ２方向に延伸するスリットＳＬＳが形成されている。このスリットＳＬＳに、選択ゲートトランジスタＳＴ１が形成される。

配線層６３２の上方、より具体的には、配線層６３２の最上面からメモリピラー６３４の上面までの間には、Ｄ２方向に延伸する複数の配線層６３１（第２配線）が形成されている。選択ゲート線ＳＧＤとして機能する複数の配線層６３１は、Ｄ１方向に間隔をおいて配列されている。配線層６３１のＤ１方向の長さは、半導体柱６３８のＤ１方向の長さよりも短い。また、配線層６３１は、Ｄ３方向の長さがＤ１方向の長さよりも長い。配線層６３１のＤ３方向の長さは、選択ゲートトランジスタＳＴ１に必要とされるカットオフ特性に応じた長さに設定されており、例えば、配線６３２のＤ３方向の厚みの３～４本分程度である。それぞれの配線層６３１は、Ｄ１方向において同じ位置に配置されている複数のメモリピラー６３４のスリットＳＬＳ内を通過するように設けられている（図４Ａ）。配線層６３１と対向する半導体柱６３８の面には、ゲート絶縁膜６４１が形成されている。配線層６３１とゲート絶縁膜６４１との間には、バリアメタルとなる導電層が形成されている（図示を省略）。配線層６３１の上面より上方のスリットＳＬＳ内には、絶縁層６４２が充填されている。

なお、図５Ｂに示すように、コア層６３８ａ上に半導体柱６３８を設けず、コア層６３８ａの上面とゲート絶縁膜６４１の下面とが直接接する構造でもよい。図５Ｂは、３次元構造のメモリセルアレイの一部領域の別の断面図である。

ブロック絶縁膜６３５、トンネル絶縁膜６３７、ゲート絶縁膜６４１、コア層６３８ａ、及び、絶縁層６４２は、例えば、シリコン酸化膜で形成されている。電荷蓄積層６３６は、例えば、シリコン窒化膜で形成されている。

メモリピラー６３４の上面よりも上層には、絶縁層を介して配線層６４３が設けられている。Ｄ１方向に延伸する配線層６４３は、帯状に形成されており、ビット線ＢＬに対応している。複数の配線層６４３は、Ｄ２方向において間隔をおいて配列している（図４Ａ）。

半導体柱６３８の上端には、第１コンタクトプラグプラグ６３９が設けられている。更に、第１コンタクトプラグの上端には、第２コンタクトプラグ６４０が設けられている。第１コンタクトプラグ６３９と第２コンタクトプラグ６４０とは、例えば、タングステンなどの導電体で形成されており、半導体柱６３８と配線層６４３とを電気的に接続する。具体的には、配線層６４３は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４の半導体柱６３８と、第１コンタクトプラグプラグ６３９及び第２コンタクトプラグ６４０を介して電気的に接続されている。なお、このような構成に限定されず、メモリピラー６３４内の半導体柱６３８及び配線層６４３間は、複数のコンタクトや配線などを介して接続されてもよい。
（２．製造方法）
次に、本実施形態におけるメモリセルアレイ２３の製造方法の一例について説明する。図６から図１０は、実施形態のメモリセルアレイの製造工程の一例を示すメモリセルアレイの上面図、及び、Ａ１－Ａ２線に沿った断面図（Ａ１－Ａ２断面）をそれぞれ示している。図６～図１０の断面図は、配線層６３２の上から２層目（ＷＬ６）より上方及び第１コンタクトプラグプラグ６３９より下方を示している。

以下、配線層６３２、６３３の形成方法として、配線層６３２、６３３に相当する構造を犠牲層で形成した後、犠牲層を除去して導電材料に置き換える方法（以下、「リプレース」と表記する）を用いた場合について説明する。

まず、半導体基板７１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、絶縁層と、配線層６３３に対応する４層の犠牲層を交互に積層する。次に、絶縁層６５１と、配線層６３２に対応する８層の犠牲層６３２ａを、交互に積層する。犠牲層６３２ａには、絶縁層６５１に対するウェットエッチングとの選択比が高い材料が用いられる。例えば、絶縁層６５１がシリコン酸化膜で形成される場合、犠牲層６３２ａにはシリコン窒化膜が用いられる。

次に、メモリピラーＭＰを形成する。具体的には、まず、最上層の絶縁層６５１の上面にハードマスクを形成し、メモリピラーＭＰ形成領域のハードマスクを除去する。すなわち、メモリピラーＭＰの形成領域のみ絶縁層６５１が露出するように、ハードマスクをパターニングする。次に、異方性エッチングを用いて、１２層の犠牲層６３２ａと絶縁層とを貫通し、ソース線としての半導体基板７１に底面が達する深孔（ホール）を形成する。ハードマスクを取り除いた後、ブロック絶縁膜６３５、電荷蓄積層６３６、およびトンネル絶縁膜６３７を順次積層する。

続いて、異方性エッチングなどを用いて、最上層の絶縁層６５１と、ホール底面のブロック絶縁膜６３５、電荷蓄積層６３６、およびトンネル絶縁膜６３７を除去し、ホールの底面において、半導体基板７１を露出させる。ＣＶＤ等により全面にポリシリコン膜とシリコン酸化膜とを順に堆積させた後、エッチバック（ハードマスクを用いず、上面に露出している部分を、異方性エッチングにより全面エッチングすること）を行い、ホール内に半導体柱６３８とコア層６３８ａとを埋め込む。続いて、最上層の犠牲層６３２ａより所定距離高い位置まで、ホール内のコア層６３８ａを除去する。ＣＶＤ等により全面にポリシリコン膜を堆積させた後、エッチバックを行って、ホール上部に半導体柱６３８を埋め込む。

半導体柱６３８の、コア層６３８ａの上面から、ホール上面から所定深さまでの部分に、イオン注入技術及び拡散技術を用いてｐ型不純物（例えば、ボロン（Ｂ））を注入・拡散させ、ｐ型不純物層６３８＿１を形成する。更に、半導体柱６３８の、ホール上面から所定深さまでの部分に、イオン注入技術及び拡散技術を用いてｎ型不純物（例えば、ヒ素（Ａｓ））を注入・拡散させ、ｎ型不純物層６３８＿２を形成する。ｐ型不純物層６３８＿１は、選択ゲートトランジスタＳＴ１のチャネルが形成される領域として用いられる。ｎ型不純物層６３８＿２は、後に形成される第１コンタクトプラグ６３９と半導体柱６３８との接続を低抵抗にする。更に、ＣＶＤなどを用いて上面全面に絶縁層６５１を堆積させる。以上の一連の手順を実行することにより、図６に示す構造が形成される。

次に、ＣＶＤ等を用いて、全面にエッチングストッパー層６５２、下地層６５３、絶縁層６５４を順に積層する。エッチングストッパー層６５２は、後に形成する絶縁層６４２を構成する膜とエッチング選択比が大きな膜で形成される。例えば、絶縁層６４２がシリコン酸化膜で形成される場合、エッチングストッパー膜６５２はシリコン窒化膜で形成される。下地層６５３は、例えば、炭素を含む膜（ＳОＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜など）で形成される。絶縁層６５４は、例えば、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜で形成される。絶縁層６５４の上面にハードマスク６５５を形成し、スリットＳＬＳ形成領域のハードマスク６５５を除去する。すなわち、スリットＳＬＳの形成領域のみ絶縁層６５４が露出するように、ハードマスク６５５をパターニングする。以上の手順を実行することにより、図７に示す構造が形成される。

続いて、異方性エッチングにより、ハードマスク６５５が形成されていない領域の絶縁層６５４、下地層６５３、エッチングストッパー層６５２、絶縁層６５１、及び、半導体柱６３８をエッチングし、スリットＳＬＳを形成する。続いて、アッシングやウェットエッチング（薬液などを用いた等方性エッチング）などにより、ハードマスク６５５、絶縁層６５４、及び下地層６５３を、順に除去する。以上の手順を実行することにより、選択ゲートトランジスタＳＴ１のゲートとなる配線層６３１を埋め込むための、スリットＳＬＳが形成され、図８に示す構造が形成される。なお、スリットＳＬＳの幅（Ｄ１方向）が太い場合、Ｄ１方向におけるスリットＳＬＳとトンネル絶縁膜６３７との距離が短くなるため、選択ゲートトランジスタＳＴ１のチャネル領域の深さが浅くなる。また、スリットＳＬＳの幅が太い場合、メモリピラーＭＰ上部に露出する半導体柱６３８の面積が小さくなる。この場合、半導体柱６３８と第１コンタクトプラグ６３９との接触面積が小さくなり、高抵抗になったり断線したりする可能性がある。これを防ぐために、スリットＳＬＳの幅は、コア層６３８ａの幅と同程度に形成されることが望ましい。

絶縁層６５１と半導体柱６３８とのエッチングレートの差により、メモリピラーＭＰとその他の領域とでスリットＳＬＳの底面の高さに差が生じる場合がある。図１１Ａ～図１１Ｄは、スリットＳＬＳの加工形状の一例を説明する断面図であり、図８のＢ１－Ｂ２線に沿った断面（Ａ１－Ａ２断面）を示している。図１１Ａは、半導体柱６３８より絶縁層６５１のエッチングレートが高い場合を示しており、図１１Ｂは、絶縁層６５１より半導体柱６３８のエッチングレートが高い場合を示している。また、図１１Ｃは、図１１Ａに示す形状の構造体を用いて製造したメモリセルアレイ２３における、配線層６３２の上から２層目（ＷＬ６）より上方及び第１コンタクトプラグプラグ６３９より下方を示している。図１１Ｄは、図１１Ｂに示す形状の構造体を用いて製造したメモリセルアレイ２３における、配線層６３２の上から２層目（ＷＬ６）より上方及び第１コンタクトプラグプラグ６３９より下方を示している。

絶縁層６５１と半導体柱６３８とのエッチングレートの差が異なる場合、図１１Ａ、図１１Ｂに示す用に、スリットＳＬＳの底面が凹凸形状になる場合がある。図１１Ａに示す形状の場合、半導体柱６３８の上面は絶縁層６５１の上面よりも高くなり、図１１Ｂに示す形状の場合、半導体柱６３８の上面は絶縁層６５１の上面よりも低くなる。スリットＳＬＳの底面に沿って選択ゲート線ＳＧＤとして機能する配線層６３１が形成されるため、スリットＳＬＳの底面に凹凸が形成されている場合には、配線層６３１も高さ方向（Ｄ３方向）に凹凸が形成される。このように、配線層６３１のＤ３方向下面に凹凸形状が形成されていてもよい。

次に、熱酸化などにより、スリットＳＬＳの内壁に露出しているポリシリコンを酸化し、ゲート酸化膜６４１を形成する。なお、ゲート酸化膜６４１は、ＣＶＤなどのシリコン酸化膜を堆積させる手法を用いて形成してもよい。そして、スパッタリングやＣＶＤなどにより、バリアメタルとなる導電層６５６（例えば、窒化チタン）を全面に形成した後、ＣＶＤにより配線層６３１となる導電体膜（例えば、タングステン）をスリットＳＬＳ内に埋め込む。更に、ウェットエッチングにより、スリットＳＬＳの底面から所定の高さを超える導電体膜をエッチングし、配線層６３１を形成する。ＣＶＤ等により、上面全面に絶縁層６４２を形成し、スリットＳＬＳ内に絶縁層６４２を充填する。以上の手順を実行することにより、図９に示す構造が形成される。

図１２Ａ～図１２Ｄは、配線層６３１の加工形状の一例を説明する断面図であり、ウェットエッチング後であって絶縁層６４２埋め込み前における、図９の破線で囲んだ領域Ｃ１を示している。図１２Ａは、導電層６５６より配線層６３１のエッチングレートが高い場合を示しており、図１２Ｂは、配線層６３１より導電層６５６のエッチングレートが高い場合を示している。図１２Ｃは、図１２Ａに示す形状の構造体を用いて製造したメモリセルアレイ２３における、領域Ｃ１より上方及び絶縁層６５７より下方を示している。図１２Ｄは、図１２Ｂに示す形状の構造体を用いて製造したメモリセルアレイ２３における、領域Ｃ１より上方及び絶縁層６５７より下方を示している。スリットＳＬＳの幅は細いため、配線層６３１となる導電体膜を埋め込む際に、配線層６３１が平坦に形成されない可能性がある。すなわち、配線層６３１は、幅方向（Ｄ１方向）において、中央部分にくぼみ（リセス）が形成される可能性がある。

また、図１２Ａに示す形状の場合、導電層６５６の上面は配線層６３１の上面よりも高くなり、図１２Ｂに示す形状の場合、導電層６５６の上面は配線層６３１の上面よりも低くなる。このように、配線層６３１表面にくぼみが形成されていたり、バリアメタル層である導電層６５６との高さに違いがあったりしてもよい。

続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、エッチングストッパー層６５２より上層にある絶縁層６４２を、研磨により除去する。すなわち、ＣＭＰにより、スリットＳＬＳに絶縁層６４２が埋め込まれ、全面が平坦化される。ウェットエッチングなどによりエッチングストッパー層６５２を除去した後、リプレースを行う。具体的には、異方性エッチングにより、底面が半導体基板７１に達するスリットＳＬ１～ＳＬ３を所定の場所に加工する。次に、ウェットエッチングにより、スリットＳＬ１～ＳＬ３から犠牲層６３２ａを除去し、空隙を形成する。空隙に導電体膜（例えば、タングステン）を埋め込んだ後、スリットＳＬ１～ＳＬ３内及び最上層の絶縁層６５１上に形成された導電体膜を除去し、配線層６３２、６３３を形成する。そして、スリットＳＬ１～ＳＬ３に絶縁層６４５を埋め込む。これにより、リプレースが完了し、選択ゲート線ＳＧＳとなる配線層６３３と、ワード線ＷＬとなる配線層６２２の形成が完了する。

続いて、第１コンタクトプラグ６３９を形成する。まず、ＣＶＤなどにより上面全面に絶縁層６５７を堆積させる。続いて、絶縁層６５７の上面にハードマスクを形成する。そして、第１コンタクトプラグ６３９形成領域のハードマスクを除去する。すなわち、第１コンタクトプラグ６３９形成領域のみ絶縁層６５７が露出するように、ハードマスクをパターニングする。続いて、異方性エッチングにより、ハードマスクが形成されていない領域の絶縁層６５７、及び、絶縁層６５１を、メモリピラーＭＰの上面までエッチングし、コンタクトホールを形成する。アッシングやウェットエッチングなどにより、ハードマスクを除去した後、ＣＶＤなどにより、コンタクトプラグに導電体膜（例えば、タングステン）を埋め込む。最後に、最上層の絶縁層６５７上に形成された導電体膜を除去し、第１コンタクトプラグ６３９を形成する。以上の手順を実行することにより、図１０に示す構造が形成される。

続いて、全面に絶縁層を形成した後、第１コンタクトプラグ６３９上の所定の位置に導電体膜からなる第２コンタクトプラグ６４０を形成し、第２コンタクトプラグ６４０の上層に配線層６４３を形成して、図５に示す構造が形成される。

このように、本実施形態によれば、メモリピラーＭＰの半導体柱６３８を貫通するように選択ゲート線ＳＧＤが形成されている。具体的には、選択ゲート線ＳＧＤは、ビット線ＢＬと直交する方向（Ｄ２方向）に延伸し、Ｄ１方向に複数配置された配線で構成されている。個々の選択ゲート線ＳＧＤは、Ｄ１方向の位置が等しいメモリピラーＭＰをＤ２方向に貫通するように配置されている。

例えば、ワード線ＷＬや選択ゲート線ＳＧＳと同様に、円筒形状の半導体柱６３８を囲むように、選択ゲート線ＳＧＤを形成する場合がある。この場合、選択ゲート線ＳＧＤのＤ１方向の幅は、メモリピラーＭＰの半導体柱６３８のＤ１方向の幅より大きくなる。選択ゲート線ＳＧＤは、選択ゲート線ＳＧＳやワード線ＷＬとは異なり、ストリングユニットＳＵ毎に分離する必要があり、一本のワード線ＷＬ上に複数本の選択ゲート線ＳＧＤが配置される。このため、隣り合う選択ゲート線ＳＧＤ同士を一定距離、離間させる必要が生じ、例えばＤ１方向にメモリセルアレイ２３の領域が増加する場合がある。

これに対し、本実施形態の構成によれば、選択ゲート線ＳＧＤがメモリピラーＭＰの半導体柱６３８を貫通するように形成されているので、選択ゲート線ＳＧＤのＤ１方向の幅は、メモリピラーＭＰの半導体柱６３８のＤ１方向の幅より小さい。従って、隣り合う選択ゲート線ＳＧＤ同士の離間距離は十分保たれ、例えばＤ１方向におけるチップ面積の増大を防ぐことができる。

更に、本実施形態によれば、メモリピラーＭＰの半導体柱６３８に選択ゲートトランジスタＳＴ１のチャネルを形成している。例えば、メモリピラーＭＰには選択ゲートトランジスタＳＴ２とメモリトランジスタＭＴを形成してから、メモリピラーＭＰの上方に、ストリングユニットＳＵごとに予め分離した選択ゲートトランジスタＳＴ１を形成し、選択ゲートトランジスタＳＴ１のチャネル形成領域とメモリピラーの半導体柱６３８とを接触接続する場合、接触接続部分において抵抗が増大してしまう可能性がある。

これに対し、本実施形態の構成によれば、選択ゲートトランジスタＳＴ２、メモリトランジスタＭＴ、選択ゲートトランジスタＳＴ１のチャネルが、半導体柱６３８に形成されている。従って、電流経路内に異なる半導体層同士を接触接続させた部分がないため、抵抗の増大を抑制することができる。

また、本実施形態によれば、同じストリングユニットＳＵに含まれるＮＡＮＤストリングの選択ゲート線ＳＧＤは、同じ電圧供給線に接続され同じ電圧が供給されるように構成されている。すなわち、本実施形態の構成によれば、１つのストリングユニットＳＵに含まれるメモリピラーＭＰの列数は任意に設定可能であり、設計の自由度が向上する。

なお、本実施形態の半導体記憶装置は、メモリセルアレイ２３と周辺回路（入出力回路２２やロジック制御回路２１など、不揮発性メモリ２を構成するメモリセルアレイ２３以外の構成要素）の配置構造によらず適用可能である。例えば、半導体基板７１上に、メモリセルアレイ２３と周辺回路とが横並びで配置されている構造であってもよいし、半導体基板７１上に周辺回路が形成されており、周辺回路の上方にメモリセルアレイ２３が形成されている構造であってもよい。更に、メモリセルアレイ２３と周辺回路とが別々のチップで形成された後、貼り合わせた構造であってもよい。

図１３は、アレイチップと回路チップとを貼り合わせて形成した半導体記憶装置の構造を説明する概略断面図である。図１３に示すように、半導体記憶装置は、アレイチップ７００と、回路チップ８００とが貼り合わされた構成を有する。アレイチップ７００は、メモリセルアレイ２３、及び、メモリセルアレイ２３と回路チップ８００とを接続するための各種配線が形成される。アレイチップ７００は、アレイ領域と周辺領域とを含み、メモリセルアレイ２３はアレイ領域に形成される。アレイ領域に形成されるメモリセルアレイ２３として、図５に示す構造のメモリセルアレイを用いることができる。すなわち、選択ゲート線ＳＧＳである配線層６３３と、ワード線ＷＬである配線層６３２とは、半導体基板７１の表面に平行な平板状に形成され、選択ゲート線ＳＧＤである複数の配線層６３１は、ビット線ＢＬである配線層６４３の延伸する方向（Ｄ１）と直交する方向（Ｄ２方向）に延伸し、Ｄ１方向において所定間隔で配置される。それぞれの配線層６３１は、配線層６３２の上方において、メモリピラーＭＰを貫通するように形成される。配線層６４３は、コンタクトプラグや他の配線層を介して、いずれかの貼合電極７０１と電気的に接続される。貼合電極７０１は、回路チップ８００との接続に用いられる。

回路チップ８００は、ロジック制御回路２１、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８などが形成される。半導体基板８１上に形成された複数のトランジスタＴＲのゲート電極、ソース、及びドレインは、コンタクトプラグや複数の配線層を介して、いずれかの貼合電極８０１と電気的に接続されている。貼合電極８０１は、対向する貼合電極７０１と電気的に接続されている。

回路チップ８００のＤ３方向における上面には、複数の電極パッドＰＤが設けられている。電極パッドＰＤは、半導体記憶装置１と外部機器との接続に用いられる。電極パッドＰＤは、コンタクトプラグや配線層を介して、いずれかの貼合電極８０１と電気的に接続される。回路チップ８００のＤ３方向における上面には、パッシベーション膜として機能する絶縁層８２が形成されている。絶縁層８２には、電極パッドＰＤに対応する開口部が設けられている。このような貼合構造の半導体記憶装置についても、ＮＡＮＤストリングの選択ゲート線ＳＧＤに上述の構造を適用することで、チップ面積の増大を抑制し、ＮＡＮＤストリングのチャネル抵抗の増大を抑制することができる。

さらに、実施形態の半導体記憶装置は、図１４に示す用に、ＮＡＮＤストリングＮＳが２層構造で形成されている場合にも適用可能である。図１４は、２層構造のＮＡＮＤストリングにより構成されたメモリセルアレイの一部領域の断面図である。

図５に示すような３次元ＮＡＮＤメモリセルアレイは、選択ゲート線ＳＧＳとなる配線層６３３、ワード線となる複数の配線層６３２を積層した後、メモリピラー６３４を一括で加工し、メモリピラー６３４を貫通するように選択ゲート線ＳＧＤとなる配線層６３１を加工することにより形成することができる。しかし、例えば、積層数が多い３次元ＮＡＮＤメモリセルアレイでは、メモリピラー６３４を加工する際のアスペクト比が高くなり、加工が困難になる場合がある。そこで、配線層６３２を積層してメモリピラー６３４を形成するプロセスを複数回に分けて行う場合がある。

ここでは、一例として、配線層６３２の積層とメモリピラー６３４の加工とを２回行うことによって形成された、２層構造のＮＡＮＤストリングＮＳについて説明する。２層構造のＮＡＮＤストリングＮＳは、下層部（Ｌｏｗｅｒ Ｔｉｅｒ）ＬＴと上層部（Ｕｐｐｅｒ Ｔｉｅｒ）ＵＴとの間に、ジョイント部ＪＴと呼ばれる導電層６４４が挟まれた構造を有する。すなわち、選択ゲート線ＳＧＳとなる配線層６３３と、一部のワード線となる複数の配線層６３２とを積層した後、メモリピラー６３４を加工し、メモリピラー６３４を貫通するように下層部用の選択ゲート線ＳＧＤとなる配線層６３１を加工して、下層部ＬＴを形成する。その後、ジョイント部ＪＴとなる導電層６４４を積層後、残りのワード線となる複数の配線層６３３を積層した後、メモリピラー６３４を加工し、メモリピラー６３４を貫通するように上層部用のセレクトゲート線ＳＧＤとなる配線層６３１加工して、上層部ＵＴを形成する。このように、２層構造のＮＡＮＤストリングＮＳの各層における選択ゲート線ＳＧＤに、上述の構造を適用してもよい。なお、ジョイント部ＪＴとなる導電層６４４を介在させず、下層部ＬＴと上層部ＵＴとを直接接続してもかまわない。

以上に説明した本発明の実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリコントローラ、２…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２４Ａ…データレジスタ、２４Ｂ…センスアンプユニット群、２５…ロウデコーダ、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３２…入出力用パッド群、３３…パッド、３４…ロジック制御用パッド群、３５…電源入力用端子群、７１、８１…半導体基板、６３１、６３２、６３３、６４３…配線層、６３２ａ…犠牲層、６３４…メモリピラー、６３５…ブロック絶縁膜、６３６…電荷蓄積層、６３７、６４１…ゲート絶縁膜、６３８…半導体柱、６３８ａ…コア層、６３８＿１…ｐ型不純物層、６３８＿２…ｎ型不純物層、６３９…第１コンタクトプラグプラグ、６４０…第２コンタクトプラグ、８２、６４２、６５１、６５４、６５７…絶縁層、６４４、６５６…導電層、６５２…エッチングストッパー層、６５３…下地層、６５５…ハードマスク、７００…アレイチップ、７０１、８０１…貼合電極、８００…回路チップ、

Claims (5)

1. 半導体基板と直交する第１方向上方に設けられた複数の第１配線と、
   前記複数の第１配線を、前記第１方向に貫通するメモリピラーと、
   前記メモリピラーの内部に設けられ前記第１方向に延伸する半導体層と、
   前記第１方向と直交する第２方向に延伸し、前記複数の第１配線より前記第１方向上方に設けられ、前記半導体層を貫通する第２配線と、
   を備える半導体記憶装置。
2. 前記第２方向に配列された複数の前記メモリピラーを備え、前記第２配線は、前記複数のメモリピラーを貫通する、請求項１に記載の半導体記憶装置。
3. 前記第２方向と直交する断面における、前記第２配線の前記第１方向の長さは、前記第１方向及び第２方向と直交する第３方向の長さより長い、請求項１に記載の半導体記憶装置。
4. 複数の前記第２配線からなる配線グループを複数有し、同一の前記配線グループに属する前記第２配線には、同一の電圧が供給される、請求項１に記載の半導体記憶装置。
5. 半導体基板上に、複数の平板状の第１配線を形成することと、
   前記複数の第１配線を、半導体基板と直交する第１方向に貫通する深孔を形成することと、
   前記深孔の内部に前記第１方向に延伸する半導体層を埋め込むことと、
   前記複数の第１配線層より上方の前記半導体層を貫通し、前記第１方向と直交する第２方向に延伸する第２配線を形成することと、
   を含む、半導体記憶装置の製造方法。

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